JP2023045282A - 固体撮像装置 - Google Patents

Abstract

【課題】信号出力の信号平坦期間を確保するとともに高速化を実現する。【解決手段】固体撮像装置は、複数の画素と、複数のサンプリングスイッチと、複数のサンプルホールド回路と、複数の出力スイッチと、を備える。複数の画素は、少なくともカラム方向に配置される。複数のサンプリングスイッチは、前記カラムに属する前記画素から出力される信号を並列にサンプリングする。複数のサンプルホールド回路は、前記複数のサンプリングスイッチから出力される信号をサンプルホールドする。複数の出力スイッチは、前記複数のサンプルホールド回路が格納している信号を所定タイミングで出力する。【選択図】図1

Description

本発明の実施形態は、固体撮像装置に関する。

固体撮像装置においては、AD変換を実行する際に、画素からの出力信号を一時的にサンプリングするサンプルホールドを実行する手法が採用されることがある。このサンプルホールドを実現する場合に、最終的な信号の出力におけるサンプリングノイズがサンプリング期間に依存して発生する。これに対応するために、外部のデジタル回路であるIC(Integrated Circuit)等における処理が必要である。さらに、サンプルホールドの充放電の時間を確保するためには、一定幅のサンプリング期間が必要であり、これは高速化の妨げとなっていた。システム全体を高速化する場合には、このサンプリングの充放電の期間を確保し、かつ、デジタル処理に必要な信号平坦期間が要求されることが問題となる。

国際公開2014/157086号

一実施形態は、信号出力の信号平坦期間を確保するとともに高速化を実現する。

一実施形態によれば、固体撮像装置は、複数の画素と、複数のサンプリングスイッチと、複数のサンプルホールド回路と、複数の出力スイッチと、を備える。複数の画素は、少なくともカラム方向に配置される。複数のサンプリングスイッチは、前記カラムに属する前記画素から出力される信号を並列にサンプリングする。複数のサンプルホールド回路は、前記複数のサンプリングスイッチから出力される信号をサンプルホールドする。複数の出力スイッチは、前記複数のサンプルホールド回路が格納している信号を所定タイミングで出力する。

一実施形態に係る固体撮像装置を模式的に示すブロック図。 一実施形態に係る画素の構成の一例を模式的に示す図。 一実施形態に係る出力回路の構成の一例を模式的に示す図。 一実施形態に係る出力回路の構成の一例を模式的に示す図。 図4の回路のタイミングチャート。 一実施形態に係る出力回路の構成の一例を模式的に示す図。 図7の回路のタイミングチャート。 一実施形態に係るインバータの構成の一例を示す図。 一実施形態に係るソースフォロアの構成の一例を示す図。 一実施形態に係る出力回路の構成の一例を模式的に示す図。 一実施形態に係るインバータの構成の一例を示す図。

以下、図面を参照して実施形態について説明する。なお、回路図においては、電源電圧が示されていないことがあるが、適切に構成要素に必要となる電源電圧が印加される。例えば、ソースフォロアにおいては、構成するMOSFET(Metal-Oxide-Semiconductor Field-Effect Transistor)と、このMOSFETに接続される抵抗には適切な電源電圧が印加される。

(第1実施形態)
図1は、一実施形態に係る固体撮像装置を模式的に示すブロック図である。固体撮像装置1は、画素アレイ10と、制御回路12と、ライン走査回路14と、カラム走査回路16と、出力回路18と、を備える。さらに、固体撮像装置1は、図示しない記憶回路、画像処理回路、表示部、各種入出力インタフェース、及び、その他の回路、モジュール、デバイス等を必要に応じて備える。

画素アレイ10は、固体撮像装置1における受光部を構成する。複数の画素100は、例えば、2次元のアレイ状に配置され、このアレイ状に配置された複数の画素100により画素アレイ10が構成される。

制御回路12は、固体撮像装置1におけるそれぞれの回路、モジュール等の制御を実行する。制御回路12は、例えば、適切なプロセッサを備えて構成される。

ライン走査回路14は、画素アレイ10における画素100のラインを指定する信号を出力し、この信号に基づいて所定のラインに属する画素100から適切に信号が出力される。

カラム走査回路16は、画素アレイ10における画素100のカラムを指定する信号を出力する。ライン走査回路14に指定されたラインに属する画素100からの出力信号は、カラム走査回路16に指定されたカラムに属するカラムごとに出力回路18へと出力される。

出力回路18は、それぞれのラインに対する信号処理回路を備え、画素100から出力されたアナログ信号を適切に処理した上で、ライン走査回路14に指定されるラインごとに適切に出力される。すなわち、ライン走査回路14により選択された1又は複数のラインに属する画素100について、カラムごとに信号処理をし、その後にラインに沿った画素100に対する信号をライン信号として出力する。ライン走査回路14が複数ラインを同じタイミングで選択する場合には、複数のラインに属する信号を並列に処理する。この出力回路18に備えられるそれぞれの信号処理回路は、例えば、画素100からの出力を適切に増幅する増幅器を備える。本開示においては、この増幅器におけるサンプルホールド機能を制御することにより、固体撮像装置1におけるノイズの低減及び処理の高速化を実現する。

出力回路18から出力された信号は、図示しない画像処理回路等により適切に処理され、出力、又は、記憶回路等に格納される。例えば、出力回路18は、アナログのライン信号を出力し、後段に接続されているADC(Analog to Digital Converter)によりデジタル信号に変換されて、画像処理等のデジタル信号処理が実行されてもよい。なお、出力回路18が、ADCを備えてもよく、この場合、ADCを介して画素100から出力されるアナログ信号をデジタル信号に変換したライン信号を出力してもよい。

図2は、画素100の構成の一例を示す図である。画素100は、受光素子PDと、画素回路と、を備える。

受光素子PDは、例えば、フォトダイオードである。受光素子PDは、アノードが接地され、受光した光の強度に応じてカソードから電流を出力する。受光素子PDは、APD(Avalanche Photo Diode)、SPAD(Single Photon Avalanche Diode)等であってもよい。これらのダイオードである場合には、アノードは、接地するのではなく、適切な負の電圧が印加されていてもよい。受光する光は、例えば、可視光、赤外光であってもよいし、この他の波長を有する光であってもよい。

画素回路は、受光素子PDが出力するアナログ信号を適切なタイミングにおいて出力する回路であり、それぞれの画素100において、すなわち、それぞれの受光素子PDに対して備えられる。別の例としては、複数の画素100において、すなわち、複数の受光素子PDに対して共通の電荷検出部を備える構成としてもよい。画素回路は、一例としてトランジスタM1、M2、M3と、ソースフォロア102と、を備えるが、この構成に限定されるものではなく、他の構成であっても本開示における出力回路と接続することができる。

トランジスタM1は、受光素子PDから出力される信号を電荷検出部FJに転送するトランジスタである。受光素子PDが出力する信号は、ゲートに印加される電圧Vshに基づいたタイミングで、トランジスタM1を介して電荷検出部FJに出力される。

トランジスタM2は、電荷検出部FJをリセットするトランジスタである。トランジスタM2は、電荷検出部FJから信号が読み出された後、ゲートに印加される電圧Vrsに基づいたタイミングで、電荷検出部FJの電位を電源電圧Vddに基づいた電位へとリセットする。電荷検出部FJをリセットすることで、次の受光タイミングにおける受光素子PDの受光した信号を適切に検出することができる。

ソースフォロア102は、電荷検出部FJにおける信号に対するバッファとして用いられる。ソースフォロア102は、必須の構成ではなく、画素100の構成によっては備えられなくてもよいし、別の構成であってもよい。

トランジスタM3は、シフトレジスタとして動作する。トランジスタM3は、電圧Vsrに基づいた適切なタイミングで受光素子PDが受光した光の強度に基づいたアナログ信号を出力する。

画素100は、トランジスタM3から出力するアナログ信号を出力し、カラム走査回路16が制御するタイミングで出力回路18へとこのアナログ信号が入力される。すなわち、カラム走査回路16は、トランジスタM3がオンするタイミングを制御する信号Vsrをそれぞれの画素100に対して印加する。

図3は、出力回路18の構成の一例を示す図である。ライン走査回路14及びカラム走査回路16により制御されたタイミングで画素100から出力されるアナログ信号が出力回路18に入力される。出力回路18は、ラインごとに備えられる複数の出力回路20A、20B、・・・、を備える。

出力回路20は、画素100から出力されるアナログ信号をサンプルホールドして出力する回路である。サンプルホールドをすることにより、画素100から出力される信号を適切に増幅し、適切なタイミングにおいて出力する。

それぞれの出力回路20A、20B、・・・、から出力された信号は、ライン走査回路14により制御されたラインを出力するタイミングにおいてデジタルのライン信号として出力される。なお、図示していないが、各カラムに対する出力回路18からの出力を適切にシリアル信号にするべく、出力回路18の後段にバッファ等、また、出力する信号がラインごとのシリアル信号であるのでラインバッファ等が適切に備えられてもよい。別の例として、バッファは、後述する出力回路の内部において実装されてもよい。例えば、後述する図4のソースフォロア214がラインバッファとして動作してもよい。

なお、図3においては、出力回路18内に出力回路20A、20B、・・・、を備える構成としたが、これに限定されるものではない。例えば、画素アレイ10と、出力回路18との間に、電流、電圧等を適切に制御するレギュレータ、アンプ等の回路が備えられてもよい。一方で、出力回路20A、20B、・・・、は、例えば、このレギュレータ、アンプ等の代わりに配置されてもよく、ライン出力をする信号を適切に増幅し安定化する回路として備えられてもよい。すなわち、本開示における構成は、一例として示すものであり、回路の構成は、同様の動作が実現される範囲において適切に変更することが可能である。

図4は、一実施形態に係る出力回路の一例を模式的に示す回路図である。出力回路20は、インバータ200と、バイアス回路202、206と、ソースフォロア204、210、214と、サンプリングスイッチ208と、出力スイッチ212と、を備える。また、図に示すように適切に他のキャパシタ、スイッチ等が備えられる。

同一のラインに属する画素100からの出力は、1つの出力回路20に入力される。この信号は、ラインごとに配置される導線を介して転送される。なお、全てのラインにおいて1対1の対応で出力回路20が備えられる必要は無く、同じタイミングで指定されない複数のラインごとに1つの出力回路20が備えられてもよい。別の例としては、ラインごとの画素100は、複数の出力回路20に接続されてもよく、制御回路12又はライン走査回路14が、適切に、あるラインがどの出力回路20と接続されるかを切り替えてもよい。

インバータ200は、画素100から出力されるアナログ信号を反転して出力する。適切なタイミングにおいてスイッチを切り替えることにより、バイアス回路202からバイアス電圧を印加した信号の反転を実行する。

ソースフォロア204は、インバータ200に接続され、インバータ200により反転された信号のインピーダンスを制御して出力するバッファとして動作する。また、このソースフォロア204は、増幅器として動作するように利得を調整してもよい。

サンプリングスイッチ208は、ソースフォロア204に接続され、ソースフォロア204が出力する信号AMPを並列に備えられるソースフォロア210のいずれかに振り分けてサンプリングするように動作するスイッチである。例えば、図4に示されるように、出力回路20は、第1サンプリングスイッチ208Aと、第2サンプリングスイッチ208Bと、を備える。これらの2つのサンプリングスイッチ208は、オンするタイミングが排他的になるように制御される。

ソースフォロア210は、サンプルホールド回路として動作する。ソースフォロア204から出力された信号を第1サンプリングスイッチ208A及び第2サンプリングスイッチ208Bにより2つの経路に振り分ける場合には、並列に備えられる2つのソースフォロア210により構成される第1サンプルホールド回路210Aと、第2サンプルホールド回路210Bと、が備えられる。第1サンプルホールド回路210Aは、第1サンプリングスイッチ208Aと接続され、第2サンプルホールド回路210Bは、第2サンプリングスイッチ208Bと接続される。それぞれのソースフォロア210は、サンプルホールド回路として動作するように回路素子が配置される。

出力スイッチ212は、複数のソースフォロア210と、出力回路20の出力端子とを適切なタイミングで接続し、適切なサンプルホールド回路であるソースフォロア210からの出力を選択するスイッチである。以下、このソースフォロア210と同様に、2つの経路に信号AMPが振り分けられる場合には、第1サンプルホールド回路210Aからの出力を制御する第1出力スイッチ212Aと、第2サンプルホールド回路210Bからの出力を制御する第2出力スイッチ212Bと、が備えられる。すなわち、第1出力スイッチ212Aは、第1サンプルホールド回路210Aと接続され、第2出力スイッチ212Bは、第2サンプルホールド回路210Bと接続される。

それぞれのサンプリングスイッチ208及びそれぞれの出力スイッチ212は、例えば、nMOSであり、ゲートに印加される電圧に基づいて、オン／オフ状態が切り替えられる。

ソースフォロア214は、バッファとして動作する回路であり、複数の出力スイッチ212を介して出力されるサンプルホールド回路の出力を外部へと出力する回路である。ソースフォロア214を介して、出力回路20は、最終出力である信号OSを出力する。

図5は、複数の画素100及び出力回路20のタイミングチャートである。Vrsは、画素100におけるリセットのタイミングである。このVrsがHighになると、電荷検出部FJの電位がリセットされる。VrsをLowに制御した後、シフトレジスタを介して出力回路20の入力信号SFが受光素子PDに入力する光の強度に応じて変化する。

適切なタイミングにおいて、バイアス回路と信号の伝達経路とを接続し、バイアス電圧を印加する。バイアス回路により各ノードの電圧がリセットされた後に、ソースフォロア204の出力である信号AMPが入力信号SFに基づいて遷移する。

信号AMPは、サンプリングスイッチ208の動作に基づいて、いずれかのソースフォロア210に転送される。例えば、Vsp1がHighになると、第1サンプリングスイッチ208Aがオンとなり、第1サンプルホールド回路210Aにおいてこの信号AMPがサンプルホールドを開始し、Vsp1がLowになったタイミングでの電位が第1サンプルホールド回路210Aに保持される。この遷移は、図5におけるBF1の遷移で表される。

第1サンプルホールド回路210Aにおいて保持された信号BF1が、Vsel1がHighになり第1出力スイッチ212Aがオンしたタイミングで出力され、ソースフォロア214を介してADC 22へと出力される。Vsel1がHighとなっている期間においては、信号BF1は、サンプルホールドにおける保持期間(信号平坦期間)に含まれるため、保持信号に遷移するまでのノイズを回避した状態で信号を出力することが可能となる。すなわち、第1サンプルホールド回路210AにおいてBF1がAMPに基づいて遷移する途中の信号を含まずに、遷移後において信号BF1が平坦であるタイミングで出力をする。この結果、ADC 22におけるAD変換を実行するタイミングで、信号OSが所定値として安定した状態であり、AD変換におけるサンプルホールドに起因するノイズの発生を除去することが可能となる。

このBF1のサンプルホールドをしている期間において、次の画素100からの入力信号の処理が実行される。次の画素100からの信号は、カラムにおける画素100に共通して印加されるVrsにおいてリセットされたタイミングから同様に繰り返される。すなわち、画素100から出力された信号SFは、インバータ200及びソースフォロア204を介して信号AMPへと変換される。このタイミングにおいて、Vsp2をHighとし、第2サンプリングスイッチ208Bをオンし、第2サンプルホールド回路210Bにおいて信号AMPのサンプルホールドを実行する。そして、同様に、信号BF2が、さらに次の画素100からの処理を第1サンプルホールド回路210Aにおいて実行している期間においてソースフォロア214を介して信号OSとして出力される。

タイミングチャートから読み取れるように、第1サンプリングスイッチ208Aがオンするタイミングは、第2出力スイッチ212Bがオンしている期間の間であり、第2サンプリングスイッチ208Bがオンするタイミングは、第1出力スイッチ212Aがオンしている期間の間である。また、2つのサンプリングスイッチは、同じタイミングでオンすることはなく、同様に、2つの出力スイッチは、同じタイミングでオンすることがない。

以上のように、本実施形態によれば、信号OSを1ビットとして出力する間、信号値を所定値に固定することが可能となる。この結果、ADC 22におけるAD変換においてサンプルホールドにおけるサンプリング期間に起因するノイズを抑制することが可能となる。

より詳しくは、サンプルホールド回路においては、一般的にサンプリングする期間と、サンプリングした信号を保持する期間とが存在する。本実施形態のようにタイミングを制御することで、出力する信号OSから、このサンプリング期間における信号値を出力せず、適切にサンプリング後の保持期間における信号値を出力することができる。この結果、ADC 22におけるAD変換において、サンプリング期間における信号値の変動によるノイズを抑制することが可能となる。

なお、図4においては、並列化する素子としてサンプリングスイッチ208を2個備え、それぞれのサンプリングスイッチ208に対してサンプルホールド動作するソースフォロア210と、いずれかのサンプルホールド回路からの出力を最終的な出力とするかを選択する出力スイッチ212をそれぞれ2個備える形態を説明したが、これに限定されるものではない。例えば、信号を3以上の経路に振り分け、それぞれサンプルホールドと、出力の選択とを適切に実現できる構成としてもよい。

(第2実施形態)
前述の第1実施形態においては、カラムに属する画素100からの出力を同じ経路において出力回路20の各要素へと入力していた。画素数が多くなり、ライン数が増大すると、カラムに属する画素100からの出力における負荷容量が増大する。本実施形態においては、この負荷容量に依存する信号の変動を抑制する固体撮像装置1について説明する。

図6は、第2実施形態に係る出力回路の一例を模式的に示す図である。固体撮像装置1は、カラムごとに画素100から信号を出力する2以上の経路を備え、それぞれの経路に対して、入力スイッチ300が備えられる。

固体撮像装置1において、例えば、ラインごとに奇数カラムに属する画素100と、偶数カラムに属する画素100とをそれぞれ画素群として振り分ける。図6の例においては、固体撮像装置1は、それぞれのラインにおいて、2つの経路で画素100と出力回路20とを接続する。すなわち、ラインごとに画素100は、奇数カラムに属する画素群と、偶数カラムに属する画素群とに振り分けられ、それぞれの画素群ごとに、出力回路20へと信号を転送する経路を有する。

それぞれの経路には、入力スイッチ300が備えられる。例えば、図6に示すように、奇数カラムに属する画素100と出力回路20とを接続する経路においては、第1入力スイッチ300Aが備えられ、偶数カラムに属する画素100と出力回路20とを接続する経路においては、第2入力スイッチ300Bが備えられる。

それぞれの入力スイッチ300は、nMOSであり、ゲートに印加される電圧により接続状態がオン／オフされる。この入力スイッチ300を備えることで、画素群ごとに適切なタイミングで出力回路20と接続される。

図7は、複数の画素100及び出力回路20のタイミングチャートである。Vrs1、Vrs2は、それぞれ、奇数カラム及び偶数カラムに属する画素100におけるリセット制御をする信号である。本実施形態においては、画素100の画素回路においてもリセットタイミングが画素群ごとに異なるように制御される。

Vrs1がHighとなった後にLowになると、シフトレジスタを介して奇数カラムに属する画素100から信号SF1が出力される。このSF1は、Vsw1がHighになり第1入力スイッチ300Aがオンとなるタイミングで信号SFとして出力回路20へと入力される。

Vcpは、このタイミングでHighとなり、出力回路20においてバイアス回路と接続されているノードをリセット電位に遷移させる。すなわち、信号AMPがリセットされる。VcpがLowとなると、インバータ200及びソースフォロア204を介して信号AMPが信号SFを反転増幅した信号となる。

この後のタイミングは、前述の第1実施形態と同様であり、適切なタイミングでサンプルホールドされた信号が出力される。

この図7に示すように、第1入力スイッチ300Aと第2入力スイッチ300Bとは排他的にオンするように制御される。このことから、出力回路20に入力される信号SFは、奇数カラムに属する画素100からの信号SF1又は偶数カラムに属する画素100からの信号SF2が排他的に選択されて出力回路20へと入力される。

以上のように、本実施形態によれば、画素群ごとに出力回路20へと入力する信号を切り分けることができる。ラインに属する画素100に対して1つの経路を有する場合と比較すると、画素群に振り分けた場合、出力回路20における負荷容量を小さくすることができる。このため、固体撮像装置1における受光領域の画素数が増大、例えば、解像度を向上させる場合には、負荷容量に起因するノイズ、及び、消費電力の削減をすることが可能となる。

また、信号SFの立ち上がりの応答を、画素100におけるリセット制御と切り分けることができる。このため、画素100からの出力をより安定した状態において出力回路20へと転送することが可能となる。

なお、図6においては、画素100からの出力を2つの経路において分割したが、これに限定されるものではない。例えば、同一のラインに属する複数の画素100を3以上の画素群に分割し、それぞれからの出力を適切なタイミングでサンプルホールドする形態であってもよい。この形態は、上記の第2実施形態と同様に、画素群ごとにラインを伝達する経路を備え、これらの経路とサンプルホールド回路とを適切なタイミングで接続する第3入力スイッチ、さらには第4入力スイッチ、・・・、と任意の数の入力スイッチを備えることで実装することが可能である。

(第1実装例)
次に、前述の第1実施形態及び第2実施形態における回路の実装例について説明する。出力回路20において、インバータ200、ソースフォロア204、ソースフォロア210、ソースフォロア214は、nMOSを用いて実装することができる。

図8は、本実装例におけるインバータの例を示す図である。インバータは、例えば、抵抗R1と、nMOS M4を備えて構成される。抵抗R1は、一端が電源電圧Vddに接続され、他端がnMOS M4のドレインと接続される。nMOS M4は、ソースが電源電圧Vssに接続される。

入力電圧Vinは、nMOS M4のゲートに入力される。そして、nMOS M4のドレインに接続するノードから、出力電圧Voutが出力される。

このように、nMOSを用いてインバータが構成されてもよい。

図9は、本実装例におけるソースフォロアの例を示す図である。ソースフォロアは、例えば、nMOS M5と、抵抗R2を備えて構成される。nMOS M5は、ドレインが電源電圧Vddと接続され、ソースが抵抗R2の一端と接続される。抵抗R2は、他端が電源電圧Vssと接続される。

入力電圧Vinは、nMOS M5のゲートに入力される。そして、nMOS M5のソースに接続するノードから、出力電圧Voutが出力される。

このように、nMOSを用いてソースフォロアが構成されてもよい。

インバータ、ソースフォロアをnMOSによる構成とすることで、回路面積を削減することが可能となる。

(第2実装例)
図10は、前述の各実施形態における出力回路20における回路素子の別の具体的な一例を示す図である。出力回路20は、ソースフォロアの代わりに負帰還増幅回路を用いて実装されてもよい。この場合、出力回路20は、インバータ200と、バイアス回路202、206と、負帰還増幅回路220、222、224と、サンプリングスイッチ208と、出力スイッチ212と、を備える。

この図10に示すように、例えば、図4、図6におけるソースフォロアを負帰還増幅回路に置換することができる。

図11は、本実装例におけるインバータの例を示す図である。この図11に示すように、インバータ200は、負帰還回路と、反転増幅回路とを備えて構成されてもよい。

また、負帰還増幅回路220、222、224は、それぞれ、この図11に示す負帰還増幅回路と同様の構成としてもよい。

図10及び図11に示す増幅回路は、CMOS(Complementary MOS)を用いて構成されてもよい。CMOSを用いることにより、回路面積は第1実装例と比較すると増大するものの、出力信号の安定性を向上することができる。

なお前述のそれぞれの実施形態においては、ラインごとの出力を適切に処理するものとしたが、ライン方向には限られず、カラムごとの出力を適切に処理するものであってもよい。このように、出力回路は、前述の各実施形態と同様に、連続して信号が入力される回路において適切な箇所に配置されればよく、このような場合に、サンプルホールドを適切に実現することができる。

本発明のいくつかの実施形態を説明したが、これらの実施形態は、例として提示したものであり、発明の範囲を限定することは意図していない。これら新規な実施形態は、その他の様々な形態で実施されることが可能であり、発明の要旨を逸脱しない範囲で、種々の省略、置き換え、変更を行うことができる。これら実施形態やその変形は、発明の範囲や要旨に含まれると共に、特許請求の範囲に記載された発明とその均等の範囲に含まれる。

1: 固体撮像装置、
10: 画素アレイ、
100: 画素、
12: 制御回路、
14: ライン走査回路、
16: カラム走査回路、
18: 出力回路、
PD: 受光素子、
M1、M2、M3、M4、M5: トランジスタ、
102: ソースフォロア、
20: 出力回路、
200: インバータ、
202、206: バイアス回路、
204、210、214: ソースフォロア、
208: サンプリングスイッチ、
212: 出力スイッチ、
220、222、224: 負帰還増幅回路、
300: 入力スイッチ、
R1、R2: 抵抗

Claims (8)

1. 少なくともカラム方向に配置される、複数の画素と、
   前記カラムに属する前記画素から出力される信号を並列にサンプリングする、複数のサンプリングスイッチと、
   前記複数のサンプリングスイッチから出力される信号をサンプルホールドする、複数のサンプルホールド回路と、
   前記複数のサンプルホールド回路が格納している信号を所定タイミングで出力する、複数の出力スイッチと、
   を備える、固体撮像装置。
2. 前記画素は、ライン方向及び前記カラム方向に2次元に配置される、
   請求項1に記載の固体撮像装置。
3. 前記複数のサンプリングスイッチは、同じタイミングでオンしない、第1サンプリングスイッチと、第2サンプリングスイッチを備え、
   前記複数のサンプルホールド回路は、
   前記第1サンプリングスイッチと接続される、第1サンプルホールド回路と、
   前記第2サンプリングスイッチと接続される、第2サンプルホールド回路と、
   を備え、
   前記複数の出力スイッチは、同じタイミングでオンしない、
   前記第1サンプルホールド回路と接続される、第1出力スイッチと、
   前記第2サンプルホールド回路と接続される、第2出力スイッチと、
   を備え、
   前記第1サンプリングスイッチがオンするタイミングは、前記第2出力スイッチがオンしている期間の間であり、
   前記第2サンプリングスイッチがオンするタイミングは、前記第1出力スイッチがオンしている期間の間である、
   請求項1又は請求項2に記載の固体撮像装置。
4. 前記カラムを複数の群に分割して、前記複数の群に属する前記カラムに対応した複数の画素群を形成し、分割した前記画素群ごとに接続され、排他的にオンする、複数の入力スイッチを備える、
   請求項1から請求項3のいずれかに記載の固体撮像装置。
5. 前記画素は、ライン方向及び前記カラム方向に2次元に配置され、
   前記ラインにおいて、偶数番目の前記カラムに属する複数の画素に接続される、第1入力スイッチと、
   前記ラインにおいて、奇数番目の前記カラムに属する複数の画素に接続される、第2入力スイッチと、
   を備え、
   前記第1入力スイッチと、前記第2入力スイッチとは排他的にオンする、
   請求項1又は請求項3に記載の固体撮像装置。
6. 前記画素と、前記サンプリングスイッチとの間に、インバータ及び第1ソースフォロアと、
   前記出力スイッチと接続される、第2ソースフォロアと、
   を備え、
   前記第2ソースフォロアを介して信号を出力し、
   前記インバータ、前記第1ソースフォロア、前記第2ソースフォロア及び前記複数のサンプルホールド回路は、nMOS(n-type Metal-Oxide-Semiconductor Field Effect Transistor)により構成される、
   請求項1から請求項5のいずれかに記載の固体撮像装置。
7. 前記画素と、前記サンプリングスイッチとの間に、
   前記画素と接続されるインバータと、
   前記インバータ及び前記サンプリングスイッチと接続される、第1負帰還増幅回路と、
   前記出力スイッチと接続される、第2負帰還増幅回路と、
   を備え、
   前記第2負帰還増幅回路を介して信号を出力し、
   前記インバータは、負帰還増幅回路及び反転増幅回路により構成され、
   前記複数のサンプルホールド回路は、負帰還増幅回路により構成される、
   請求項1から請求項5のいずれかに記載の固体撮像装置。
8. 前記複数の出力スイッチを介して出力されるパラレル信号を格納する、バッファを備え、
   前記バッファに格納された信号をライン方向に沿ったシリアル信号として出力する、
   請求項1から請求項7のいずれかに記載の固体撮像装置。

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