JP6324372B2 - 撮像装置 - Google Patents

Description

本発明は、観察対象物のイメージングを行うための撮像装置に関する。

近年、分子イメージングの分野において、分子の大きさ及び数をごく微量のサンプルで高感度に計測可能な手法として、蛍光相関分光法（ＦＣＳ：Fluorescence Correlation Spectroscopy）が知られている。この方法は、共焦点顕微鏡と同様の構成を用いることで、サブフェムトリットルの極微小体積内に出入りするわずかな分子の数を、蛍光強度の時間的な揺らぎから計測する方法である。分子は液体中でブラウン運動をしているため、蛍光強度は時間的にランダムに変化する。蛍光強度の時間変化の自己相関又は相互相関を計算することで、分子の数と大きさを定量的に計測できるため、分析装置の小型化に有効である。また、ＦＣＳにより細胞内の分子移動を分子レベルで追うことができるため、細胞機能解明のツールとしても有望視されている（例えば、下記特許文献１参照）。

国際公開ＷＯ２００４／０７２６２４号パンフレット

従来のＦＣＳ用の分析装置では、蛍光による光子を１個単位で、200ns以下の時間分解能で正確に捉えるために、ガイガーモードで動作するアバランシェフォトダイオード（ＡＰＤ）或いはフォトマルチプライヤ（ＰＭ）等の受光素子が利用されている。光子は、１個単位でタイムスタンプとともにデータロガーに記憶され、計測後に解析される。細胞機能の解明は、生物学における大きな課題であり、個々の細胞のみならず、細胞間の分子輸送、及び分子間の相互作用の観察が必要とされている。

しかしながら、従来のＦＣＳは、点計測であるため広がりのある空間の計測には適していない。一方で、共焦点顕微鏡のもつレーザ走査機能を利用する方法、或いは、検出器を多数利用する方法が試みられている。しかし、前者は１点を観測できる時間が短くなる傾向にある。また、後者は多数の装置を用意するには限界があり高々数点の観察に留まっている。どちらの方法も大がかりな高価な装置が必要になるため、小型分析機器への適用は現実的には困難である。上記特許文献１に記載された分析装置のように、ＣＣＤ、ＣＭＯＳ等のイメージセンサによりＦＣＳによる二次元イメージ情報を取得する試みもあるが、高速サンプリングと低ノイズの両立は極めて困難であり、適用範囲は限られている。

そこで、本発明は、かかる課題に鑑みて為されたものであり、観察対象物の多点の観察を高速かつ低ノイズで実現する撮像装置を提供することを目的とする。

上記課題を解決するため、本発明の一側面に係る撮像装置は、光を電荷に変換する複数の画素回路と、複数の画素回路のそれぞれに接続された複数の信号処理回路と、画素回路と信号処理回路の動作を制御する制御回路とを備え、画素回路は、光を電荷に変換する受光部と、受光部の中心部から端部にかけて形成された長手状の電荷排出部と、電荷排出部の端部側に設けられた一時蓄積部と、一時蓄積部を囲むように配置された複数の転送ゲートと、一時蓄積部において複数の転送ゲートのそれぞれを挟んで設けられた複数の電荷検出部とを有し、複数の信号処理回路は、それぞれ、複数の電荷検出部のそれぞれに対応して設けられた複数の読み出し回路を有し、読み出し回路のそれぞれは、電荷検出部からの電圧信号をインピーダンス変換して読み出すソースフォロアアンプと、電圧信号からリセットノイズを除去して増幅するゲインアンプと、ゲインアンプの出力する電圧信号を並列に受ける複数のサンプルホールド回路とを含み、制御回路は、画素回路におけるリセット動作、電荷蓄積動作、及び電荷読み出し動作を複数の電荷検出部に対応してパイプライン処理で実行するように制御すると同時に、信号処理回路の複数の読み出し回路における増幅動作、サンプルホールド動作、外部への信号読み出し動作をパイプライン処理で実行するように制御する。

このような撮像装置によれば、画素回路において受光部によって生成された電荷が、電荷排出部、一時蓄積部、及び複数の転送ゲートを介して複数の電荷検出部に高速で転送される。さらに、複数の電荷検出部に転送された電荷は、複数の電荷検出部に対応して設けられた読み出し回路によって電圧信号に変換された後にサンプルホールド処理及び信号読み出し処理が施される。このとき、制御回路により、画素回路の複数の電荷転送経路におけるリセット、電荷蓄積、及び電荷読み出しがパイプライン処理で実行され、画素ごとの複数の読み出し回路における増幅、サンプルホールド、及び信号読み出しもパイプライン処理で実行される。これにより、１画素の信号読み出し動作が高速化されるとともに、画素の電荷転送経路ごとの電荷蓄積から信号読み出しの時間の長さも確保されるので、読み出し信号のノイズも低減することができる。その結果、多点の観察を高速かつ低ノイズで実現することができる。

本発明の一側面によれば、観察対象物の多点の観察を高速かつ低ノイズで実現することができる。

本発明の好適な一実施形態に係る撮像装置１を含む蛍光相関分光顕微鏡システム１００の概略構成図である。 図１の撮像装置１の概略構成を示すブロック図である。 図２の画素回路３の構造を示す平面図である。 図３の画素回路３の電荷排出部１５の長手方向に沿った電位分布を示すグラフである。 図３の下側の電荷検出部１９に電荷転送させた際の受光部１３及び電荷排出部１５における残存電荷数のシミュレーション結果を示すグラフである。 図３の左側の電荷検出部１９に電荷転送させた際の受光部１３及び電荷排出部１５における残存電荷数のシミュレーション結果を示すグラフである。 図３の下側の電荷検出部１９に電荷転送させた際の受光部１３及び電荷排出部１５への戻り電荷数のシミュレーション結果を示すグラフである。 図２の画素回路３と画素アンプ５を含む１画素の構成を示す回路図である。 図２の制御回路７によって生成されるクロック信号のタイミングチャートである。 本発明の変形例に係る画素回路３Ａの構造を示す平面図である。 制御回路７によって制御される励起光の強度の時間変化、及び制御回路７から転送ゲート１４Ａに与えられるクロック信号の時間変化を示すタイミングチャートである。

以下、図面を参照しつつ本発明に係る撮像装置の好適な実施形態について詳細に説明する。なお、図面の説明においては同一又は相当部分には同一符号を付し、重複する説明を省略する。また、各図面は説明用のために作成されたものであり、説明の対象部位を特に強調するように描かれている。そのため、図面における各部材の寸法比率は、必ずしも実際のものとは一致しない。

図１は、本発明の好適な一実施形態に係る撮像装置１を含む蛍光相関分光顕微鏡システム１００の概略構成図である。この蛍光相関分光顕微鏡システム１００は、観察対象物Ｓを対象にした二次元の多点でのＦＣＳによる分析を行う計測システムである。この蛍光相関分光顕微鏡システム１００は、観察対象物Ｓに照射する励起光を生成するレーザ光源等の励起光源１０１と、励起光源１０１から照射された励起光を二次元に配列されたスポット状の励起光に変換する回折格子或いはマイクロレンズアレイ等からなる光学素子１０３と、観察対象物Ｓ上に励起光を集光して入射させ、それに伴って観察対象物Ｓから生じる蛍光を撮像装置１に結像させる顕微鏡１０５と、撮像装置１に接続されて撮像装置１から出力されるアナログ信号を処理する信号処理部１０７と、信号処理部１０７から出力されるデジタルデータを処理するデータ処理部１０９とを含んで構成される。

この蛍光相関分光顕微鏡システム１００に含まれる顕微鏡１０５は、光学素子１０３からの励起光を観察対象物Ｓに向けて反射させると共に観察対象物Ｓからの蛍光を撮像装置１に向けて透過するダイクロイックミラー１１１と、ダイクロイックミラー１１１と観察対象物Ｓの間に配置される対物レンズ１１３と、ダイクロイックミラー１１１と撮像装置１の間に配置される結像レンズ１１４とによって構成される。また、信号処理部１０７は、撮像装置１の複数の出力端子から並列に出力されたアナログ電圧信号をデジタル信号に変換する複数のＡＤコンバータ１１５と、ＡＤコンバータ１１５から出力されたデジタル信号に対して各種演算を施すＦＰＧＡ（Field Programmable Gate Array）１１７とを備えている。データ処理部１０９は、ＦＰＧＡ１１７から出力された演算データを用いて、自己相関或いは相互相関を計算してパワースペクトル等の分析値を生成して出力する。

以下、撮像装置１の構成を詳細に説明する。

図２は、撮像装置１の概略構成を示すブロック図である。同図に示すように、撮像装置１は、二次元で配列されており、蛍光を電荷に変換する複数の画素回路３と、複数の画素回路３のそれぞれに接続された複数の画素アンプ（信号処理回路）５と、画素回路３及び画素アンプ５の動作タイミングを制御する制御回路７とを備えている。これらの画素回路３は、例えば、１０行、１０列の合計１００個で配列されているが、個数は様々な数に設定され得る。また、複数の画素アンプ５は画素回路３に対応して画素回路３と同数設けられており、それらが複数個（例えば５個）ずつにグループ分けされて複数の画素アンプユニット９が構成され、これらの画素アンプユニット９毎に画素回路３で生成された電圧信号を外部に出力するためのアナログ出力端子が設けられている。アナログ出力端子からは、画素アンプユニット９から複数の画素回路３の出力が束ねられてシリアルに読み出される。これにより、撮像装置１においては、画素アンプ５が制御されることにより、全ての画素回路３から同時に信号読み出し動作を実行可能なように構成される。制御回路７は、画素回路３、画素アンプ５、及び画素アンプユニット９に対して各種クロック信号を供給することにより、各回路の動作タイミングを制御する。

図３は、画素回路３の構造を示す平面図である。同図に示すように、画素回路３は、シリコン基板等の半導体基板１１上に集積されて形成され、略円形状の受光部１３と、長手状の電荷排出部１５と、３つの転送ゲート１７と、３つの電荷検出部１９とにより構成されている。受光部１３は入射した蛍光を電荷（光電子）に変換する領域であり、例えば、半導体基板１１上に形成された埋め込みフォトダイオードである。この受光部１３のサイズとしては画素サイズに合わせて様々なサイズに設定され得るが、例えば、直径約１０μｍに設定される。電荷排出部１５は、受光部１３の中心部から端部にかけて中心部から端部に向けて幅が広くなるように形成されており、受光部１３の端部から外側には略矩形状の一時蓄積部１５ａが一体的に形成されている。この電荷排出部１５及び一時蓄積部１５ａは、半導体基板１１がｐ型の場合はｎ型の不純物がドープされており、その不純物濃度が受光部１３より高くされることにより電位が受光部より高く設定されている。これにより、受光部１３の全体から電荷排出部１５に向けて電位が上昇するような電位勾配が形成される。さらに、電荷排出部１５は、受光部１３の端部から中心部に向けて細くなるように形成されているので、電荷排出部１５の内部の長手方向には、受光部１３の中心部から一時蓄積部１５ａに向けて電位が徐々に上昇する電位勾配も形成される。

３つの転送ゲート１７は、半導体基板１１上に絶縁層を介して積層されたゲート電極であり、外部の制御回路７からクロック信号ＴＸが与えられることにより電荷排出部１５から電荷検出部１９への電荷の転送を制御する。これらの転送ゲート１７は、電荷排出部１５の受光部１３の外側（端部側）に設けられた一時蓄積部１５ａに接するように、互いに距離を空けて配置されている。具体的には、３つの転送ゲート１７は、一時蓄積部１５ａの中心からの距離が互いに等しく、受光部１３の中心部からの距離もほぼ互いに等しく、かつ互いの距離も均等になるように、一時蓄積部１５ａを取り囲むようにその外縁の三辺上に配置される。３つの電荷検出部１９は、受光部１３の外側においてそれぞれの転送ゲート１７を挟んで一時蓄積部１５ａに隣り合って形成されており、それぞれの転送ゲート１７の制御により一時蓄積部１５ａから転送された電荷を蓄積する浮遊拡散層である。ここで、転送ゲート１７及び電荷検出部１９の数は、２つ以上であれば３つには限定されないが、画素回路３の小型化と電荷転送の高速化の両立という点では３つで設定されることが好ましい。

図４には、画素回路３の電荷排出部１５の長手方向に沿った電位分布を示しており、（ａ）には、画素回路３の全体の電位分布、（ｂ）には、クロック信号ＴＸを様々な電圧に設定した際の転送ゲート１７周辺の電位分布を示している。同図（ａ）に示すように、電荷排出部１５の電位は受光部１３の電位よりも高くされ、かつ、電荷排出部１５の長手方向に沿った電位は、受光部１３側から一時蓄積部１５ａ側にかけて徐々に高くなるような電位勾配が形成されている。従って、受光部１３の全体で生じた電荷が速やか電荷排出部１５を経由して一時蓄積部１５ａまで輸送されることがわかる。また、同図（ｂ）に示すように、クロック信号ＴＸの電圧値が０Ｖ、１Ｖ、２Ｖのときには矢印で示すようなディップが存在しているが、電圧値が−１Ｖ、３Ｖのときにはディップが生じておらず、一時蓄積部１５ａから電荷検出部１９への電荷転送動作に問題が無いことがわかる。

図５〜図７には、受光部１３の縁部に光電子が発生したことを想定した場合の転送電荷数の時間変化のシミュレーション結果を示しており、図５は、図３の下側の電荷検出部１９に転送させた際の受光部１３及び電荷排出部１５における残存電荷数のシミュレーション結果、図６は、図３の左側の電荷検出部１９に転送させた際の受光部１３及び電荷排出部１５における残存電荷数のシミュレーション結果、図７は、図３の下側の電荷検出部１９に転送させた際の受光部１３及び電荷排出部１５への戻り電荷数のシミュレーション結果をそれぞれ示している。これらの結果より、転送先の電荷検出部１９の位置に関わらず、約20nsで電荷転送を完了できることがわかり、戻り電荷の影響もほとんど存在しないことが確認された。

次に、上記の画素回路３に接続される画素アンプ５の詳細構成について説明する。図８は、画素回路３と画素アンプ５を含む撮像装置１の１画素の構成を示す回路図である。

同図に示すように、画素回路３は、１つの受光部１３、３つの転送ゲート１７、及び３つの電荷検出部１９を備えており、それぞれの電荷検出部１９には、さらに、電荷検出部１９の電荷をリセットするためのリセットゲート２１と、電荷検出部１９から出力される電圧信号をインピーダンス変換して読み出すソースフォロアアンプ回路であるアンプ２３とが接続される。このリセットゲート２１には、制御回路７からクロック信号ＲＳＴが供給されて電荷のリセットタイミングが制御される。

画素アンプ５は、画素回路３の３つの電荷検出部１９に対応して設けられ、アンプ２３からの出力を電圧増幅する３つのゲインアンプ２５と、それぞれのゲインアンプ２５の電圧信号を並列に受ける３つのサンプルホールド回路２７とを含んでいる。ゲインアンプ２５は、ゲインの異なる２段のＣＤＳ（相関二重サンプリング：Correlated Double Sampling）アンプ（第１及び第２の増幅器）２９ａ，２９ｂを有する。具体的には、ＣＤＳアンプ２９ａは、３２倍等に比較的ゲインが大きく設定され、ＣＤＳアンプ２９ｂは、８倍等に比較的ゲインが小さく設定されている。このＣＤＳアンプ２９ａの後段にＣＤＳアンプ２９ｂが接続され、ＣＤＳアンプ２９ａの入力は、キャパシタ３３を介して接地されると共に、スイッチ３１を介してアンプ２３の出力と接続されている。

ＣＤＳアンプ２９ａは、スイッチ３５ａ、キャパシタ３７ａ，３９ａ、及び演算増幅器４１ａを含み、ＣＤＳアンプ２９ｂは、スイッチ３５ｂ、キャパシタ３７ｂ，３９ｂ、及び演算増幅器４１ｂを含む。演算増幅器４１ａの一入力は、直列に接続されたスイッチ３１及びキャパシタ３７ａを介してアンプ２３からの出力電圧を受け、演算増幅器４１ａの他入力は、共通参照信号を受ける。演算増幅器４１ａの一入力と演算増幅器４１ａの出力との間にはスイッチ３５ａ及びキャパシタ３９ａが並列に接続されている。同様に、演算増幅器４１ｂの一入力は、キャパシタ３７ｂを介して演算増幅器４１ａからの出力電圧を受け、演算増幅器４１ｂの他入力は、共通参照信号を受ける。演算増幅器４１ｂの一入力と演算増幅器４１ｂの出力との間にはスイッチ３５ｂ及びキャパシタ３９ｂが並列に接続されている。この演算増幅器４１ｂの出力が後段のサンプルホールド回路２７に接続される。

上記のゲインアンプ２５は、スイッチ３５ａ，３５ｂのそれぞれにおいて、制御回路７からクロック信号φＲ１，φＲ２が供給されることにより、増幅動作のタイミングが制御される。すなわち、アンプ２３からリセット電位が出力されるタイミングでスイッチ３１，３５ａ，３５ｂを閉じキャパシタ３７ａ，３９ａ，３７ｂ，３９ｂにリセットレベルを取り込む。次に、蓄積終了後、スイッチ３１を閉じたままスイッチ３５ａを開き、続いてスイッチ３５ｂを開く。そして、転送ゲート１７をオンにして一時蓄積部１５ａの電荷を電荷検出部１９に転送し、電荷検出部１９の電圧レベルをアンプ２３を介してキャパシタ３７ａ，３９ａ，３７ｂ，３９ｂに取り込む。このときは、スイッチ３５ａ，３５ｂが開かれているので、演算増幅器４１ａ，４１ｂの出力には、リセットレベルと電圧レベルとの差、すなわちアナログＣＤＳ結果が生成される。

サンプルホールド回路２７は、２つの記憶素子であるキャパシタ４３ａ，４３ｂが、ゲインアンプ２５の出力に並列に接続されている。詳細には、キャパシタ４３ａ，４３ｂは、それぞれ、一端が接地されると共に、他端がスイッチ４５ａ，４５ｂを介して演算増幅器４１ｂの出力に接続されている。さらに、キャパシタ４３ａ，４３ｂの他端は、それぞれ、スイッチ４７ａ，４７ｂを介して撮像装置１のアナログ出力端子に接続される。

上記サンプルホールド回路２７は、スイッチ４５ａ，４７ａ、４５ｂ，４７ｂのそれぞれにおいて、制御回路７からクロック信号ＳＨ０，ＳＥＬ０，ＳＨ１，ＳＥＬ１が供給さることにより、サンプルホールド動作及び撮像装置１から外部への信号読み出しのタイミングが制御される。すなわち、クロック信号ＳＨ０がオンされてスイッチ４５ａが閉じられて、キャパシタ４３ａへのゲインアンプ２５の出力電圧レベルのサンプルホールド動作が実行される。次に、クロック信号ＳＨ０がオフ、クロック信号ＳＥＬ０がオンされて、スイッチ４５ａが開かれてからスイッチ４７ａが閉じられて、キャパシタ４３ａで保持された出力電圧レベルの外部への信号読み出し動作が実行される。クロック信号ＳＨ１，ＳＥＬ１により、キャパシタ４３ｂにおけるサンプルホールド動作及び信号読み出し動作のタイミングも同様に制御される。このように２つのキャパシタ４３ａ，４３ｂを備えるサンプルホールド回路２７により、ダブルバッファリング動作が可能であり、２つのキャパシタ４３ａ，４３ｂを交互に動作させることにより、出力電圧レベルの記憶と外部への読み出しを並行して行うことで読み出し速度が向上できる。

上述した撮像装置１における制御回路７による制御手順について説明する。図９は、制御回路７によって生成されるクロック信号のタイミングチャートである。同図には、画素回路３の２つの電荷検出部１９に対応する２つの信号読み出し経路における電荷リセットから信号出力までの動作におけるクロック信号の変化を一部抜粋して示している。同図において、各クロック信号の符号には、括弧つきでそれぞれの信号読み出し経路を識別する番号を付している。

まず、クロック信号ＲＳＴ（１）がオンされることにより、第１の信号読み出し経路の電荷検出部１９の電荷がリセットされ、その直後にクロック信号φＲ１（１），φＲ２（１）がオンされてゲインアンプ２５へのリセットレベルの取り込みが開始される。その後、一定時間経過後にクロック信号φＲ１（１），φＲ２（１）がオフされ、その直後にクロック信号ＴＸ（１）がオンされる。これにより、第１の信号読み出し経路の電荷検出部１９における電荷転送動作、及び電荷検出部１９からゲインアンプ２５への信号読み出し動作とＣＤＳ動作（増幅動作）が順次実行される。その後、クロック信号ＳＨ０（１）が一定時間オンされた後にクロック信号ＳＥＬ０（１）がオンされることにより、サンプルホールド回路２７におけるサンプルホールド動作及び外部への信号読み出し動作が順次実行される。その後、同様に変化するクロック信号が繰り返されることにより、第１の信号読み出し経路を用いた信号読み出しが繰り返される。その際、サンプルホールド回路２７におけるサンプルホールド動作及び外部への信号読み出し動作においては、２つのキャパシタ４３ａ，４３ｂを順次用いるように、クロック信号ＳＨ０，ＳＥＬ０，ＳＨ１，ＳＥＬ１が生成される。

一方、制御回路７により、第２の信号読み出し経路における電荷リセット、電荷蓄積、電荷読み出しが第１の信号読み出し経路におけるタイミングに対してずらして実行されるように、クロック信号ＲＳＴ（２），ＴＸ（２）が生成される。これにより、複数の電荷検出部１９に対応する各動作がパイプライン処理で実行される。さらに、第２の信号読み出し経路に対応したゲインアンプ２５及びサンプルホールド回路２７における増幅動作、サンプルホールド動作、及び信号読み出し動作も、第１の信号読み出し経路におけるタイミングに対してずらして実行されるように、クロック信号φＲ１（２），φＲ２（２），ＳＨ０（２），ＳＥＬ０（２），ＳＨ１（２），ＳＥＬ１（２）が生成される。これにより、複数のゲインアンプ２５及び複数のサンプルホールド回路２７に対応する各動作もパイプライン処理で実行される。

以上説明した撮像装置１によれば、画素回路３において受光部１３によって生成された電荷が、電荷排出部１５及び複数の転送ゲート１７を介して複数の電荷検出部１９に並列に高速で転送される。さらに、複数の電荷検出部１９に転送された電荷は、複数の電荷検出部１９に対応して設けられたゲインアンプ２５によって電圧信号に変換された後にサンプルホールド回路２７によりサンプルホールド処理及び信号読み出し処理が施される。このとき、制御回路７により、画素回路３の複数の信号読み出し経路におけるリセット、電荷蓄積、及び電荷読み出しがパイプライン処理で実行され、画素ごとに設けられた複数のゲインアンプ２５及び複数のサンプルホールド回路２７における増幅、サンプルホールド、及び信号読み出しもパイプライン処理で実行される。これにより、１画素の信号読み出し動作が高速化されるとともに、画素の信号読み出し経路ごとの電荷蓄積から信号読み出しの時間の長さも確保されるので、読み出し信号のノイズも低減することができる。具体的には、信号読み出し経路をＭ個にすれば１画素ごとのサンプリングレートを理論上Ｍ倍にまで高めることができ、１ＭＳ／ｓｅｃのサンプリングレートの実現も可能である。その結果、多点の観察を高速かつ低ノイズで実現することができる。

また、ゲインアンプ２５は、ゲインの異なる２段のＣＤＳアンプ２９ａ，２９ｂにより構成されている。これにより、１段目のＣＤＳアンプ２９ａで帯域制限することにより入力換算ノイズを低減でき、２段目のＣＤＳアンプ２９ｂで１段目に残存するリセットノイズを低減することができる。

さらに、サンプルホールド回路２７は、サンプルホールド動作及び信号読み出し動作において２つの並列接続されたキャパシタ４３ａ，４３ｂを順次用いて実行させるように制御される。これにより、ゲインアンプ２５から外部への信号読み出しをさらに高速化することができる。

本発明は、上述した実施形態に限定されるものではない。例えば、画素回路３の構造は様々に変更することができる。図１０は、本発明の変形例である画素回路３Ａの構造を示す平面図である。同図に示すように、画素回路３Ａは、半導体基板１１上に集積されて形成され、略矩形状の受光部１３Ａと、受光部１３の四隅に形成された４つの電荷一時蓄積部１５Ａと、受光部１３からそれぞれの電荷一時蓄積部１５Ａへの電荷転送を制御する転送ゲート１４Ａと、電荷一時蓄積部１５Ａのそれぞれの外側に隣接して配置された４つの転送ゲート１７Ａと、転送ゲート１７Ａを挟んで電荷一時蓄積部１５Ａの外側に形成された４つの電荷検出部１９Ａとにより構成されている。

このような構造の画素回路３Ａにおいても、制御回路７によって転送ゲート１４Ａ，１７Ａにクロック信号が設定されることにより、受光部１３Ａで生成された電荷が４つの電荷一時蓄積部１５Ａを経由して４つの電荷検出部１９Ａに並列に高速に輸送されて外部に信号として取り出すことができる。ここで、画素回路３Ａにおける転送ゲート１４Ａ，１７Ａ、電荷一時蓄積部１５Ａ、及び電荷検出部１９Ａの個数は４つには限定されず、任意の個数を設定できる。

また、このような画素回路３Ａを含む蛍光相関分光顕微鏡システム１００は、複数の電荷転送経路に対応した転送ゲート１４Ａに与えるクロック信号を変調することにより、自己相関関数と等価なパワースペクトルを複数の周波数成分について離散的に取得することができる。すなわち、１画素にＫ個の転送ゲート１４ＡとＫ個の電荷一時蓄積部１５Ａとを設けた構造を利用して、制御回路７の制御により、いくつかの基底関数に対する内積の結果をＫ個の電荷一時蓄積部１５Ａに保存し、十分な蓄積時間の後、画素値をデータ処理部１０９に読み出す。そして、データ処理部１０９は、１画素に対してＫ個の画素値を読み出す。さらに、データ処理部１０９は、基底関数を変更して画素値を読み出すことをＬ回繰り返し、１画素から読み出したＫ×Ｌ個の画素値から離散的なパワースペクトルを算出することができる。

このとき、蛍光相関分光顕微鏡システム１００におけるパワースペクトルの取得時には、制御回路７によって画素回路３Ａの駆動及び励起光源１０１における励起光の変調が制御される。すなわち、電荷の完全転送を実現するために同時にオンする転送ゲート１４Ａは１つだけに制御され、複数の転送ゲート１４Ａを同時にオンすることや、転送ゲート１４Ａに中間電位を印加することはないように制御される。このような条件のもと、制御回路７は、複数の転送ゲート１４Ａに対して高速なオンオフの２値制御を行い、任意の基底関数を表現するようにそれらの転送ゲート１４Ａ毎に印加するクロック信号を変調させる。上述した画素構造では、受光部１３Ａで発生した電荷がＫ個の電荷一時蓄積部１５Ａに振り分けられる。そのため、基底関数を｛ｈ_ｉ（ｔ）、ｉ＝１，…Ｋ｝としたとき、蛍光強度ｆ（ｔ）が見かけ上ｆ（ｔ）／（Σｈ_ｉ（ｔ））となる。このように蛍光強度が変動することを防止するために、制御回路７は、励起光の強度を転送ゲート１４Ａの制御に用いる基底関数の重みの総和Σｈ_ｉ（ｔ）に比例するように変調する。

図１１には、画素回路３Ａの電荷転送経路が３つの場合に、制御回路７によって制御される励起光の強度の時間変化及び制御回路７から転送ゲート１４Ａに与えられるクロック信号の時間変化を示している。このように、３つの転送ゲート１４Ａに与えられるクロック信号ＴＸ１（１），ＴＸ１（２），ＴＸ１（３）は、それぞれ、基底関数ｈ_１（ｔ）＝１＋ｃｏｓωｔ，ｈ_２（ｔ）＝１＋ｓｉｎωｔ，ｈ_３（ｔ）＝１−ｃｏｓωｔに対応して設定され、図１１の例では正弦波を矩形形状で近似しており、さらに、同時にクロック信号ＴＸ１（１），ＴＸ１（２），ＴＸ１（３）がオンされないように間欠的にオンされる。また、励起光の強度を変調する制御信号ＣＴＬは、基底関数ｈ_１（ｔ）、ｈ_２（ｔ）、ｈ_３（ｔ）の重みの総和に対応して増減するように生成される。

また、データ処理部１０９におけるパワースペクトルの計算は次のようにして実行される。

基底関数として上記のｈ_１（ｔ），ｈ_２（ｔ），ｈ_３（ｔ）を用いた場合に得られた画素値をそれぞれｇ_１，ｇ_２，ｇ_３とすると、データ処理部１０９は、周波数０とωにおけるパワースペクトルを下記式により計算することができる。
｜Ｆ（０）｜＝（ｇ_１＋ｇ_３）^２／２，
｜Ｆ（ω）｜＝（ｇ_１ ^２＋２ｇ_２ ^２＋ｇ_３ ^２−２ｇ_１ｇ_２−２ｇ_２ｇ_３）／２

ここで、離散的なパワースペクトルを求めるための基底関数を行ベクトルとして並べた行列をＡ、蛍光強度の時間変化を列ベクトルｆ、計測される内積値を列ベクトルｇとするとこれらの間の関係は、次式；
ｇ＝Ａｆ
によって表される。ここで、Ａ＝（１＋ｃｏｓω_１ｔ，１＋ｓｉｎω_１ｔ，１−ｃｏｓω_１ｔ，…，１＋ｃｏｓω_Ｋｔ，１＋ｓｉｎω_Ｋｔ）とする。データ処理部１０９は、計測したｇから、上述した関係式を用いてパワースペクトルに変換できる。

また、データ処理部１０９は、任意の行列Ｂであって逆行列Ｂ^−１が存在する行列Ｂを用いて計測した内積値の列ベクトルｇ’から、下記式に示すように演算することにより、パワースペクトルに変換可能な列ベクトルｇに変換できる。
ｇ’＝Ｂｆ，
ＡＢ^−１ｇ’＝ＡＢ^−１Ｂｆ＝Ａｆ＝ｇ
正弦波基底を用いて各パワースペクトル成分を別々に求める場合、Ｌ個のパワースペクトルを求めるために、３Ｌ個の基底関数が必要である。それに対し、適切な基底関数を選ぶことにより、２Ｌ＋１個の基底関数により、同数のパワースペクトル成分を得ることができる。

このような蛍光相関分光顕微鏡システム１００によるパワースペクトルの取得方法により、図１０に示すような画素構造を利用して自己相関関数と等価なパワースペクトルの概形を計測することで、分子の大きさ及び数を低いフレームレートで計測できる。例えば、２フレーム読み出すことで、分子の大小の識別ができる。これに対して、蛍光強度の時間変化を計測した後で相関関数を計算する従来の方法では、１Ｍｆｐｓ以上のフレームレートで１〜１０秒程度の連続計測が必要である。本実施形態によれば、従来方法に比べて分子のスクリーニングに有用である。また、通常のイメージセンサとほぼ同じアーキテクチャとフレームレートで蛍光相関分光法を実現できるため、小面積化、高解像度化、及び低コスト化の点で有利である。

上記実施形態においては、電荷排出部は、受光部の中心部から端部に向けて幅が広くなるように形成されている、ことが好ましい。このような電荷排出部を備えれば、電荷排出部における長手方向に電位勾配を形成できるので、電荷を受光部から電荷検出部により高速に輸送でき、その結果画素回路からの電荷読み出しをより高速化することができる。

また、画素回路は、３つの転送ゲートと３つの電荷検出部とを有する、ことが好ましい。この場合、画素回路の小型化及び画素回路からの電荷読み出しの高速化とを両立することができる。

また、ゲインアンプは、より大きいゲインを有する第１の増幅器と、より小さいゲインを有する第２の増幅器とを有する、ことも好ましい。この場合、読み出し回路の電圧信号における入力換算ノイズ及びリセットノイズを低減することができる。

さらに、制御回路は、読み出し回路のそれぞれにおけるサンプルホールド動作及び信号読み出し動作においては、複数のサンプルホールド回路を順次用いて実行させるように制御する、ことも好ましい。このような構成を採れば、読み出し回路から外部への信号読み出しをさらに高速化することができる。

またさらに、制御回路は、複数の信号処理回路に対して、複数の画素回路の全てから同時に信号読み出し動作を実行させるように制御する、ことも好ましい。かかる構成を採れば、多点での観察を行う際に複数の画素からの信号読み出しを高速化することができる。

本発明は、観察対象物のイメージングを行うための撮像装置を使用用途とし、観察対象物の多点の観察を高速かつ低ノイズで実現するものである。

１…撮像装置、３，３Ａ…画素回路、５…画素アンプ（信号処理回路）、７…制御回路、９…画素アンプユニット、１３，１３Ａ…受光部、１４Ａ，１７Ａ，１７…転送ゲート、１５…電荷排出部、１５Ａ…電荷一時蓄積部、１５ａ…一時蓄積部、１９，１９Ａ…電荷検出部、２３…ソースフォロアアンプ、２５…ゲインアンプ（読み出し回路）、２７…サンプルホールド回路（読み出し回路）、２９ａ，２９ｂ…ＣＤＳアンプ、１００…蛍光相関分光顕微鏡システム、Ｓ…観察対象物。

Claims (6)

1. 光を電荷に変換する複数の画素回路と、
   前記複数の画素回路のそれぞれに接続された複数の信号処理回路と、
   前記画素回路と前記信号処理回路の動作を制御する制御回路とを備え、
   前記画素回路は、
   光を電荷に変換する受光部と、前記受光部の中心部から端部にかけて形成された長手状の電荷排出部と、前記電荷排出部の前記端部側に設けられた一時蓄積部と、前記一時蓄積部を囲むように配置された複数の転送ゲートと、前記一時蓄積部において前記複数の転送ゲートのそれぞれを挟んで設けられた複数の電荷検出部とを有し、
   前記複数の信号処理回路は、それぞれ、前記複数の電荷検出部のそれぞれに対応して設けられた複数の読み出し回路を有し、
   前記読み出し回路のそれぞれは、前記電荷検出部からの電圧信号をインピーダンス変換して読み出すソースフォロアアンプと、前記電圧信号からリセットノイズを除去して増幅するゲインアンプと、前記ゲインアンプの出力する電圧信号を並列に受ける複数のサンプルホールド回路とを含み、
   前記制御回路は、前記画素回路におけるリセット動作、電荷蓄積動作、及び電荷読み出し動作を前記複数の電荷検出部に対応してパイプライン処理で実行するように制御すると同時に、前記信号処理回路の前記複数の読み出し回路における増幅動作、サンプルホールド動作、外部への信号読み出し動作をパイプライン処理で実行するように制御する、
   ことを特徴とする撮像装置。
2. 前記電荷排出部は、前記受光部の前記中心部から前記端部に向けて幅が広くなるように形成されている、
   ことを特徴とする請求項１記載の撮像装置。
3. 前記画素回路は、３つの転送ゲートと３つの電荷検出部とを有する、
   ことを特徴とする請求項１又は２記載の撮像装置。
4. 前記ゲインアンプは、より大きいゲインを有する第１の増幅器と、より小さいゲインを有する第２の増幅器とを有する、
   ことを特徴とする請求項１〜３のいずれか１項に記載の撮像装置。
5. 前記制御回路は、前記読み出し回路のそれぞれにおけるサンプルホールド動作及び前記信号読み出し動作においては、前記複数のサンプルホールド回路を順次用いて実行させるように制御する、
   ことを特徴とする請求項１〜４のいずれか１項に記載の撮像装置。
6. 前記制御回路は、前記複数の信号処理回路に対して、前記複数の画素回路の全てから同時に信号読み出し動作を実行させるように制御する、
   ことを特徴とする請求項１〜５のいずれか１項に記載の撮像装置。