JP2017118378A - 画像読取装置及び半導体装置 - Google Patents

Abstract

【課題】画像読取チップのサイズの増大や限られたチップサイズでのレイアウトの制約が
少なく、出力信号線と駆動信号線との間のクロストークを低減させることが可能な画像読
取装置を提供すること。
【解決手段】画像からの光を受けて光電変換する受光素子を含む画素部と、前記画素部を
駆動する駆動信号を転送する駆動信号線と、前記画素部から出力される出力信号を転送す
る出力信号線と、前記出力信号の値が変化する期間と異なる期間で値が変化する制御信号
を転送する制御信号線と、を備えた画像読取チップを含み、前記駆動信号線と前記出力信
号線との間には、前記制御信号線が設けられている、画像読取装置。
【選択図】図９

Description

本発明は、画像読取装置及び半導体装置に関する。

コンタクトイメージセンサーを用いた画像読取装置（スキャナー等）や、これに印刷機
能を加えたコピー機や複合プリンターなどが開発されている。画像読取装置に用いられる
コンタクトイメージセンサーとしては、半導体基板に設けられたフォトダイオードを用い
る構成が用いられている。

スキャナー等の画像読取装置に用いられるコンタクトイメージセンサーでは、１又は複
数のフォトダイオードを有する画素部が１方向に多数並んで配置されるため、各画素部か
らの出力信号を順次転送するための出力信号線と各画素部を駆動する駆動信号を転送する
ための駆動信号線は、共に長くなり、かつ、並走する。そうすると、画素部からの出力信
号は微弱なアナログ信号であるのに対して、駆動信号は多数の画素部を駆動する必要があ
るため、画素部からの出力電圧よりも高いデジタル信号であるため、出力信号線と駆動信
号線の間のクロストークにより微弱な出力信号のＳ／Ｎが劣化し、センシングの精度が劣
化するおそれがある。

特許文献１では、差動回路に入力される光電変換素子からの信号を出力するための２つ
の出力信号線の間と外側に複数層のシールド線（電源線やグランド線）を配線することで
、２つの出力信号線の間のクロストークを低減させる固体撮像装置が開示されている。

特開２００５−２１７３６６号公報

特許文献１は、２つの出力信号線の間のクロストークを低減させる手法を開示している
のみであるが、この手法を出力信号線と駆動信号線との間のクロストークを低減させるた
めに応用することも考えられる。しかしながら、出力信号線と駆動信号線との間のクロス
トークを低減させるために専用のシールド線を設ける必要があり、画像を読み取るための
画像読取チップのサイズの増大や限られたチップサイズでのレイアウトの制約といった問
題が生じる可能性がある。

本発明は、以上のような問題に鑑みてなされたものであり、本発明のいくつかの態様に
よれば、画像読取チップのサイズの増大や限られたチップサイズでのレイアウトの制約が
少なく、出力信号線と駆動信号線との間のクロストークを低減させることが可能な画像読
取装置を提供することができる。また、本発明のいくつかの態様によれば、チップサイズ
の増大や限られたチップサイズでのレイアウトの制約が少なく、出力信号線と駆動信号線
との間のクロストークを低減させることが可能な半導体装置を提供することができる。

本発明は前述の課題の少なくとも一部を解決するためになされたものであり、以下の態
様または適用例として実現することが可能である。

［適用例１］
本適用例に係る画像読取装置は、画像を読み取るための画像読取チップを含む画像読取
装置であって、前記画像読取チップは、前記画像からの光を受けて光電変換する受光素子
を含む画素部と、前記画素部を駆動する駆動信号を転送する駆動信号線と、前記画素部か
ら出力される出力信号を転送する出力信号線と、前記出力信号の値が変化する期間と異な
る期間で値が変化する制御信号を転送する制御信号線と、を備え、前記駆動信号線と前記
出力信号線との間には、前記制御信号線が設けられている。

本適用例に係る画像読取装置では、画像読取チップにおいて、制御信号を転送するため
の制御信号線が、駆動信号線と出力信号線との間に設けられていることによってシールド
線としても兼用されるので、専用のシールド線を設ける必要が無い。従って、本適用例に
係る画像読取装置によれば、画像読取チップのサイズの増大や限られたチップサイズでの
レイアウトの制約が少なく、出力信号線と駆動信号線との間のクロストークを低減させる
ことが可能である。

［適用例２］
上記適用例に係る画像読取装置において、前記制御信号は、前記画素部に蓄積される電
荷を初期化する信号であってもよい。

画素部に蓄積される電荷を初期化する信号は、画素部から信号が出力される前に値が変
化し、画素部からの出力信号の値が変化する期間では値が変化しない。従って、本適用例
に係る画像読取装置によれば、画素部に蓄積される電荷を初期化する信号を転送する制御
信号線がシールド線として兼用されることにより、画像読取チップのサイズの増大や限ら
れたチップサイズでのレイアウトの制約が少なく、出力信号線と駆動信号線との間のクロ
ストークを低減させることが可能である。

［適用例３］
上記適用例に係る画像読取装置において、前記画像読取チップは、第１辺と、前記第１
辺よりも長い第２辺と、を含む形状であり、前記駆動信号線は、前記画素部に電気的に接
続し前記第１辺に沿う方向に設けられている第１の信号線と、前記第１の信号線に電気的
に接続し前記第２辺に沿う方向に設けられている第２の信号線と、を含み、前記出力信号
線は、前記画素部に電気的に接続し前記第１辺に沿う方向に設けられている第３の信号線
と、前記第３の信号線に電気的に接続し前記第２辺に沿う方向に設けられている第４の信
号線と、を含み、前記制御信号線は、前記画素部に電気的に接続し前記第１辺に沿う方向
に設けられている第５の信号線と、前記第５の信号線に電気的に接続し前記第２辺に沿う
方向に設けられている第６の信号線と、を含み、前記第１の信号線と前記第３の信号線と
の間には、前記第５の信号線が設けられ、前記第２の信号線と前記第４の信号線との間に
は、前記第６の信号線が設けられていてもよい。

本適用例に係る画像読取装置では、シールド線として兼用される制御信号線が、画像読
取チップの長辺方向と短辺方向の両方において、駆動信号線と出力信号線との間に設けら
れている。従って、本適用例に係る画像読取装置によれば、画素部の出力端からシールド
することができるので、出力信号線と駆動信号線との間のクロストークをより低減させる
ことが可能である。

［適用例４］
上記適用例に係る画像読取装置において、前記画像読取チップは、１次元方向に並んで
設けられている複数の前記画素部を有し、前記制御信号は、前記画像読取チップが読み取
る前記画像の解像度を制御する信号であってもよい。

画像読取チップが読み取る画像の解像度を制御する信号は、複数の画素部から信号が出
力される前に値が変化し、複数の画素部からの出力信号の値が変化する期間では値が変化
しない。従って、本適用例に係る画像読取装置によれば、画像読取チップが読み取る画像
の解像度を制御する信号がシールド線として兼用されることにより、画像読取チップのサ
イズの増大や限られたチップサイズでのレイアウトの制約が少なく、出力信号線と駆動信
号線との間のクロストークを低減させることが可能である。

［適用例５］
上記適用例に係る画像読取装置において、最下位の配線層において、前記駆動信号線と
前記出力信号線との間には、前記制御信号線が設けられていてもよい。

一般に、複数の配線層のうち、最下位の配線層は、各回路ブロックの内部配線や近接す
る回路ブロック間を接続する配線を形成するために使用されることが想定されているため
、最下位の配線層に設けられる配線は、抵抗値が上がっても問題ないため相対的に厚みが
小さい。従って、本適用例に係る画像読取装置によれば、出力信号線と制御信号線との間
の寄生容量や駆動信号線と制御信号線との間の寄生容量を小さくすることができるので、
出力信号線や駆動信号線の負荷が減少し、出力信号線や駆動信号線を伝搬する信号の遅延
時間を短くすることが可能となる。そのため、画像読取チップによる読み取り速度を向上
させることも可能である。

また、一般に、複数の配線層のうち、最下位の配線層に対してデザインルールで規定さ
れる配線の最小幅や配線間の最小間隔は最も小さい。従って、本適用例に係る画像読取装
置によれば、出力信号線、駆動信号線及び制御信号線の配置領域を小さくすることができ
るので、画像読取チップのレイアウト面積の縮小効果が得られる。そのため、画像読取チ
ップの小型化や低コスト化が可能となる。

［適用例６］
上記適用例に係る画像読取装置において、前記画像読取チップは、複数の前記駆動信号
線からなる駆動信号線群と、複数の前記出力信号線からなる出力信号線群と、を有し、前
記制御信号線は、前記駆動信号線群と前記出力信号線群との間に設けられていてもよい。

本適用例に係る画像読取装置では、画像読取チップにおいて、制御信号を転送するため
の制御信号線が、複数の駆動信号線からなる駆動信号線群と複数の出力信号線からなる出
力信号線群との間に設けられていることによってシールド線としても兼用されるので、専
用のシールド線を設ける必要が無い。従って、本適用例に係る画像読取装置によれば、画
像読取チップのサイズの増大や限られたチップサイズでのレイアウトの制約が少なく、出
力信号線と駆動信号線との間のクロストークを低減させることが可能である。

また、本適用例に係る画像読取装置によれば、複数の画素部に転送する駆動信号を複数
の駆動信号線に分配して転送することで、各々の駆動信号線の負荷を低減することができ
るので、複数の画素部からの信号の出力に要する時間を短縮することができる。

また、本適用例に係る画像読取装置によれば、複数の画素部から出力される出力信号を
複数の出力信号線に分配して転送することで、各々の出力信号線の負荷を低減することが
できるので、転送速度を高めることができる。

［適用例７］
本適用例に係る半導体装置は、光を受けて光電変換する受光素子を含む画素部と、前記
画素部を駆動する駆動信号を転送する駆動信号線と、前記画素部から出力される出力信号
を転送する出力信号線と、前記出力信号の値が変化する期間と異なる期間で値が変化する
制御信号を転送する制御信号線と、を備え、前記駆動信号線と前記出力信号線との間には
、前記制御信号線が設けられている。

本適用例に係る半導体装置では、制御信号を転送するための制御信号線が、駆動信号線
と出力信号線との間に設けられていることによってシールド線としても兼用されるので、
専用のシールド線を設ける必要が無い。従って、本適用例に係る半導体装置によれば、チ
ップサイズの増大や限られたチップサイズでのレイアウトの制約が少なく、出力信号線と
駆動信号線との間のクロストークを低減させることが可能である。

本実施形態に係る複合機を示した外観斜視図である。 スキャナーユニットの内部構造を示した斜視図である。 イメージセンサーモジュールの構成を模式的に示す分解斜視図である。 画像読取チップの配置を模式的に示す平面図である。 スキャナーユニットの機能構成を示す図である。 画像読取チップの機能ブロック図である。 画素部の構成を示す図である。 画像読取チップの各信号のタイミングチャート図である。 画像読取チップのレイアウト構成を示す図である。 画像読取チップを図９のＡ−Ａ’線で切断した断面図である。 図９に破線で示した領域Ｂの拡大図である。 変形例１の画像読取チップの機能ブロック図である。 変形例１の画像読取チップの各信号のタイミングチャート図である。 変形例１の画像読取チップのレイアウト構成を示す図である。 変形例１の画像読取チップを図１４のＡ−Ａ’線で切断した断面図である。 図１４に破線で示した領域Ｂの拡大図である。 変形例２の画像読取チップの機能ブロック図である。 変形例２の画像読取チップの各信号のタイミングチャート図である。 変形例２の画像読取チップのレイアウト構成を示す図である。 変形例２の画像読取チップを図１９のＡ−Ａ’線で切断した断面図である。 図１９に破線で示した領域Ｂの拡大図である。

以下、本発明の好適な実施形態について図面を用いて詳細に説明する。用いる図面は説
明の便宜上のものである。なお、以下に説明する実施形態は、特許請求の範囲に記載され
た本発明の内容を不当に限定するものではない。また以下で説明される構成の全てが本発
明の必須構成要件であるとは限らない。

以下、添付した図面を参照して、本発明の画像読取装置を適用した複合機（複合装置）
１について説明する。

１．複合機の構造
図１は、複合機１を示した外観斜視図である。図１に示すように、複合機１は、装置本
体であるプリンターユニット（画像記録装置）２と、プリンターユニット２の上部に配設
されたアッパーユニットであるスキャナーユニット（画像読取装置）３と、を一体に備え
ている。なお、以下、図１においての前後方向をＸ軸方向とし、左右方向をＹ軸方向とし
て説明する。

一方、図１に示すように、プリンターユニット２は、枚葉の記録媒体（印刷用紙や単票
紙）を送り経路に沿って送る搬送部（不図示）と、送り経路の上方に配設され、記録媒体
にインクジェット方式で印刷処理を行う印刷部（不図示）と、前面に配設されたパネル形
式の操作部６３と、搬送部、印刷部および操作部６３を搭載した装置フレーム（不図示）
と、これらを覆う装置ハウジング６５と、を備えている。装置ハウジング６５には、印刷
を終えた記録媒体が排出される排出口６６が設けられている。また、図示省略するが、後
面下部には、ＵＳＢポートおよび電源ポートが配設されている。すなわち、複合機１は、
ＵＳＢポートを介してコンピューター等に接続可能に構成されている。

スキャナーユニット３は、後端部のヒンジ部４を介してプリンターユニット２に回動自
在に支持されており、プリンターユニット２の上部を開閉自在に覆っている。すなわち、
スキャナーユニット３を回動方向に引き上げることで、プリンターユニット２の上面開口
部を露出させ、当該上面開口部を介して、プリンターユニット２の内部が露出させる。一
方、スキャナーユニット３を回動方向に引き降ろし、プリンターユニット２上に載置する
ことで、スキャナーユニット３によって当該上面開口部を閉塞する。このように、スキャ
ナーユニット３を開放することで、インクカートリッジの交換や紙詰まりの解消等が可能
な構成となっている。

図２は、スキャナーユニット３の内部構造を示した斜視図である。図１および図２に示
されるように、スキャナーユニット３は、筐体であるアッパーフレーム１１と、アッパー
フレーム１１に収容された画像読取部１２と、アッパーフレーム１１の上部に回動自在に
支持された上蓋１３と、を備えている。図２に示すように、アッパーフレーム１１は、画
像読取部１２を収容する箱型の下ケース１６と、下ケース１６の天面を覆う上ケース１７
と、を備えている。上ケース１７には、ガラス製の原稿載置板（原稿台；不図示）が広く
配設されており、被読取面を下にした被読取媒体（原稿）をこれに載置する。一方、下ケ
ース１６は、上面を開放した浅い箱状に形成されている。

図２に示されるように、画像読取部１２は、ラインセンサー方式のセンサーユニット３
１と、センサーユニット３１を搭載したセンサーキャリッジ３２と、Ｙ軸方向に延在し、
センサーキャリッジ３２をスライド自在に支持するガイド軸３３と、センサーキャリッジ
３２をガイド軸３３に沿って移動する自走式のセンサー移動機構３４と、を備えている。
センサーユニット３１は、Ｘ軸方向に延在したＣＭＯＳ（Ｃｏｍｐｌｅｍｅｎｔａｒｙ
ｍｅｔａｌ−ｏｘｉｄｅ−ｓｅｍｉｃｏｎｄｕｃｔｏｒ）ラインセンサーであるイメージ
センサーモジュール４１を有し、モーター駆動のセンサー移動機構３４により、ガイド軸
３３に沿ってＹ軸方向に往復動する。これにより、原稿載置板上の被読取媒体（原稿）の
画像を読み取るようになっている。なお、センサーユニット３１は、ＣＣＤ（Ｃｈａｒｇ
ｅ Ｃｏｕｐｌｅｄ Ｄｅｖｉｃｅ）ラインセンサーであってもよい。

図３は、イメージセンサーモジュール４１の構成を模式的に示す分解斜視図である。図
３に示される例では、イメージセンサーモジュール４１は、ケース４１１、光源４１２、
レンズ４１３、モジュール基板４１４および画像を読み取るための画像読取チップ４１５
（半導体装置）を含んで構成されている。光源４１２、レンズ４１３および画像読取チッ
プ４１５は、ケース４１１とモジュール基板４１４との間に収容されている。ケース４１
１にはスリットが設けられている。光源４１２は、例えば、Ｒ，Ｇ，Ｂの各発光ダイオー
ド（ＬＥＤ：Light emitting diode）を有し、Ｒ，Ｇ，Ｂの各発光ダイオード（赤色ＬＥ
Ｄ、緑色ＬＥＤ、青色ＬＥＤ）を高速に切り換えながら順番に発光させる。光源４１２が
発する光は当該スリットを介して被読取媒体へ照射され、被読取媒体からのは当該スリッ
トを介してレンズ４１３に入力される。レンズ４１３は、入力された光を画像読取チップ
４１５へと導く。

図４は、画像読取チップ４１５の配置を模式的に示す平面図である。図４に示されるよ
うに、複数（ｍ個）の画像読取チップ４１５が、モジュール基板４１４上に１次元方向（
図４においてはＸ軸方向）に並べて配置されている。各画像読取チップ４１５は、一列に
配置された多数の受光素子を有しており（図６、図７、図９参照）、各画像読取チップ４
１５が有する受光素子の密度が高いほど、画像を読み取る解像度が高いスキャナーユニッ
ト３（画像読取装置）を実現することができる。また、画像読取チップ４１５の数が多い
ほど、大きな画像も読み取り可能なスキャナーユニット３（画像読取装置）を実現するこ
とができる。

２．スキャナーユニット（画像読取装置）の機能構成
図５は、スキャナーユニット（画像読取装置）３の機能構成を示す機能ブロック図であ
る。図５に示される例では、スキャナーユニット（画像読取装置）３は、制御部２００、
アナログフロンエンド（ＡＦＥ）２０２、赤色ＬＥＤ４１２Ｒ、緑色ＬＥＤ４１２Ｇ、青
色ＬＥＤ４１２Ｂ及びｍ個の画像読取チップ４１５（４１５−１〜４１５−ｍ）を含んで
構成されている。前述したように、赤色ＬＥＤ４１２Ｒ、緑色ＬＥＤ４１２Ｇ及び青色Ｌ
ＥＤ４１２Ｂは光源４１２に備えられており、複数の画像読取チップ４１５は、モジュー
ル基板４１４上に並べて配置されている。赤色ＬＥＤ４１２Ｒ、緑色ＬＥＤ４１２Ｇ及び
青色ＬＥＤ４１２Ｂは、それぞれ複数個存在してもよい。また、制御部２００及びアナロ
グフロンエンド（ＡＦＥ）２０２は、モジュール基板４１４あるいはモジュール基板４１
４とは異なる不図示の基板に備えられている。制御部２００及びアナログフロンエンド（
ＡＦＥ）２０２は、それぞれ、集積回路（ＩＣ：Integrated Circuit）で実現されてもよ
い。

制御部２００は、一定の周期Ｔで赤色ＬＥＤ４１２Ｒに対して一定の露光時間Δｔだけ
駆動信号ＤｒｖＲを供給し、赤色ＬＥＤ４１２Ｒを発光させる。同様に、制御部２００は
、周期Ｔで緑色ＬＥＤ４１２Ｇに対して露光時間Δｔだけ駆動信号ＤｒｖＧを供給して緑
色ＬＥＤ４１２Ｇを発光させ、周期Ｔで青色ＬＥＤ４１２Ｂに対して露光時間Δｔだけ駆
動信号ＤｒｖＢを供給して青色ＬＥＤ４１２Ｂを発光させる。制御部２００は、周期Ｔの
間に、赤色ＬＥＤ４１２Ｒ、緑色ＬＥＤ４１２Ｇ及び青色ＬＥＤ４１２Ｂを排他的に１つ
ずつ順番に発光させる。

また、制御部２００は、ｍ個の画像読取チップ４１５（４１５−１〜４１５−ｍ）に対
して、クロック信号ＣＬＫ及び解像度設定信号ＲＥＳを共通に供給する。クロック信号Ｃ
ＬＫは画像読取チップ４１５の動作クロック信号であり、解像度設定信号ＲＥＳは、スキ
ャナーユニット（画像読取装置）３による画像の読み取りの解像度を設定するための信号
である。解像度設定信号ＲＥＳがアクティブ（本実施形態ではハイレベル）の期間におけ
るクロック信号ＣＬＫの立ち上がりエッジの数によって、解像度が設定される。本実施形
態ででは、解像度設定信号ＲＥＳがアクティブ（ハイレベル）の期間におけるクロック信
号ＣＬＫの立ち上がりエッジの数が２，４，８の場合に、それぞれ、３００ｄｐｉ，６０
０ｄｐｉ，１２００ｄｐｉの各解像度に設定されるものとする。

各画像読取チップ４１５−ｊ（ｊ＝１〜ｍ）は、各受光素子が被読取媒体に形成されて
いる画像からの光を受けた後、チップイネーブル信号ＥＮｊがアクティブ（本実施形態で
はハイレベル）の期間、クロック信号ＣＬＫに同期して、各受光素子が受けた光に基づき
、解像度設定信号ＲＥＳによって設定された解像度の画像情報を有する画像信号ＳＯを生
成し、出力する。本実施形態では、制御部２００は、赤色ＬＥＤ４１２Ｒ、緑色ＬＥＤ４
１２Ｇ又は青色ＬＥＤ４１２Ｂを発光させた後、一定時間（画像読取チップ４１５−１が
画像信号ＳＯの出力を終了するまでの時間）アクティブ（ハイレベル）となるチップイネ
ーブル信号ＥＮ１を生成し、画像読取チップ４１５−１に供給する。また、画像読取チッ
プ４１５−ｊ（ｊ＝１〜ｍ）は、画像信号ＳＯの出力を終了した後に一定時間（画像読取
チップ４１５−ｊ＋１が画像信号ＳＯの出力を終了するまでの時間）アクティブ（ハイレ
ベル）となるチップイネーブル信号ＥＮｊ＋１を生成し、画像読取チップ４１５−ｊ＋１
に供給する。これにより、赤色ＬＥＤ４１２Ｒ、緑色ＬＥＤ４１２Ｇ又は青色ＬＥＤ４１
２Ｂが発光した後、ｍ個の画像読取チップ４１５（４１５−１〜４１５−ｍ）が順番に画
像信号ＳＯを出力することになる。この画像読取チップ４１５の詳細な回路構成及び動作
については後述する。

アナログフロンエンド（ＡＦＥ）２０２は、ｍ個の画像読取チップ４１５（４１５−１
〜４１５−ｍ）が順番に出力する画像信号ＳＯを受け取り、各画像信号ＳＯに対して、増
幅処理やＡ／Ｄ変換処理を行って、各受光素子の受光量に応じたデジタル値を含むデジタ
ル信号に変換し、各デジタル信号を順番に制御部２００に送信する。

制御部２００は、アナログフロンエンド（ＡＦＥ）２０２から順番に送信される各デジ
タル信号を受け取って、イメージセンサーモジュール４１が読み取った画像情報を生成す
る。

３．画像読取チップの構成及び動作
図６は、画像読取チップ４１５の機能ブロック図である。図６に示される画像読取チッ
プ４１５は、昇圧回路１００、画素選択信号生成部１０１、リセット信号生成部１０２、
駆動信号生成回路１０３、サンプリング信号生成回路１０４、ｎ個の画素部１１０及び出
力回路１２０を備えている。

画素選択信号生成部１０１は、クロック信号ＣＬＫの立ち上がりのタイミングで解像度
設定信号ＲＥＳをサンプリングし、サンプリングした解像度設定信号ＲＥＳがハイレベル
である場合、連続してハイレベルの解像度設定信号ＲＥＳをサンプリングする回数をカウ
ントする。そして、画素選択信号生成部１０１は、カウント値が２であれば３００ｄｐｉ
、カウント値が４であれば６００ｄｐｉ、カウント値が８であれば１２００ｄｐｉの各解
像度を示すビットデータを解像度設定レジスター（不図示）に保持する。

また、画素選択信号生成部１０１は、チップイネーブル信号ＥＮ＿Ｉがローレベルから
ハイレベルに変化すると、所定のタイミングで昇圧回路１００に制御信号を出力する。

また、画素選択信号生成部１０１は、昇圧回路１００に制御信号を出力した後、クロッ
ク信号ＣＬＫに基づいて、所定のタイミングで一定時間アクティブ（本実施形態ではハイ
レベル）となる画素選択信号ＳＥＬ０を生成し、１番目の画素部１１０に出力する。また
、画素選択信号生成部１０１は、画素選択信号ＳＥＬ０を出力した後、所定のタイミング
で、解像度設定レジスターに保持されているビットデータに基づいて、第２転送制御信号
Ｔｘ２を生成する。本実施形態では、第２転送制御信号Ｔｘ２は、４つの信号Ｔｘ２ａ，
Ｔｘ２ｂ，Ｔｘ２ｃ，Ｔｘ２ｄで構成されており、解像度設定レジスターに保持されてい
るビットデータに応じて、アクティブ（本実施形態ではハイレベル）となる信号が変わる
。具体的には、当該ビットデータが１２００ｄｐｉの解像度を示すときは、第２転送制御
信号Ｔｘ２は、クロック信号ＣＬＫの１周期において信号Ｔｘ２ａのみがアクティブ（ハ
イレベル）となり、次の１周期は信号Ｔｘ２ｂのみがアクティブ（ハイレベル）となり、
さらに次の１周期は信号Ｔｘ２ｃのみがアクティブ（ハイレベル）となり、さら次の１周
期は信号Ｔｘ２ｄのみがアクティブ（ハイレベル）となる。また、当該ビットデータが６
００ｄｐｉの解像度を示すときは、第２転送制御信号Ｔｘ２は、クロック信号ＣＬＫの１
周期において２本の信号Ｔｘ２ａ，Ｔｘ２ｂのみが同時にアクティブ（ハイレベル）とな
り、次の１周期は２本の信号Ｔｘ２ｃ，Ｔｘ２ｄのみが同時にアクティブ（ハイレベル）
となる。また、当該ビットデータが３００ｄｐｉの解像度を示すときは、第２転送制御信
号Ｔｘ２は、クロック信号ＣＬＫの１周期において４本の信号Ｔｘ２ａ，Ｔｘ２ｂ，Ｔｘ
２ｃ，Ｔｘ２ｄが同時にアクティブ（ハイレベル）となる。

また、画素選択信号生成部１０１は、画素選択信号ＳＥＬ０を出力した後、所定のタイ
ミングでリセット信号生成部１０２、駆動信号生成回路１０３及びサンプリング信号生成
回路１０４に制御信号を出力する。

昇圧回路１００は、画素選択信号生成部１０１からの制御信号に基づいて、画像読取チ
ップ４１５の電源端子（不図示）から供給される電源電圧を昇圧し、昇圧された電源電圧
をハイレベルとする第１転送制御信号Ｔｘ１を生成する。第１転送制御信号Ｔｘ１は、露
光時間Δｔの間に受光素子に蓄積された電荷を転送するための制御信号であり、ｎ個の画
素部１１０に共通に供給される。

リセット信号生成部１０２は、画素選択信号生成部１０１からの制御信号に基づいて、
ｎ個の画素部１１０に蓄積される電荷を初期化する制御信号であるリセット信号ＲＳＴを
生成する。本実施形態では、ｎ個の画素部１１０には、リセット信号ＲＳＴが共通して供
給される。そのため、画像読取チップ４１５は、ｎ個の画素部１１０にリセット信号ＲＳ
Ｔを転送するための制御信号線３００を備えている。

駆動信号生成回路１０３は、画素選択信号生成部１０１からの制御信号に基づいて、ｎ
個の画素部１１０を駆動する駆動信号Ｄｒｖ１，Ｄｒｖ２を生成する。２つの駆動信号Ｄ
ｒｖ１，Ｄｒｖ２は排他的にアクティブ（本実施形態ではハイレベル）となり、ｎ個の画
素部１１０のそれぞれは、２つの駆動信号Ｄｒｖ１，Ｄｒｖ２のいずれか一方が供給され
る。そして、ｉ番目（ｉは１〜ｎのいずれか）の画素部１１０は、供給される駆動信号Ｄ
ｒｖ１又は駆動信号Ｄｒｖ２がアクティブ（ハイレベル）、かつ、画素選択信号ＳＥＬｉ
−１がアクティブ（ハイレベル）のときに、画素選択信号ＳＥＬｉをアクティブ（ハイレ
ベル）にして出力信号（画素信号）を出力する。画素選択信号ＳＥＬｉはｉ＋１番目の画
素部１１０に出力される。

本実施形態では、ｎ個の画素部１１０は１次元方向に並んで設けられており、端から数
えて奇数番目の画素部１１０には駆動信号Ｄｒｖ１が供給され、偶数番目の画素部１１０
には駆動信号Ｄｒｖ２が供給される。そのため、画像読取チップ４１５は、複数の駆動信
号線３１１，３１２からなる駆動信号線群を有しており、駆動信号線３１１は奇数番目の
画素部１１０に駆動信号Ｄｒｖ１を転送し、駆動信号線３１２は偶数番目の画素部１１０
に駆動信号Ｄｒｖ２を転送する。このように、ｎ個の画素部１１０に供給される駆動信号
を駆動信号線３１１，３１２に分配して転送することで、駆動信号線３１１，３１２のそ
れぞれの負荷を低減することができるので、画素部１１０からの画素信号の出力に要する
時間を短縮することができる。

ｎ個の画素部１１０は、被読取媒体に形成されている画像からの光を受けて光電変換す
る受光素子を含み、それぞれ、第１転送制御信号Ｔｘ１、第２転送制御信号Ｔｘ２、画素
選択信号ＳＥＬ（ＳＥＬ０〜ＳＥＬｎ−１のいずれか）、リセット信号ＲＳＴ及び駆動信
号（駆動信号Ｄｒｖ１又は駆動信号Ｄｒｖ２）に基づき、受光素子が露光時間Δｔの間に
受けた光に応じた電圧の画素信号を出力する。ｎ個の画素部１１０はすべて同じ構成であ
り、具体的な回路構成及び動作については後述する。

ｎ個の画素部１１０から出力される出力信号（画素信号）は、順番に出力回路１２０に
転送される。本実施形態では、画像読取チップ４１５は、ｎ個の画素部１１０から出力さ
れる出力信号（画素信号）を出力回路１２０に転送するための複数の出力信号線３０１，
３０２からなる出力信号線群を有している。出力信号線３０１は奇数番目の画素部１１０
からの出力信号（画素信号）を順番に出力回路１２０に転送し、出力信号線３０２は偶数
番目の画素部１１０からの出力信号（画素信号）を順番に出力回路１２０に転送する。こ
のように、ｎ個の画素部１１０から出力される出力信号（画素信号）を出力信号線３０１
，３０２に分配して順番に転送することで、出力信号線３０１，３０２のそれぞれの負荷
を低減することができるので、転送速度を高めることができる。

出力回路１２０は、ｎ個の画素部１１０のそれぞれが出力する画素信号に対して所定の
信号処理を行って画像信号ＳＯを生成し、出力する。本実施形態では、出力回路１２０は
、２ｔｏ１セレクター１２１、ＣＤＳ回路１２２及び増幅回路１２３を備えている。

２ｔｏ１セレクター１２１には、出力信号線３０１を介して、奇数番目の画素部１１０
からそれぞれ出力される画素信号を順番に含む画像信号Ｖｏ１が供給される。また、２ｔ
ｏ１セレクター１２１には、出力信号線３０２を介して、偶数番目の画素部１１０からそ
れぞれ出力される画素信号を順番に含む画像信号Ｖｏ２が供給される。また、２ｔｏ１セ
レクター１２１には、駆動信号Ｄｒｖ１，Ｄｒｖ２も供給される。そして、２ｔｏ１セレ
クター１２１は、駆動信号Ｄｒｖ１がアクティブ（ハイレベル）のときは画像信号Ｖｏ１
を選択して出力し、駆動信号Ｄｒｖ２がアクティブ（ハイレベル）のときは画像信号Ｖｏ
２を選択して出力する。

ＣＤＳ（Correlated Double Sampling）回路１２２は、２ｔｏ１セレクター１２１の出
力信号（画像信号Ｖｏ１又は画像信号Ｖｏ２）が入力され、ｎ個の画素部１１０が有する
増幅トランジスターの特性ばらつきにより発生し、画像信号Ｖｏ１，Ｖｏ２に重畳されて
いる雑音を、相関二重サンプリングによって除去する。すなわち、ＣＤＳ回路１２２は、
ｎ個の画素部１１０から出力された出力信号（画素信号）に含まれるノイズを低減するノ
イズ低減回路である。

増幅回路１２３は、ＣＤＳ回路１２２によって雑音が除去された信号をサンプリング信
号ＳＭＰに基づいてサンプリングし、サンプリングした信号を増幅して画像信号ＳＯを生
成する。前述の通り、この画像信号ＳＯは画像読取チップ４１５から出力され、アナログ
フロンエンド（ＡＦＥ）２０２に供給される（図５参照）。

サンプリング信号生成回路１０４は、画素選択信号生成部１０１からの制御信号に基づ
いて、サンプリング信号ＳＭＰを生成し、増幅回路１２３に供給する。

画素選択信号生成部１０１は、チップイネーブル信号ＥＮ＿Ｉがハイレベルからローレ
ベルに変化すると、出力回路１２０に画像信号ＳＯの出力を停止させて出力端子をハイイ
ンピーダンスにするとともに、一定時間アクティブ（ハイレベル）となるチップイネーブ
ル信号ＥＮ＿Ｏ（図５のチップイネーブル信号ＥＮ２〜ＥＮｍ＋１のいずれか）を生成し
、出力端子ＯＰ２を介して次段の画像読取チップ４１５に出力する。

図７は、画素部１１０（ｉ番目の画素部１１０）の構成を示す図である。図１１に示さ
れるように、画素部１１０は、４個の受光素子ＰＤ１，ＰＤ２，ＰＤ３，ＰＤ４を備えて
いる。すなわち、画素部１１０は、４画素を含んでいる。

受光素子ＰＤ１，ＰＤ２，ＰＤ３，ＰＤ４は、光（本実施形態では、被読取媒体に形成
されている画像からの光）を受けて電気信号に変換（光電変換）する。本実施形態では、
受光素子ＰＤ１，ＰＤ２，ＰＤ３，ＰＤ４は、フォトダイオードで構成されており、アノ
ードは接地されている。受光素子ＰＤ１のカソードはＮＭＯＳトランジスターＭ１１のソ
ースと接続され、受光素子ＰＤ２のカソードはＮＭＯＳトランジスターＭ１２のソースと
接続され、受光素子ＰＤ３のカソードはＮＭＯＳトランジスターＭ１３のソースと接続さ
れ、受光素子ＰＤ４のカソードはＮＭＯＳトランジスターＭ１４のソースと接続されてい
る。

ＮＭＯＳトランジスターＭ１１のドレインはＮＭＯＳトランジスターＭ２１のソースと
接続され、ＮＭＯＳトランジスターＭ１２のドレインはＮＭＯＳトランジスターＭ２２の
ソースと接続され、ＮＭＯＳトランジスターＭ１３のドレインはＮＭＯＳトランジスター
Ｍ２３のソースと接続され、ＮＭＯＳトランジスターＭ１４のドレインはＮＭＯＳトラン
ジスターＭ２４のソースと接続されている。４つのＮＭＯＳトランジスターＭ１１，Ｍ１
２，Ｍ１３，Ｍ１４の各ゲートには、第１転送制御信号Ｔｘ１が供給される。

４つのＮＭＯＳトランジスターＭ２１，Ｍ２２，Ｍ２３，Ｍ２４の各ドレインは、ＮＭ
ＯＳトランジスターＭ３のソース、ＮＭＯＳトランジスターＭ４のゲート及び容量Ｃ０の
一端と共通に接続されている。容量Ｃ０の他端は接地されている。ＮＭＯＳトランジスタ
ーＭ２１のゲートには信号Ｔｘ２ａが供給され、ＮＭＯＳトランジスターＭ２２のゲート
には信号Ｔｘ２ｂが供給され、ＮＭＯＳトランジスターＭ２３のゲートには信号Ｔｘ２ｃ
が供給され、ＮＭＯＳトランジスターＭ２４のゲートには信号Ｔｘ２ｄが供給される。

ＮＭＯＳトランジスターＭ３のドレインには電源電圧が供給され、ＮＭＯＳトランジス
ターＭ３のゲートにはリセット信号ＲＳＴが供給される。

ＮＭＯＳトランジスターＭ４のドレインには電源電圧が供給され、ＮＭＯＳトランジス
ターＭ４のソースは、ＮＭＯＳトランジスターＭ５のドレインと接続されている。

ＮＭＯＳトランジスターＭ５のソースは、出力信号線３０１又は出力信号線３０２に接
続され、ＮＭＯＳトランジスターＭ５のゲートには、フリップフロップ（Ｆ／Ｆ）の出力
信号（画素選択信号ＳＥＬｉ）が供給される。

フリップフロップ（Ｆ／Ｆ）は、画素選択信号ＳＥＬｉ−１と駆動信号Ｄｒｖ１又は駆
動信号Ｄｒｖ２とが入力され、入力された駆動信号Ｄｒｖ１又は駆動信号Ｄｒｖ２の立ち
上がりエッジで画素選択信号ＳＥＬｉ−１を取り込んで遅延させた画素選択信号ＳＥＬｉ
を出力する。なお、画素選択信号ＳＥＬｉは、不図示の遅延回路を介してフリップフロッ
プ（Ｆ／Ｆ）の非同期リセット信号となる。そのため、画素選択信号ＳＥＬｉは、アクテ
ィブ（ハイレベル）になった後、所望の時間が経過後に非アクティブ（ローレベル）に戻
る。

このように構成されたｉ番目の画素部１１０は、以下のように動作する。まず、露光時
間Δｔにおいて、第１転送制御信号Ｔｘ１、第２転送制御信号Ｔｘ２（ＴＸ２ａ，ＴＸ２
ｂ，ＴＸ２ｃ，ＴＸ２ｄ）、画素選択信号ＳＥＬｉ−１、駆動信号Ｄｒｖ１，Ｄｒｖ２は
すべて非アクティブ（ローレベル）であり、受光素子ＰＤ１，ＰＤ２，ＰＤ３，ＰＤ４は
、受けた光に応じた電荷（負の電荷）を蓄積する。

次に、第１転送制御信号Ｔｘ１のみがアクティブ（ハイレベル）となり、４つのＮＭＯ
ＳトランジスターＭ１１，Ｍ１２，Ｍ１３，Ｍ１４がすべてオンする。これにより、受光
素子ＰＤ１に蓄積された電荷（負の電荷）は、ＮＭＯＳトランジスターＭ１１のドレイン
とＮＭＯＳトランジスターＭ２１のソースとの接続ノードに形成された中間蓄積容量Ｃ１
（不図示）に転送されて蓄積される。受光素子ＰＤ２に蓄積された電荷（負の電荷）は、
ＮＭＯＳトランジスターＭ１２のドレインとＮＭＯＳトランジスターＭ２２のソースとの
接続ノードに形成された中間蓄積容量Ｃ２（不図示）に転送されて蓄積される。受光素子
ＰＤ３に蓄積された電荷（負の電荷）は、ＮＭＯＳトランジスターＭ１３のドレインとＮ
ＭＯＳトランジスターＭ２３のソースとの接続ノードに形成された中間蓄積容量Ｃ３（不
図示）に転送されて蓄積される。受光素子ＰＤ４に蓄積された電荷（負の電荷）は、ＮＭ
ＯＳトランジスターＭ１４のドレインとＮＭＯＳトランジスターＭ２４のソースとの接続
ノードに形成された中間蓄積容量Ｃ４（不図示）に転送されて蓄積される。

次に、第１転送制御信号Ｔｘ１が非アクティブ（ローレベル）になり、画素部１１０に
供給される駆動信号Ｄｒｖ１又は駆動信号Ｄｒｖ２は、クロック信号ＣＬＫの所定周期毎
に、アクティブ（ハイレベル）と非アクティブ（ローレベル）を繰り返す。具体的には、
解像度が１２００ｄｐｉに設定されているときは、駆動信号Ｄｒｖ１又は駆動信号Ｄｒｖ
２は、クロック信号ＣＬＫの４周期の間はアクティブ（ハイレベル）となり、次のクロッ
ク信号ＣＬＫの４周期の間は非アクティブ（ローレベル）となり、これを繰り返す。また
、解像度が６００ｄｐｉに設定されているときは、駆動信号Ｄｒｖ１又は駆動信号Ｄｒｖ
２は、クロック信号ＣＬＫの２周期の間はアクティブ（ハイレベル）となり、次のクロッ
ク信号ＣＬＫの２周期の間は非アクティブ（ローレベル）となり、これを繰り返す。また
、解像度が３００ｄｐｉに設定されているときは、駆動信号Ｄｒｖ１又は駆動信号Ｄｒｖ
２は、クロック信号ＣＬＫの１周期の間はアクティブ（ハイレベル）となり、次のクロッ
ク信号ＣＬＫの１周期の間は非アクティブ（ローレベル）となり、これを繰り返す。

また、クロック信号ＣＬＫの１周期毎に、リセット信号ＲＳＴが一定時間アクティブ（
ハイレベル）になる。これにより、ＮＭＯＳトランジスターＭ３がオンして容量Ｃ０が初
期化され、容量Ｃ０には一定量の電荷（正の電荷）が蓄積される。また、クロック信号Ｃ
ＬＫの１周期毎に、リセット信号ＲＳＴが非アクティブ（ローレベル）に戻った後、第２
転送制御信号Ｔｘ２を構成する４つの信号Ｔｘ２ａ，Ｔｘ２ｂ，Ｔｘ２ｃ，Ｔｘ２ｄの少
なくとも１つが一定時間アクティブ（ハイレベル）となる。

具体的には、解像度が１２００ｄｐｉに設定されているときは、まず、クロック信号Ｃ
ＬＫの１周期において、信号Ｔｘ２ａのみが一定時間アクティブ（ハイレベル）となる。
次に、クロック信号ＣＬＫの１周期において、信号Ｔｘ２ｂのみが一定時間アクティブ（
ハイレベル）となる。次に、クロック信号ＣＬＫの１周期において、信号Ｔｘ２ｃのみが
一定時間アクティブ（ハイレベル）となる。次に、クロック信号ＣＬＫの１周期において
、信号Ｔｘ２ｄのみが一定時間アクティブ（ハイレベル）となる。４つの信号Ｔｘ２ａ，
Ｔｘ２ｂ，Ｔｘ２ｃ，Ｔｘ２ｄはこれを繰り返す。

また、解像度が６００ｄｐｉに設定されているときは、まず、クロック信号ＣＬＫの１
周期において、２つの信号Ｔｘ２ａ，Ｔｘ２ｂのみが同時に一定時間アクティブ（ハイレ
ベル）となる。次に、クロック信号ＣＬＫの１周期において、２つの信号Ｔｘ２ｃ，Ｔｘ
２ｄのみが同時に一定時間アクティブ（ハイレベル）となり、これを繰り返す。

また、解像度が３００ｄｐｉに設定されているときは、クロック信号ＣＬＫの１周期に
おいて、４つの信号Ｔｘ２ａ，Ｔｘ２ｂ，Ｔｘ２ｃ，Ｔｘ２ｄは同時に一定時間アクティ
ブ（ハイレベル）となり、これを繰り返す。

そして、４つの信号Ｔｘ２ａ，Ｔｘ２ｂ，Ｔｘ２ｃ，Ｔｘ２ｄの少なくとも１つが一定
時間アクティブ（ハイレベル）となると、４つのＮＭＯＳトランジスターＭ２１，Ｍ２２
，Ｍ２３，Ｍ２４の少なくとも１つがオンし、容量Ｃ０に蓄積された一定量の電荷（正の
電荷）が、中間蓄積容量Ｃ１，Ｃ２，Ｃ３，Ｃ４の少なくとも１つに蓄積された電荷（負
の電荷）の分だけ減少する。

また、画素信号の読み出し対象の画素部１１０では、供給される駆動信号Ｄｒｖ１又は
駆動信号Ｄｒｖ２がアクティブ（ハイレベル）の期間に、画素選択信号ＳＥＬｉ−１が一
定時間アクティブ（ハイレベル）となり、リセット信号ＲＳＴが非アクティブ（ローレベ
ル）に戻った後、画素選択信号ＳＥＬｉが一定時間アクティブ（ハイレベル）となる。

これにより、ＮＭＯＳトランジスターＭ５がＯＮし、容量Ｃ０に蓄積された電荷に応じ
て、ＮＭＯＳトランジスターＭ４を流れる電流が変化する。これにより、ＮＭＯＳトラン
ジスターＭ４のソース電位が変化し、画素部１１０から、ＮＭＯＳトランジスターＭ４の
ソース電位に応じた電圧の画素信号が出力信号線３０１又は出力信号線３０２に出力され
る。

一方、画素信号の読み出し対象でない画素部１１０では、画素選択信号ＳＥＬｉ−１は
非アクティブ（ローレベル）を維持するため、画素選択信号ＳＥＬｉもローレベルである
。従って、ＮＭＯＳトランジスターＭ５はオフしており、画素部１１０から画素信号は出
力されない。

なお、４つのＮＭＯＳトランジスターＭ１１，Ｍ１２，Ｍ１３，Ｍ１４のゲート信号に
は、電荷転送を短時間で効率よく行うため、昇圧回路１００の出力が用いられているが、
転送効率、精度に問題が無い場合は、電源電圧での駆動でもよい。この場合、昇圧回路１
００は不要である。

図８は、画像読取チップ４１５の各信号のタイミングチャート図である。なお、図８は
、スキャナーユニット（画像読取装置）３による画像の読み取りの解像度が３００ｄｐｉ
に設定された場合のタイミングチャート図である。

図８に示されるように、まず、クロック信号ＣＬＫの２周期の間、解像度設定信号ＲＥ
Ｓがハイレベルとなる。そして、露光時間Δｔが経過すると、チップイネーブル信号ＥＮ
＿Ｉが一定時間アクティブ（ハイレベル）となり、以降、各画素部１１０には３００ｄｐ
ｉでの各種の信号が供給される。

チップイネーブル信号ＥＮ＿Ｉがアクティブ（ハイレベル）になった後、まず、クロッ
ク信号ＣＬＫの１周期の間、第１転送制御信号Ｔｘ１がアクティブ（ハイレベル）になる
。

次に、クロック信号ＣＬＫの１周期の間、画素選択信号ＳＥＬ０がアクティブ（ハイレ
ベル）になる。

次に、クロック信号ＣＬＫの１周期の間、駆動信号Ｄｒｖ１がアクティブ（ハイレベル
）となり、第１転送制御信号Ｔｘ１及び画素選択信号ＳＥＬ０がともに非アクティブ（ロ
ーレベル）になる。また、少し遅れてリセット信号ＲＳＴが短い時間アクティブ（ハイレ
ベル）となる。

次に、リセット信号ＲＳＴが非アクティブ（ローレベル）に戻った後、第２転送制御信
号Ｔｘ２を構成する４つの信号Ｔｘ２ａ，Ｔｘ２ｂ，Ｔｘ２ｃ，Ｔｘ２ｄのすべてが、ク
ロック信号ＣＬＫが次に立ち下がるまでアクティブ（ハイレベル）となる。また、画素選
択信号ＳＥＬ１がアクティブ（ハイレベル）となり、これにより、１番目の画素部１１０
からの画素信号が出力信号線３０１に出力され、画像信号Ｖｏ１がこの画素信号に応じた
電圧になる。この画像信号Ｖｏ１は、出力回路１２０で信号処理され、サンプリング信号
ＳＭＰの立ち下がりに同期して画像信号ＳＯが１番目の画素信号に対応する電圧となる。

次に、クロック信号ＣＬＫの１周期の間、駆動信号Ｄｒｖ２がアクティブ（ハイレベル
）となり、画素選択信号ＳＥＬ１及び駆動信号Ｄｒｖ１がともに非アクティブ（ローレベ
ル）になる。また、少し遅れてリセット信号ＲＳＴが短い時間アクティブ（ハイレベル）
となる。

次に、リセット信号ＲＳＴが非アクティブ（ローレベル）に戻った後、４つの信号Ｔｘ
２ａ，Ｔｘ２ｂ，Ｔｘ２ｃ，Ｔｘ２ｄのすべてが、クロック信号ＣＬＫが次に立ち下がる
までアクティブ（ハイレベル）となる。また、画素選択信号ＳＥＬ２がアクティブ（ハイ
レベル）となり、これにより、２番目の画素部１１０からの画素信号が出力信号線３０２
に出力され、画像信号Ｖｏ２がこの画素信号に応じた電圧になる。この画像信号Ｖｏ２は
、出力回路１２０で信号処理され、サンプリング信号ＳＭＰの立ち下がりに同期して画像
信号ＳＯが２番目の画素信号に対応する電圧となる。

次に、クロック信号ＣＬＫの１周期の間、駆動信号Ｄｒｖ１がアクティブ（ハイレベル
）となり、画素選択信号ＳＥＬ２及び駆動信号Ｄｒｖ２がともに非アクティブ（ローレベ
ル）になる。

以降は、同様に、画像信号ＳＯは、サンプリング信号ＳＭＰの立ち下がりに同期して、
３番目〜ｎ番目までの画素信号に応じた電圧となる。

その後、チップイネーブル信号ＥＮ＿Ｉがアクティブ（ハイレベル）から非アクティブ
（ローレベル）に変化し、画像信号ＳＯの出力端子がハイインピーダンスになる。また、
チップイネーブル信号ＥＮ＿Ｏが一定時間アクティブ（ハイレベル）となる。

４．画像読取チップのレイアウト構成
図９は、画像読取チップ４１５のレイアウト構成を示す図である。図９は、画像読取チ
ップ４１５の半導体基板４００を平面視したときのレイアウト構成を示しており、図９で
は、画像読取チップ４１５を構成する回路ブロックや信号線の一部のみが示されている。
また、図１０は、画像読取チップ４１５を図９のＡ−Ａ’線で切断した断面図である。ま
た、図１１は、図９に破線で示した領域Ｂの拡大図である。

図９に示されるように、画像読取チップ４１５は、第１辺Ｘ１と第１辺Ｘ１よりも長い
第２辺Ｙ１と、を含む形状である。例えば、画像読取チップ４１５は、第１辺Ｘ１と対向
する辺Ｘ２とが同じ長さであり、第２辺Ｙ１と対向する辺Ｙ２とが同じ長さであり、第１
辺Ｘ１と第２辺Ｙ１とが直交する形状、すなわち、長方形であってもよい。

また、本実施形態では、イメージセンサーモジュール４１はラインセンサーであるため
、図９に示されるように、画像読取チップ４１５において、複数（ｍ個）の画素部１１０
は、第２辺Ｙ１に沿う１次元方向に並んで設けられている。そして、ｍ個の画素部１１０
が１次元方向に並んで配置されるため、図９に示されるように、各画素部１１０からの出
力信号（画素信号）を順次転送する出力信号線３０１，３０２と各画素部１１０を駆動す
る駆動信号Ｄｒｖ１，Ｄｒｖ２を転送する駆動信号線３１１，３１２は、共に長くなり、
かつ、並走する。図９では、ｍ個の画素部１１０に近い方から順に、出力信号線３０１、
出力信号線３０２、駆動信号線３１１、駆動信号線３１２が並走するように配置されてい
る。

一方で、画素部１１０からの出力信号（画素信号）は微弱なアナログ信号であるのに対
して、駆動信号Ｄｒｖ１，Ｄｒｖ２は複数の画素部１１０を駆動する必要があるため、画
素部１１０からの出力電圧よりも高いデジタル信号である。従って、出力信号線３０１，
３０２と駆動信号線３１１，３１２の間のクロストークにより微弱な出力信号（画素信号
）のＳ／Ｎが劣化し、画像読取チップ４１５によるセンシング（画像読み取り）の精度が
劣化しやすい状況にある。これに対して、出力信号線３０１，３０２と駆動信号線３１１
，３１２との間のクロストークを低減させるために、出力信号線３０２と駆動信号線３１
１との間に専用のシールド線を設けることも考えられるが、これでは、画像読取チップ４
１５のサイズの増大や限られたチップサイズでのレイアウトの制約といった問題が生じる
可能性がある。

そこで、本実施形態では、専用のシールド線を設ける代わりに、図９に示されるように
、出力信号線３０２と駆動信号線３１１との間、すなわち、駆動信号線３１１，３１２か
らなる駆動信号線群と出力信号線３０１，３０２からなる出力信号線群との間に、リセッ
ト信号ＲＳＴを転送する制御信号線３００が設けられている。図８に示されるように、リ
セット信号ＲＳＴは、画素部１１０からの出力信号（画素信号）の値（電圧）が変化する
期間と異なる期間で値（電圧）が変化する。換言すれば、リセット信号ＲＳＴは、画素部
１１０からの出力信号（画素信号）の値（電圧）が変化する期間と異なる期間において、
ローレベルからハイレベルに変化し、その後、ハイレベルからローレベルに変化するが、
画素部１１０からの出力信号（画素信号）の値（電圧）が変化する期間では、ローレベル
のまま変化しない。このように、リセット信号ＲＳＴを転送する制御信号線３００は、画
素部１１０からの出力信号（画素信号）の値（電圧）が変化する期間ではグランド線と同
様に機能するため、シールド線として兼用可能である。

また、図１０に示されるように、本実施形態では、第２辺Ｙ１に沿う方向に並走する出
力信号線３０１，３０２及び駆動信号線３１１，３１２は、すべて同一の配線層に設けら
れており、これらの信号線と並走する制御信号線３００も同一の配線層に設けられている
。これにより、制御信号線３００によるシールド効果を高めている。

一般に、複数の配線層（例えば、第１〜第５配線層）のうち、最下位の配線層（半導体
基板に最も近い配線層）やこれに近い配線層（例えば、第１〜第３配線層）は、各回路ブ
ロックの内部配線や近接する回路ブロック間を接続する配線を形成するために使用され、
最上位の配線層やこれに近い配線層（例えば、第４，第５配線層）は、複数の回路ブロッ
ク間を接続するための配線を形成するために使用されることが想定されている。そのため
、最上位あるいは最上位に近い配線層に設けられる配線は、抵抗値を下げてより多くの電
流を流すことができるように相対的に厚みが大きいのに対して、最下位あるいは最下位に
近い配線層に設けられる配線は、抵抗値が上がっても問題ないため相対的に厚みが小さい
。また、複数の配線層のうち、一般に最下位あるいはこれに近い配線層に対してデザイン
ルールで規定される配線の最小幅や配線間の最小間隔は最も小さい。

そこで、図１０に示されるように、第２辺Ｙ１に沿う方向に並走する出力信号線３０１
，３０２、駆動信号線３１１，３１２及び制御信号線３００は、複数の配線層のうち、最
下位の配線層（半導体基板４００に最も近い配線層）あるいはこれに近い配線層に設けら
れていてもよい。このように、複数の配線層のうち、最も厚みが小さい最下位の配線層等
において、駆動信号線３１１，３１２と出力信号線３０１，３０２との間に制御信号線３
００が設けられていることにより、隣接する信号線間に寄生する容量を小さくすることが
できるので、各信号線の負荷が減少し、伝搬する信号の遅延時間を短くすることが可能と
なる。そのため、画像読取チップ４１５による読み取り速度を向上させることも可能であ
る。さらに、第２辺Ｙ１の長さは画素部１１０の数で決まってしまうが、デザインルール
で規定される最小の配線幅あるいは最小の配線間隔が最も小さい配線層に、第２辺Ｙ１に
沿う方向に並走する出力信号線３０１，３０２、駆動信号線３１１，３１２及び制御信号
線３００を設けることにより、第１辺Ｘ１を短くすることができるので、レイアウト面積
の縮小効果が得られる。そのため、画像読取チップ４１５の小型化や低コスト化が可能と
なる。

図９及び図１１に示されるように、本実施形態では、駆動信号線３１１は、画素部１１
０に電気的に接続し、第１辺Ｘ１に沿う方向に設けられている信号線３１１ａ（第１の信
号線の一例）と、信号線３１１ａに電気的に接続し、第２辺Ｙ１に沿う方向に設けられて
いる信号線３１１ｂ（第２の信号線の一例）と、を含む。同様に、駆動信号線３１２は、
画素部１１０に電気的に接続し、第１辺Ｘ１に沿う方向に設けられている信号線３１２ａ
（第１の信号線の一例）と、信号線３１２ａに電気的に接続し、第２辺Ｙ１に沿う方向に
設けられている信号線３１２ｂ（第２の信号線の一例）と、を含む。

また、出力信号線３０１は、画素部１１０に電気的に接続し、第１辺Ｘ１に沿う方向に
設けられている信号線３０１ａ（第３の信号線の一例）と、信号線３０１ａに電気的に接
続し、第２辺Ｙ１に沿う方向に設けられている信号線３０１ｂ（第４の信号線の一例）と
、を含む。同様に、出力信号線３０２は、画素部１１０に電気的に接続し、第１辺Ｘ１に
沿う方向に設けられている信号線３０２ａ（第３の信号線の一例）と、信号線３０２ａに
電気的に接続し、第２辺Ｙ１に沿う方向に設けられている信号線３０２ｂ（第４の信号線
の一例）と、を含む。

さらに、制御信号線３００は、画素部１１０に電気的に接続し、第１辺Ｘ１に沿う方向
に設けられている信号線３００ａ（第５の信号線の一例）と、信号線３００ａに電気的に
接続し第２辺Ｙ１に沿う方向に設けられている信号線３００ｂ（第６の信号線の一例）と
、を含む。

そして、信号線３１１ａと信号線３０１ａとの間には信号線３００ａが設けられ、信号
線３１２ａと信号線３０２ａとの間にも信号線３００ａが設けられている。また、信号線
３１１ｂ，３１２ｂと信号線３０１ｂ，３０２ｂとの間には、信号線３００ｂが設けられ
ている。すなわち、本実施形態では、第２辺Ｙ１に沿う方向に並走する信号線３１１ｂ，
３１２ｂと信号線３０１ｂ，３０２ｂとの間にシールド線として兼用される信号線３００
ｂが設けられているだけでなく、第１辺Ｘ１に沿う方向に並走する信号線３１１ａと信号
線３０１ａとの間や信号線３１２ａと信号線３０２ａとの間にもシールド線として兼用さ
れる信号線３００ａが設けられている。これにより、制御信号線３００によるシールド効
果を高めることが可能となる。

第１辺Ｘ１方向に沿う信号線３０１ａ，３０２ａ，３００ａ，３１１ａ，３１２ａと第
２辺Ｙ１方向に沿う信号線３０１ｂ，３０２ｂ，３００ｂ，３１１ｂ，３１２ｂとは、互
いに交差するため、異なる配線層に設けられている。そして、信号線３０１ａと信号線３
０１ｂ、信号線３０２ａと信号線３０２ｂ、信号線３００ａと信号線３００ｂ、信号線３
１１ａと信号線３１１ｂ、信号線３１２ａと信号線３１２ｂは、それぞれ、ビアを介して
接続されている。例えば、信号線３０１ｂ，３０２ｂ，３００ｂ，３１１ｂ，３１２ｂは
、第１配線層（半導体基板４００に最も近い配線層）に設けられ、信号線３０１ａ，３０
２ａ，３００ａ，３１１ａ，３１２ａは、第２配線層（第１配線層の次に半導体基板４０
０に近い配線層）に設けられていてもよい。このようにすれば、前述の通り、隣接する信
号線間に寄生する容量を小さくすることができるので、各信号線の負荷が減少し、伝搬す
る信号の遅延時間を短くすることが可能となる。そのため、画像読取チップ４１５による
読み取り速度を向上させることも可能である。さらに、前述の通り、各信号線の幅や信号
線の間隔を小さくすることができるので、レイアウト面積の縮小効果が得られる。そのた
め、画像読取チップ４１５の小型化や低コスト化が可能となる。

また、図１１に示されるように、本実施形態では、画素部１１０を接地するためのグラ
ンド線３２０が、第２辺Ｙ１に沿う方向に、各画素部１１０の第２辺Ｙ１から遠い領域と
重なるように設けられており、出力信号線３０１，３０２からなる出力信号線群はその両
側がグランド線３２０と制御信号線３００とによってシールドされている。すなわち、本
実施形態では、画素部１１０を接地するためのグランド線３２０もシールド線として兼用
しており、レイアウト面積を増加させずに、微弱な画像信号へのノイズの影響をより低減
させることが可能である。

なお、図９、図１０及び図１１に示されるように、本実施形態では、出力信号線３０１
と出力信号線３０２との間にはシールド線として機能する信号線が設けられていないが、
出力信号線３０１，３０２によって転送される画素信号は微弱な信号であるため、クロス
トークの影響は小さい。加えて、図８に示されるように、本実施形態では、奇数番目の画
素部１１０から出力された画素信号が出力信号線３０１によって転送される間は出力信号
線３０２の値（電圧）が変化せず（ハイレベルを維持し）、偶数番目の画素部１１０から
出力された画素信号が出力信号線３０２によって転送される間は出力信号線３０１の値（
電圧）が変化しない（ハイレベルを維持する）ため、クロストークの影響はほとんどない
。

５．作用効果
以上に説明したように、本実施形態のスキャナーユニット（画像読取装置）３では、画
像読取チップ４１５において、ｍ個の画素部１１０にリセット信号ＲＳＴを転送するため
の制御信号線３００が、駆動信号線３１１，３１２からなる駆動信号線群と出力信号線３
０１，３０２からなる出力信号線群との間に設けられている。このリセット信号ＲＳＴは
、ｍ個の画素部１１０のそれぞれから信号が出力される前に値（電圧）が変化し、ｍ個の
画素部１１０のそれぞれからの出力信号の値（電圧）が変化する期間では値（電圧）が変
化しないので、シールド線としても兼用可能である。従って、本実施形態のスキャナーユ
ニット（画像読取装置）３によれば、専用のシールド線を設ける必要が無いので、画像読
取チップ４１５のサイズの増大や限られたチップサイズでのレイアウトの制約が少なく、
出力信号線３０１，３０２と駆動信号線３１１，３１２との間のクロストークを低減させ
ることが可能である。

また、本実施形態のスキャナーユニット（画像読取装置）３では、画像読取チップ４１
５において、シールド線として兼用される制御信号線３００が、画像読取チップ４１５の
第１辺Ｘ１に沿う方向と第２辺Ｙ１に沿う方向の両方において、駆動信号線３１１，３１
２と出力信号線３０１，３０２との間に設けられている。従って、本実施形態のスキャナ
ーユニット（画像読取装置）３によれば、画像読取チップ４１５において、ｍ個の画素部
１１０のそれぞれの出力端からシールドすることができるので、出力信号線３０１，３０
２と駆動信号線３１１，３１２との間のクロストークをより低減させることが可能である
。

また、本実施形態のスキャナーユニット（画像読取装置）３によれば、画像読取チップ
４１５において、第２辺Ｙ１に沿う方向に並走する信号線３０１ｂ，３０２ｂ，３００ｂ
，３１１ｂ，３１２ｂが最も厚みの小さい最下位の配線層に設けられることにより、隣接
する配線間の寄生容量を小さくすることができる。従って、出力信号線３０１，３０２や
駆動信号線３１１，３１２の負荷が減少し、伝搬する出力信号（画素信号）や駆動信号の
遅延時間を短くすることが可能となり、画像読取チップ４１５による読み取り速度を向上
させることも可能である。

また、本実施形態のスキャナーユニット（画像読取装置）３によれば、画像読取チップ
４１５において、第２辺Ｙ１に沿う方向に並走する信号線３０１ｂ，３０２ｂ，３００ｂ
，３１１ｂ，３１２ｂが、デザインルールで規定される配線の最小幅や配線間の最小間隔
が最も小さい最下位の配線層に設けられることにより、出力信号線３０１，３０２、駆動
信号線３１１，３１２及び制御信号線３００の配置領域を小さくすることができる。従っ
て、画像読取チップ４１５のレイアウト面積の縮小効果が得られ、画像読取チップ４１５
の小型化や低コスト化が可能となる。

また、本実施形態のスキャナーユニット（画像読取装置）３によれば、画像読取チップ
４１５において、ｍ個の画素部１１０に転送する駆動信号を２つの駆動信号線３１１，３
１２に分配して転送することで、駆動信号線３１１，３１２の各々の負荷を低減すること
ができるので、ｍ個の画素部１１０のそれぞれからの画素信号の出力に要する時間を短縮
することができる。

また、本実施形態のスキャナーユニット（画像読取装置）３によれば、画像読取チップ
４１５において、ｍ個の画素部から出力される出力信号を２つの出力信号線３０１，３０
２に分配して順次転送することで、出力信号線３０１，３０２各々の負荷を低減すること
ができるので、転送速度を高めることができる。

６．変形例
［変形例１］
上記実施形態では、画像読取チップ４１５は、２つの出力信号線３０１，３０２及び２
つの駆動信号線を有するが、出力信号線や駆動信号線の数は任意に変更可能である。以下
では、変形例１として、４つの出力信号線と４つの駆動信号線を有する画像読取チップ４
１５について説明する。

図１２は、変形例１の画像読取チップ４１５の機能ブロック図である。図１２において
、図６と同様の構成には同じ符号を付しており、その説明を省略又は簡略し、上記実施形
態との相違点を中心に説明する。

図１２に示される変形例１の画像読取チップ４１５では、駆動信号生成回路１０３は、
画素選択信号生成部１０１からの制御信号に基づいて、ｎ個の画素部１１０を駆動する駆
動信号Ｄｒｖ１，Ｄｒｖ２，Ｄｒｖ３，Ｄｒｖ４を生成する。４つの駆動信号Ｄｒｖ１，
Ｄｒｖ２，Ｄｒｖ３，Ｄｒｖ４は排他的にアクティブ（本実施形態ではハイレベル）とな
り、ｎ個の画素部１１０のそれぞれは、４つの駆動信号Ｄｒｖ１，Ｄｒｖ２，Ｄｒｖ３，
Ｄｒｖ４いずれか１つが供給される。そして、ｉ番目（ｉは１〜ｎのいずれか）の画素部
１１０は、供給される駆動信号Ｄｒｖ１、駆動信号Ｄｒｖ２、駆動信号Ｄｒｖ３又は駆動
信号Ｄｒｖ４がアクティブ（ハイレベル）、かつ、画素選択信号ＳＥＬｉ−１がアクティ
ブ（ハイレベル）のときに、画素選択信号ＳＥＬｉをアクティブ（ハイレベル）にして出
力信号（画素信号）を出力する。画素選択信号ＳＥＬｉはｉ＋１番目の画素部１１０に出
力される。

変形例１でも、上記実施形態と同様、ｎ個の画素部１１０は１次元方向に並んで設けら
れている。ただし、変形例１では、端から数えて４ｍ＋１（ｍは０以上の整数）番目の画
素部１１０には駆動信号Ｄｒｖ１が供給され、４ｍ＋２番目の画素部１１０には駆動信号
Ｄｒｖ２が供給され、４ｍ＋３番目の画素部１１０には駆動信号Ｄｒｖ３が供給され、４
ｍ＋４番目の画素部１１０には駆動信号Ｄｒｖ４が供給される。そのため、画像読取チッ
プ４１５は、複数の駆動信号線３１１，３１２，３１３，３１４からなる駆動信号線群を
有しており、駆動信号線３１１は４ｍ＋１番目の画素部１１０に駆動信号Ｄｒｖ１を転送
し、駆動信号線３１２は４ｍ＋２番目の画素部１１０に駆動信号Ｄｒｖ２を転送し、駆動
信号線３１３は４ｍ＋３番目の画素部１１０に駆動信号Ｄｒｖ３を転送し、駆動信号線３
１４は４ｍ＋４番目の画素部１１０に駆動信号Ｄｒｖ４を転送する。このように、ｎ個の
画素部１１０に供給される駆動信号を駆動信号線３１１，３１２，３１３，３１４に分配
して転送することで、駆動信号線３１１，３１２，３１３，３１４のそれぞれの負荷を低
減することができるので、画素部１１０からの画素信号の出力に要する時間を短縮するこ
とができる。

ｎ個の画素部１１０から出力される出力信号（画素信号）は、順番に出力回路１２０に
転送される。変形例１の画像読取チップ４１５は、ｎ個の画素部１１０から出力される出
力信号（画素信号）を出力回路１２０に転送するための複数の出力信号線３０１，３０２
，３０３，３０４からなる出力信号線群を有している。出力信号線３０１は４ｍ＋１番目
の画素部１１０からの出力信号（画素信号）を順番に出力回路１２０に転送し、出力信号
線３０２は４ｍ＋２番目の画素部１１０からの出力信号（画素信号）を順番に出力回路１
２０に転送し、出力信号線３０３は４ｍ＋３番目の画素部１１０からの出力信号（画素信
号）を順番に出力回路１２０に転送し、出力信号線３０４は４ｍ＋４目の画素部１１０か
らの出力信号（画素信号）を順番に出力回路１２０に転送する。このように、ｎ個の画素
部１１０から出力される出力信号（画素信号）を出力信号線３０１，３０２，３０３，３
０４に分配して順番に転送することで、出力信号線３０１，３０２，３０３，３０４のそ
れぞれの負荷を低減することができるので、転送速度を高めることができる。

変形例１では、出力回路１２０は、４ｔｏ１セレクター１２４、ＣＤＳ回路１２２及び
増幅回路１２３を備えている。

４ｔｏ１セレクター１２４には、出力信号線３０１を介して、４ｍ＋１番目の画素部１
１０からそれぞれ出力される画素信号を順番に含む画像信号Ｖｏ１が供給される。また、
４ｔｏ１セレクター１２４には、出力信号線３０２を介して、４ｍ＋２番目の画素部１１
０からそれぞれ出力される画素信号を順番に含む画像信号Ｖｏ２が供給される。また、４
ｔｏ１セレクター１２４には、出力信号線３０３を介して、４ｍ＋３番目の画素部１１０
からそれぞれ出力される画素信号を順番に含む画像信号Ｖｏ３が供給される。また、４ｔ
ｏ１セレクター１２４には、出力信号線３０４を介して、４ｍ＋４番目の画素部１１０か
らそれぞれ出力される画素信号を順番に含む画像信号Ｖｏ４が供給される。また、４ｔｏ
１セレクター１２４には、駆動信号Ｄｒｖ１，Ｄｒｖ２，Ｄｒｖ３，Ｄｒｖ４も供給され
る。そして、４ｔｏ１セレクター１２４は、駆動信号Ｄｒｖ１がアクティブ（ハイレベル
）のときは画像信号Ｖｏ１を選択して出力し、駆動信号Ｄｒｖ２がアクティブ（ハイレベ
ル）のときは画像信号Ｖｏ２を選択して出力し、駆動信号Ｄｒｖ３がアクティブ（ハイレ
ベル）のときは画像信号Ｖｏ３を選択して出力し、駆動信号Ｄｒｖ４がアクティブ（ハイ
レベル）のときは画像信号Ｖｏ４を選択して出力する。

ＣＤＳ回路１２２は、４ｔｏ１セレクター１２４の出力信号（画像信号Ｖｏ１、画像信
号Ｖｏ２、画像信号Ｖｏ３又は画像信号Ｖｏ４）が入力され、ｎ個の画素部１１０が有す
る増幅トランジスターの特性ばらつきにより発生し、画像信号Ｖｏ１，Ｖｏ２，Ｖｏ３，
Ｖｏ４に重畳されている雑音を、相関二重サンプリングによって除去する。

増幅回路１２３は、ＣＤＳ回路１２２によって雑音が除去された信号をサンプリング信
号ＳＭＰに基づいてサンプリングし、サンプリングした信号を増幅して画像信号ＳＯを生
成する。前述の通り、この画像信号ＳＯは画像読取チップ４１５から出力され、アナログ
フロンエンド（ＡＦＥ）２０２に供給される（図５参照）。

なお、画素部１１０の構成は図７と同様であるため、その図示及び説明を省略する。

図１３は、変形例１の画像読取チップ４１５の各信号のタイミングチャート図である。
なお、図１３は、スキャナーユニット（画像読取装置）３による画像の読み取りの解像度
が３００ｄｐｉに設定された場合のタイミングチャート図である。

図１３に示されるように、まず、クロック信号ＣＬＫの２周期の間、解像度設定信号Ｒ
ＥＳがハイレベルとなる。そして、露光時間Δｔが経過すると、チップイネーブル信号Ｅ
Ｎ＿Ｉが一定時間アクティブ（ハイレベル）となり、以降、各画素部１１０には３００ｄ
ｐｉでの各種の信号が供給される。

チップイネーブル信号ＥＮ＿Ｉがアクティブ（ハイレベル）になった後、まず、クロッ
ク信号ＣＬＫの１周期の間、第１転送制御信号Ｔｘ１がアクティブ（ハイレベル）になる
。

次に、クロック信号ＣＬＫの１周期の間、画素選択信号ＳＥＬ０がアクティブ（ハイレ
ベル）になる。

次に、クロック信号ＣＬＫの１周期の間、駆動信号Ｄｒｖ１がアクティブ（ハイレベル
）となり、第１転送制御信号Ｔｘ１及び画素選択信号ＳＥＬ０が非アクティブ（ローレベ
ル）になる。また、少し遅れてリセット信号ＲＳＴが短い時間アクティブ（ハイレベル）
となる。

次に、リセット信号ＲＳＴが非アクティブ（ローレベル）に戻った後、第２転送制御信
号Ｔｘ２を構成する４つの信号Ｔｘ２ａ，Ｔｘ２ｂ，Ｔｘ２ｃ，Ｔｘ２ｄのすべてが、ク
ロック信号ＣＬＫが次に立ち下がるまでアクティブ（ハイレベル）となる。また、画素選
択信号ＳＥＬ１がアクティブ（ハイレベル）となり、これにより、１番目の画素部１１０
からの画素信号が出力信号線３０１に出力され、画像信号Ｖｏ１がこの画素信号に応じた
電圧になる。この画像信号Ｖｏ１は、出力回路１２０で信号処理され、サンプリング信号
ＳＭＰの立ち下がりに同期して画像信号ＳＯが１番目の画素信号に対応する電圧となる。

次に、クロック信号ＣＬＫの１周期の間、駆動信号Ｄｒｖ２がアクティブ（ハイレベル
）となり、画素選択信号ＳＥＬ１及び駆動信号Ｄｒｖ１がともに非アクティブ（ローレベ
ル）になる。また、少し遅れてリセット信号ＲＳＴが短い時間アクティブ（ハイレベル）
となる。

次に、リセット信号ＲＳＴが非アクティブ（ローレベル）に戻った後、４つの信号Ｔｘ
２ａ，Ｔｘ２ｂ，Ｔｘ２ｃ，Ｔｘ２ｄのすべてが、クロック信号ＣＬＫが次に立ち下がる
までアクティブ（ハイレベル）となる。また、画素選択信号ＳＥＬ２がアクティブ（ハイ
レベル）となり、これにより、２番目の画素部１１０からの画素信号が出力信号線３０２
に出力され、画像信号Ｖｏ２がこの画素信号に応じた電圧になる。この画像信号Ｖｏ２は
、出力回路１２０で信号処理され、サンプリング信号ＳＭＰの立ち下がりに同期して画像
信号ＳＯが２番目の画素信号に対応する電圧となる。

次に、クロック信号ＣＬＫの１周期の間、駆動信号Ｄｒｖ３がアクティブ（ハイレベル
）となり、画素選択信号ＳＥＬ２及び駆動信号Ｄｒｖ２が非アクティブ（ローレベル）に
なる。また、少し遅れてリセット信号ＲＳＴが短い時間アクティブ（ハイレベル）となる
。

次に、リセット信号ＲＳＴが非アクティブ（ローレベル）に戻った後、４つの信号Ｔｘ
２ａ，Ｔｘ２ｂ，Ｔｘ２ｃ，Ｔｘ２ｄのすべてが、クロック信号ＣＬＫが次に立ち下がる
までアクティブ（ハイレベル）となる。また、画素選択信号ＳＥＬ３がアクティブ（ハイ
レベル）となり、これにより、３番目の画素部１１０からの画素信号が出力信号線３０３
に出力され、画像信号Ｖｏ３がこの画素信号に応じた電圧になる。この画像信号Ｖｏ３は
、出力回路１２０で信号処理され、サンプリング信号ＳＭＰの立ち下がりに同期して画像
信号ＳＯが３番目の画素信号に対応する電圧となる。

次に、クロック信号ＣＬＫの１周期の間、駆動信号Ｄｒｖ４がアクティブ（ハイレベル
）となり、画素選択信号ＳＥＬ３及び駆動信号Ｄｒｖ３が非アクティブ（ローレベル）に
なる。また、少し遅れてリセット信号ＲＳＴが短い時間アクティブ（ハイレベル）となる
。

次に、リセット信号ＲＳＴが非アクティブ（ローレベル）に戻った後、４つの信号Ｔｘ
２ａ，Ｔｘ２ｂ，Ｔｘ２ｃ，Ｔｘ２ｄのすべてが、クロック信号ＣＬＫが次に立ち下がる
までアクティブ（ハイレベル）となる。また、画素選択信号ＳＥＬ４がアクティブ（ハイ
レベル）となり、これにより、４番目の画素部１１０からの画素信号が出力信号線３０４
に出力され、画像信号Ｖｏ４がこの画素信号に応じた電圧になる。この画像信号Ｖｏ４は
、出力回路１２０で信号処理され、サンプリング信号ＳＭＰの立ち下がりに同期して画像
信号ＳＯが４番目の画素信号に対応する電圧となる。

次に、クロック信号ＣＬＫの１周期の間、駆動信号Ｄｒｖ１がアクティブ（ハイレベル
）となり、画素選択信号ＳＥＬ４及び駆動信号Ｄｒｖ４が非アクティブ（ローレベル）に
なる。

以降は、同様に、画像信号ＳＯは、サンプリング信号ＳＭＰの立ち下がりに同期して、
５番目〜ｎ番目までの画素信号に応じた電圧となる。

その後、チップイネーブル信号ＥＮ＿Ｉがアクティブ（ハイレベル）から非アクティブ
（ローレベル）に変化し、画像信号ＳＯの出力端子がハイインピーダンスになる。また、
チップイネーブル信号ＥＮ＿Ｏが一定時間アクティブ（ハイレベル）となる。

図１４は、変形例１の画像読取チップ４１５のレイアウト構成を示す図である。図１４
は、画像読取チップ４１５の半導体基板４００を平面視したときのレイアウト構成を示し
ており、図１４では、画像読取チップ４１５を構成する回路ブロックや信号線の一部のみ
が示されている。また、図１５は、画像読取チップ４１５を図１４のＡ−Ａ’線で切断し
た断面図である。また、図１６は、図１４に破線で示した領域Ｂの拡大図である。以下、
図１４〜図１６の説明において、図９〜図１１と重複する説明については省略又は簡略す
る。

図１４に示されるように、変形例１でも、上記実施形態と同様の理由で、各画素部１１
０からの出力信号（画素信号）を順次転送する出力信号線３０１，３０２，３０３，３０
４と各画素部１１０を駆動する駆動信号Ｄｒｖ１，Ｄｒｖ２，Ｄｒｖ３，Ｄｒｖ４を転送
する駆動信号線３１１，３１２，３１３，３１４は、共に長くなり、かつ、並走する。図
１４では、ｍ個の画素部１１０に近い方から順に、出力信号線３０１、出力信号線３０２
、出力信号線３０３、出力信号線３０４、駆動信号線３１１、駆動信号線３１２、駆動信
号線３１３、駆動信号線３１４が並走するように配置されている。

そして、変形例１では、出力信号線３０１，３０２，３０３，３０４と駆動信号線３１
１，３１２，３１３，３１４との間のクロストークを低減させるために、出力信号線３０
４と駆動信号線３１１との間、すなわち、駆動信号線３１１，３１２，３１３，３１４か
らなる駆動信号線群と出力信号線３０１，３０２，３０３，３０４からなる出力信号線群
との間に、リセット信号ＲＳＴを転送する制御信号線３００が設けられている。

また、図１５に示されるように、変形例１では、第２辺Ｙ１に沿う方向に並走する出力
信号線３０１，３０２，３０３，３０４及び駆動信号線３１１，３１２、３１３，３１４
は、すべて同一の配線層に設けられており、これらの信号線と並走する制御信号線３００
も同一の配線層に設けられている。これにより、制御信号線３００によるシールド効果を
高めている。

また、図１５に示されるように、第２辺Ｙ１に沿う方向に並走する出力信号線３０１，
３０２，３０３，３０４、駆動信号線３１１，３１２，３１３，３１４及び制御信号線３
００は、複数の配線層のうち、最下位の配線層（半導体基板４００に最も近い配線層）あ
るいはこれに近い配線層に設けられていてもよい。このように、複数の配線層のうち、最
も厚みが小さい最下位の配線層等において、駆動信号線３１１，３１２，３１３，３１４
と出力信号線３０１，３０２，３０３，３０４との間に制御信号線３００が設けられてい
ることにより、隣接する信号線間に寄生する容量を小さくすることができるので、各信号
線の負荷が減少し、伝搬する信号の遅延時間を短くすることが可能となる。そのため、画
像読取チップ４１５による読み取り速度を向上させることも可能である。さらに、第２辺
Ｙ１の長さは画素部１１０の数で決まってしまうが、デザインルールで規定される最小の
配線幅あるいは最小の配線間隔が最も小さい配線層に、第２辺Ｙ１に沿う方向に並走する
出力信号線３０１，３０２，３０３，３０４、駆動信号線３１１，３１２，３１３，３１
４及び制御信号線３００を設けることにより、第１辺Ｘ１を短くすることができるので、
レイアウト面積の縮小効果が得られる。そのため、画像読取チップ４１５の小型化や低コ
スト化が可能となる。

図１４及び図１６に示されるように、変形例１では、駆動信号線３１１は、画素部１１
０に電気的に接続し、第１辺Ｘ１に沿う方向に設けられている信号線３１１ａ（第１の信
号線の一例）と、信号線３１１ａに電気的に接続し、第２辺Ｙ１に沿う方向に設けられて
いる信号線３１１ｂ（第２の信号線の一例）と、を含む。同様に、駆動信号線３１２は、
画素部１１０に電気的に接続し、第１辺Ｘ１に沿う方向に設けられている信号線３１２ａ
（第１の信号線の一例）と、信号線３１２ａに電気的に接続し、第２辺Ｙ１に沿う方向に
設けられている信号線３１１ｂ（第２の信号線の一例）と、を含む。同様に、駆動信号線
３１３は、画素部１１０に電気的に接続し、第１辺Ｘ１に沿う方向に設けられている信号
線３１３ａ（第１の信号線の一例）と、信号線３１３ａに電気的に接続し、第２辺Ｙ１に
沿う方向に設けられている信号線３１３ｂ（第２の信号線の一例）と、を含む。同様に、
駆動信号線３１４は、画素部１１０に電気的に接続し、第１辺Ｘ１に沿う方向に設けられ
ている信号線３１４ａ（第１の信号線の一例）と、信号線３１４ａに電気的に接続し、第
２辺Ｙ１に沿う方向に設けられている信号線３１４ｂ（第２の信号線の一例）と、を含む
。

また、出力信号線３０１は、画素部１１０に電気的に接続し、第１辺Ｘ１に沿う方向に
設けられている信号線３０１ａ（第３の信号線の一例）と、信号線３０１ａに電気的に接
続し、第２辺Ｙ１に沿う方向に設けられている信号線３０１ｂ（第４の信号線の一例）と
、を含む。同様に、出力信号線３０２は、画素部１１０に電気的に接続し、第１辺Ｘ１に
沿う方向に設けられている信号線３０２ａ（第３の信号線の一例）と、信号線３０２ａに
電気的に接続し、第２辺Ｙ１に沿う方向に設けられている信号線３０２ｂ（第４の信号線
の一例）と、を含む。同様に、出力信号線３０３は、画素部１１０に電気的に接続し、第
１辺Ｘ１に沿う方向に設けられている信号線３０３ａ（第３の信号線の一例）と、信号線
３０３ａに電気的に接続し、第２辺Ｙ１に沿う方向に設けられている信号線３０３ｂ（第
４の信号線の一例）と、を含む。同様に、出力信号線３０４は、画素部１１０に電気的に
接続し、第１辺Ｘ１に沿う方向に設けられている信号線３０４ａ（第３の信号線の一例）
と、信号線３０４ａに電気的に接続し、第２辺Ｙ１に沿う方向に設けられている信号線３
０４ｂ（第４の信号線の一例）と、を含む。

さらに、制御信号線３００は、画素部１１０に電気的に接続し、第１辺Ｘ１に沿う方向
に設けられている信号線３００ａ（第５の信号線の一例）と、信号線３００ａに電気的に
接続し第２辺Ｙ１に沿う方向に設けられている信号線３００ｂ（第６の信号線の一例）と
、を含む。

そして、信号線３１１ａと信号線３０１ａとの間には信号線３００ａが設けられ、信号
線３１２ａと信号線３０２ａとの間にも信号線３００ａが設けられ、信号線３１３ａと信
号線３０３ａとの間にも信号線３００ａが設けられ、信号線３１４ａと信号線３０４ａと
の間にも信号線３００ａが設けられている。また、信号線３１１ｂ，３１２ｂ，３１３ｂ
，３１４ｂと信号線３０１ｂ，３０２ｂ，３０３ｂ，３０４ｂとの間には、信号線３００
ｂが設けられている。すなわち、変形例１では、第２辺Ｙ１に沿う方向に並走する信号線
３１１ｂ，３１２ｂ，３１３ｂ，３１４ｂと信号線３０１ｂ，３０２ｂ，３０３ｂ，３０
４ｂとの間にシールド線として兼用される信号線３００ｂが設けられているだけでなく、
第１辺Ｘ１に沿う方向に並走する信号線３１１ａと信号線３０１ａとの間や信号線３１２
ａと信号線３０２ａとの間や信号線３１３ａと信号線３０３ａとの間や信号線３１４ａと
信号線３０４ａとの間にもシールド線として兼用される信号線３００ａが設けられている
。これにより、制御信号線３００によるシールド効果を高めることが可能となる。

第１辺Ｘ１方向に沿う信号線３０１ａ，３０２ａ，３０３ａ，３０４ａ，３００ａ，３
１１ａ，３１２ａ，３１３ａ，３１４ａと第２辺Ｙ１方向に沿う信号線３０１ｂ，３０２
ｂ，３０３ｂ，３０４ｂ，３００ｂ，３１１ｂ，３１２ｂ，３１３ｂ，３１４ｂとは、互
いに交差するため、異なる配線層に設けられている。そして、信号線３０１ａと信号線３
０１ｂ、信号線３０２ａと信号線３０２ｂ、信号線３０３ａと信号線３０３ｂ、信号線３
０４ａと信号線３０４ｂ、信号線３００ａと信号線３００ｂ、信号線３１１ａと信号線３
１１ｂ、信号線３１２ａと信号線３１２ｂ、信号線３１３ａと信号線３１３ｂ、信号線３
１４ａと信号線３１４ｂは、それぞれ、ビアを介して接続されている。例えば、信号線３
０１ｂ，３０２ｂ，３０３ｂ，３０４ｂ，３００ｂ，３１１ｂ，３１２ｂ，３１３ｂ，３
１４ｂは、第１配線層（半導体基板４００に最も近い配線層）に設けられ、信号線３０１
ａ，３０２ａ，３０３ａ，３０４ａ，３００ａ，３１１ａ，３１２ａ，３１３ａ，３１４
ａは、第２配線層（第１配線層の次に半導体基板４００に近い配線層）に設けられていて
もよい。このようにすれば、隣接する信号線間に寄生する容量を小さくすることができる
ので、各信号線の負荷が減少し、伝搬する信号の遅延時間を短くすることが可能となる。
そのため、画像読取チップ４１５による読み取り速度を向上させることも可能である。さ
らに、各信号線の幅や信号線の間隔を小さくすることができるので、レイアウト面積の縮
小効果が得られる。そのため、画像読取チップ４１５の小型化や低コスト化が可能となる
。

また、図１６に示されるように、変形例１でも、画素部１１０を接地するためのグラン
ド線３２０が、第２辺Ｙ１に沿う方向に、各画素部１１０の第２辺Ｙ１から遠い領域と重
なるように設けられており、出力信号線３０１，３０２，３０３，３０４からなる出力信
号線群はその両側がグランド線３２０と制御信号線３００とによってシールドされている
。すなわち、変形例１では、上記実施形態と同様、画素部１１０を接地するためのグラン
ド線３２０もシールド線として兼用しており、レイアウト面積を増加させずに、微弱な画
像信号へのノイズの影響をより低減させることが可能である。

［変形例２］
変形例２として、１つの出力信号線と１つの駆動信号線を有する画像読取チップ４１５
について説明する。

図１７は、変形例２の画像読取チップ４１５の機能ブロック図である。図１７において
、図６と同様の構成には同じ符号を付しており、その説明を省略又は簡略し、上記実施形
態との相違点を中心に説明する。

図１７に示される変形例２の画像読取チップ４１５では、駆動信号生成回路１０３は、
画素選択信号生成部１０１からの制御信号に基づいて、ｎ個の画素部１１０を駆動する駆
動信号Ｄｒｖ１を生成する。ｎ個の画素部１１０のそれぞれは、１つの駆動信号Ｄｒｖ１
が供給される。そして、ｉ番目（ｉは１〜ｎのいずれか）の画素部１１０は、駆動信号Ｄ
ｒｖ１がアクティブ（ハイレベル）、かつ、画素選択信号ＳＥＬｉ−１がアクティブ（ハ
イレベル）のときに、画素選択信号ＳＥＬｉをアクティブ（ハイレベル）にして出力信号
（画素信号）を出力する。画素選択信号ＳＥＬｉはｉ＋１番目の画素部１１０に出力され
る。

変形例２でも、上記実施形態と同様、ｎ個の画素部１１０は１次元方向に並んで設けら
れている。ただし、変形例２では、すべての画素部１１０に駆動信号Ｄｒｖ１が供給され
る。そのため、画像読取チップ４１５は、１つの駆動信号線３１１を有しており、駆動信
号線３１１はすべての画素部１１０に駆動信号Ｄｒｖ１を転送する。

ｎ個の画素部１１０から出力される出力信号（画素信号）は、順番に出力回路１２０に
転送される。変形例２の画像読取チップ４１５は、ｎ個の画素部１１０から出力される出
力信号（画素信号）を出力回路１２０に転送するための１つの出力信号線３０１を有して
いる。出力信号線３０１はすべての画素部１１０からの出力信号（画素信号）を順番に出
力回路１２０に転送する。

変形例２では、出力回路１２０は、ＣＤＳ回路１２２及び増幅回路１２３を備えている
。この変形例２では、出力信号線が１つであるため、上記実施形態では必要であった２ｔ
ｏ１セレクター１２１は不要である。

ＣＤＳ回路１２２には、出力信号線３０１を介して、ｎ個の画素部１１０からそれぞれ
出力される画素信号を順番に含む画像信号Ｖｏ１が入力され、ｎ個の画素部１１０が有す
る増幅トランジスターの特性ばらつきにより発生し、画像信号Ｖｏ１に重畳されている雑
音を、相関二重サンプリングによって除去する。

増幅回路１２３は、ＣＤＳ回路１２２によって雑音が除去された信号をサンプリング信
号ＳＭＰに基づいてサンプリングし、サンプリングした信号を増幅して画像信号ＳＯを生
成する。前述の通り、この画像信号ＳＯは画像読取チップ４１５から出力され、アナログ
フロンエンド（ＡＦＥ）２０２に供給される（図５参照）。

なお、画素部１１０の構成は図７と同様であるため、その図示及び説明を省略する。

図１８は、変形例２の画像読取チップ４１５の各信号のタイミングチャート図である。
なお、図１８は、スキャナーユニット（画像読取装置）３による画像の読み取りの解像度
が３００ｄｐｉに設定された場合のタイミングチャート図である。

図１８に示されるように、まず、クロック信号ＣＬＫの２周期の間、解像度設定信号Ｒ
ＥＳがハイレベルとなる。そして、露光時間Δｔが経過すると、チップイネーブル信号Ｅ
Ｎ＿Ｉが一定時間アクティブ（ハイレベル）となり、以降、各画素部１１０には３００ｄ
ｐｉでの各種の信号が供給される。

チップイネーブル信号ＥＮ＿Ｉがアクティブ（ハイレベル）になった後、まず、クロッ
ク信号ＣＬＫの１周期の間、第１転送制御信号Ｔｘ１がアクティブ（ハイレベル）になる
。

次に、クロック信号ＣＬＫの１周期の間、画素選択信号ＳＥＬ０がアクティブ（ハイレ
ベル）になる。

次に、クロック信号ＣＬＫの半周期の間、駆動信号Ｄｒｖ１がアクティブ（ハイレベル
）となり、第１転送制御信号Ｔｘ１及び画素選択信号ＳＥＬ０が非アクティブ（ローレベ
ル）になる。また、少し遅れてリセット信号ＲＳＴが短い時間アクティブ（ハイレベル）
となる。

次に、リセット信号ＲＳＴが非アクティブ（ローレベル）に戻った後、第２転送制御信
号Ｔｘ２を構成する４つの信号Ｔｘ２ａ，Ｔｘ２ｂ，Ｔｘ２ｃ，Ｔｘ２ｄのすべてが、ク
ロック信号ＣＬＫが次に立ち下がるまでアクティブ（ハイレベル）となる。また、画素選
択信号ＳＥＬ１がアクティブ（ハイレベル）となり、これにより、１番目の画素部１１０
からの画素信号が出力信号線３０１に出力され、画像信号Ｖｏ１がこの画素信号に応じた
電圧になる。この画像信号Ｖｏ１は、出力回路１２０で信号処理され、サンプリング信号
ＳＭＰの立ち下がりに同期して画像信号ＳＯが１番目の画素信号に対応する電圧となる。

次に、クロック信号ＣＬＫの半周期の間、駆動信号Ｄｒｖ１がアクティブ（ハイレベル
）となり、画素選択信号ＳＥＬ１が非アクティブ（ローレベル）になる。また、少し遅れ
てリセット信号ＲＳＴが短い時間アクティブ（ハイレベル）となる。

次に、リセット信号ＲＳＴが非アクティブ（ローレベル）に戻った後、４つの信号Ｔｘ
２ａ，Ｔｘ２ｂ，Ｔｘ２ｃ，Ｔｘ２ｄのすべてが、クロック信号ＣＬＫが次に立ち下がる
までアクティブ（ハイレベル）となる。また、画素選択信号ＳＥＬ２がアクティブ（ハイ
レベル）となり、これにより、２番目の画素部１１０からの画素信号が出力信号線３０１
に出力され、画像信号Ｖｏ１がこの画素信号に応じた電圧になる。この画像信号Ｖｏ１は
、出力回路１２０で信号処理され、サンプリング信号ＳＭＰの立ち下がりに同期して画像
信号ＳＯが２番目の画素信号に対応する電圧となる。

次に、クロック信号ＣＬＫの半周期の間、駆動信号Ｄｒｖ１がアクティブ（ハイレベル
）となり、画素選択信号ＳＥＬ２が非アクティブ（ローレベル）になる。また、少し遅れ
てリセット信号ＲＳＴが短い時間アクティブ（ハイレベル）となる。

以降は、同様に、画像信号ＳＯは、サンプリング信号ＳＭＰの立ち下がりに同期して、
３番目〜ｎ番目までの画素信号に応じた電圧となる。

その後、チップイネーブル信号ＥＮ＿Ｉがアクティブ（ハイレベル）から非アクティブ
（ローレベル）に変化し、画像信号ＳＯの出力端子がハイインピーダンスになる。また、
チップイネーブル信号ＥＮ＿Ｏが一定時間アクティブ（ハイレベル）となる。

図１９は、変形例２の画像読取チップ４１５のレイアウト構成を示す図である。図１９
は、画像読取チップ４１５の半導体基板４００を平面視したときのレイアウト構成を示し
ており、図１９では、画像読取チップ４１５を構成する回路ブロックや信号線の一部のみ
が示されている。また、図２０は、画像読取チップ４１５を図１９のＡ−Ａ’線で切断し
た断面図である。また、図２１は、図１９に破線で示した領域Ｂの拡大図である。以下、
図１９〜図２１の説明において、図９〜図１１と重複する説明については省略又は簡略す
る。

図１９に示されるように、変形例２でも、上記実施形態と同様の理由で、各画素部１１
０からの出力信号（画素信号）を順次転送する出力信号線３０１と各画素部１１０を駆動
する駆動信号Ｄｒｖ１を転送する駆動信号線３１１は、共に長くなり、かつ、並走する。
図１９では、ｍ個の画素部１１０に近い方から順に、出力信号線３０１、駆動信号線３１
１が並走するように配置されている。

そして、変形例２では、出力信号線３０１と駆動信号線３１１との間のクロストークを
低減させるために、出力信号線３０１と駆動信号線３１１との間に、リセット信号ＲＳＴ
を転送する制御信号線３００が設けられている。

また、図２０に示されるように、変形例２では、第２辺Ｙ１に沿う方向に並走する出力
信号線３０１及び駆動信号線３１１は、同一の配線層に設けられており、これらの信号線
と並走する制御信号線３００も同一の配線層に設けられている。これにより、制御信号線
３００によるシールド効果を高めている。

また、図２０に示されるように、第２辺Ｙ１に沿う方向に並走する出力信号線３０１、
駆動信号線３１１及び制御信号線３００は、複数の配線層のうち、最下位の配線層（半導
体基板４００に最も近い配線層）あるいはこれに近い配線層に設けられていてもよい。こ
のように、複数の配線層のうち、最も厚みが小さい最下位の配線層等において、駆動信号
線３１１と出力信号線３０１との間に制御信号線３００が設けられていることにより、隣
接する信号線間に寄生する容量を小さくすることができるので、各信号線の負荷が減少し
、伝搬する信号の遅延時間を短くすることが可能となる。そのため、画像読取チップ４１
５による読み取り速度を向上させることも可能である。さらに、第２辺Ｙ１の長さは画素
部１１０の数で決まってしまうが、デザインルールで規定される最小の配線幅あるいは最
小の配線間隔が最も小さい配線層に、第２辺Ｙ１に沿う方向に並走する出力信号線３０１
、駆動信号線３１１及び制御信号線３００を設けることにより、第１辺Ｘ１を短くするこ
とができるので、レイアウト面積の縮小効果が得られる。そのため、画像読取チップ４１
５の小型化や低コスト化が可能となる。

図１９及び図２１に示されるように、変形例２では、駆動信号線３１１は、画素部１１
０に電気的に接続し、第１辺Ｘ１に沿う方向に設けられている信号線３１１ａ（第１の信
号線の一例）と、信号線３１１ａに電気的に接続し、第２辺Ｙ１に沿う方向に設けられて
いる信号線３１１ｂ（第２の信号線の一例）と、を含む。

また、出力信号線３０１は、画素部１１０に電気的に接続し、第１辺Ｘ１に沿う方向に
設けられている信号線３０１ａ（第３の信号線の一例）と、信号線３０１ａに電気的に接
続し、第２辺Ｙ１に沿う方向に設けられている信号線３０１ｂ（第４の信号線の一例）と
、を含む。

さらに、制御信号線３００は、画素部１１０に電気的に接続し、第１辺Ｘ１に沿う方向
に設けられている信号線３００ａ（第５の信号線の一例）と、信号線３００ａに電気的に
接続し第２辺Ｙ１に沿う方向に設けられている信号線３００ｂ（第６の信号線の一例）と
、を含む。

そして、信号線３１１ａと信号線３０１ａとの間には信号線３００ａが設けられている
。また、信号線３１１ｂと信号線３０１ｂとの間には、信号線３００ｂが設けられている
。すなわち、変形例２では、第２辺Ｙ１に沿う方向に並走する信号線３１１ｂと信号線３
０１ｂとの間にシールド線として兼用される信号線３００ｂが設けられているだけでなく
、第１辺Ｘ１に沿う方向に並走する信号線３１１ａと信号線３０１ａとの間にもシールド
線として兼用される信号線３００ａが設けられている。これにより、制御信号線３００に
よるシールド効果を高めることが可能となる。

第１辺Ｘ１方向に沿う信号線３０１ａ，３００ａ，３１１ａと第２辺Ｙ１方向に沿う信
号線３０１ｂ，３００ｂ，３１１ｂとは、互いに交差するため、異なる配線層に設けられ
ている。そして、信号線３０１ａと信号線３０１ｂ、信号線３００ａと信号線３００ｂ、
信号線３１１ａと信号線３１１ｂは、それぞれ、ビアを介して接続されている。例えば、
信号線３０１ｂ，３００ｂ，３１１ｂは、第１配線層（半導体基板４００に最も近い配線
層）に設けられ、信号線３０１ａ，３００ａ，３１１ａは、第２配線層（第１配線層の次
に半導体基板４００に近い配線層）に設けられていてもよい。このようにすれば、隣接す
る信号線間に寄生する容量を小さくすることができるので、各信号線の負荷が減少し、伝
搬する信号の遅延時間を短くすることが可能となる。そのため、画像読取チップ４１５に
よる読み取り速度を向上させることも可能である。さらに、各信号線の幅や信号線の間隔
を小さくすることができるので、レイアウト面積の縮小効果が得られる。そのため、画像
読取チップ４１５の小型化や低コスト化が可能となる。

また、図２１に示されるように、変形例２でも、画素部１１０を接地するためのグラン
ド線３２０が、第２辺Ｙ１に沿う方向に、各画素部１１０の第２辺Ｙ１から遠い領域と重
なるように設けられており、出力信号線３０１はその両側がグランド線３２０と制御信号
線３００とによってシールドされている。すなわち、変形例２では、上記実施形態と同様
、画素部１１０を接地するためのグランド線３２０もシールド線として兼用しており、レ
イアウト面積を増加させずに、微弱な画像信号へのノイズの影響をより低減させることが
可能である。

なお、この変形例２の画像読取チップは、出力信号線３０２及び駆動信号線３１２が無
いので、上記実施形態よりも第１辺Ｘ１を短くすることができ、チップサイズをより小さ
くすることが可能である。

［変形例３］
上記実施形態及び上記各変形例では、出力信号線と駆動信号線との間に、シールド線と
して、リセット信号ＲＳＴを転送する制御信号線３００が設けられているが、リセット信
号ＲＳＴ以外の制御信号を転送する制御信号線が設けられてもよい。

例えば、解像度設定信号ＲＥＳは、画像読取チップ４１５が読み取る画像の解像度を制
御する制御信号であるため、画像の読み取りに先立って値（電圧）が変化するが、画像の
読み取り中に値（電圧）が変化することはない（図８、図１３及び図１８参照）。従って
、解像度設定信号ＲＥＳを転送する制御信号線はシールド線として兼用可能であり、出力
信号線と駆動信号線との間に当該制御信号線の一方又は両方が設けられていてもよい。

また、例えば、シールド線として、出力信号線と駆動信号線との間にグランド線や電源
供給線が設けられていてもよい。

以上、本実施形態あるいは変形例について説明したが、本発明はこれら本実施形態ある
いは変形例に限られるものではなく、その要旨を逸脱しない範囲において種々の態様で実
施することが可能である。例えば、上記の実施形態および各変形例を適宜組み合わせるこ
とも可能である。

本発明は、実施形態で説明した構成と実質的に同一の構成（例えば、機能、方法および
結果が同一の構成、あるいは目的および効果が同一の構成）を含む。また、本発明は、実
施形態で説明した構成の本質的でない部分を置き換えた構成を含む。また、本発明は、実
施形態で説明した構成と同一の作用効果を奏する構成または同一の目的を達成することが
できる構成を含む。また、本発明は、実施形態で説明した構成に公知技術を付加した構成
を含む。

１…複合機、２…プリンターユニット、３…スキャナーユニット、４…ヒンジ部、１１…
アッパーフレーム、１２…画像読取部、１３…上蓋、１６…下ケース、１７…上ケース、
３１…センサーユニット、３２…センサーキャリッジ、３３…ガイド軸、３４…センサー
移動機構、４１…イメージセンサーモジュール、６３…操作部、６５…装置ハウジング、
６６…排出口、１００…昇圧回路、１０１…画素選択信号生成部、１０２…リセット信号
生成部、１０３…駆動信号生成回路、１０４…サンプリング信号生成回路、１１０…画素
部、１２０…出力回路、１２１…２ｔｏ１セレクター、１２２…ＣＤＳ回路、１２３…増
幅回路、１２４…４ｔｏ１セレクター、２００…制御部、２０２…アナログフロントエン
ド（ＡＦＥ）、３００…制御信号線、３００ａ，３００ｂ…信号線、３０１，３０２，３
０３，３０４…出力信号線、３０１ａ，３０１ｂ，３０２ａ，３０２ｂ，３０３ａ，３０
３ｂ，３０４ａ，３０４ｂ…信号線、３１１，３１２，３１３，３１４…駆動信号線、３
１１ａ，３１１ｂ，３１２ａ，３１２ｂ，３１３ａ，３１３ｂ，３１４ａ，３１４ｂ…信
号線、３２０…グランド線、４００…半導体基板、４１１…ケース、４１２…光源、４１
２Ｒ…赤色ＬＥＤ、４１２Ｇ…緑色ＬＥＤ、４１２Ｂ…青色ＬＥＤ、４１３…レンズ、４
１４…モジュール基板、４１５，４１５−１〜４１５−ｍ…画像読取チップ、Ｃ０，Ｃ１
，Ｃ２，Ｃ３，Ｃ４…容量、ＣＬＫ…クロック信号、Ｄｒｖ１，Ｄｒｖ２，Ｄｒｖ３，Ｄ
ｒｖ４…駆動信号、ＤｒｖＲ，ＤｒｖＧ，ＤｒｖＢ…駆動信号、ＥＮ１〜ＥＮｍ＋１，Ｅ
Ｎ＿Ｉ，ＥＮ＿Ｏ…チップイネーブル信号、ＰＤ１，ＰＤ２，ＰＤ３，ＰＤ４…受光素子
、Ｍ１１，Ｍ１２，Ｍ１３，Ｍ１４…ＮＭＯＳトランジスター、Ｍ２１，Ｍ２２，Ｍ２３
，Ｍ２４…ＮＭＯＳトランジスター、Ｍ３，Ｍ４，Ｍ５…ＮＭＯＳトランジスター、ＲＥ
Ｓ…解像度設定信号、ＲＳＴ…リセット信号、ＳＥＬ０〜ＳＥＬｎ…画素選択信号、ＳＭ
Ｐ…サンプリング信号、Ｔｘ１…第１転送制御信号、Ｔｘ２…第２転送制御信号、Ｔｘ２
ａ，Ｔｘ２ｂ，Ｔｘ２ｃ，Ｔｘ２ｄ…信号、Ｖｏ１，Ｖｏ２，Ｖｏ３，Ｖｏ４…画像信号
、ＳＯ…画像信号

Claims (7)

1. 画像を読み取るための画像読取チップを含む画像読取装置であって、
   前記画像読取チップは、
   前記画像からの光を受けて光電変換する受光素子を含む画素部と、
   前記画素部を駆動する駆動信号を転送する駆動信号線と、
   前記画素部から出力される出力信号を転送する出力信号線と、
   前記出力信号の値が変化する期間と異なる期間で値が変化する制御信号を転送する制御
   信号線と、
   を備え、
   前記駆動信号線と前記出力信号線との間には、前記制御信号線が設けられている、
   ことを特徴とする画像読取装置。
2. 前記制御信号は、前記画素部に蓄積される電荷を初期化する信号である、
   ことを特徴とする請求項１に記載の画像読取装置。
3. 前記画像読取チップは、第１辺と、前記第１辺よりも長い第２辺と、を含む形状であり
   、
   前記駆動信号線は、前記画素部に電気的に接続し前記第１辺に沿う方向に設けられてい
   る第１の信号線と、前記第１の信号線に電気的に接続し前記第２辺に沿う方向に設けられ
   ている第２の信号線と、を含み、
   前記出力信号線は、前記画素部に電気的に接続し前記第１辺に沿う方向に設けられてい
   る第３の信号線と、前記第３の信号線に電気的に接続し前記第２辺に沿う方向に設けられ
   ている第４の信号線と、を含み、
   前記制御信号線は、前記画素部に電気的に接続し前記第１辺に沿う方向に設けられてい
   る第５の信号線と、前記第５の信号線に電気的に接続し前記第２辺に沿う方向に設けられ
   ている第６の信号線と、を含み、
   前記第１の信号線と前記第３の信号線との間には、前記第５の信号線が設けられ、
   前記第２の信号線と前記第４の信号線との間には、前記第６の信号線が設けられている
   、
   ことを特徴とする請求項２に記載の画像読取装置。
4. 前記画像読取チップは、１次元方向に並んで設けられている複数の前記画素部を有し、
   前記制御信号は、前記画像読取チップが読み取る前記画像の解像度を制御する信号であ
   る、
   ことを特徴とする請求項１乃至３のいずれか１項に記載の画像読取装置。
5. 最下位の配線層において、前記駆動信号線と前記出力信号線との間には、前記制御信号
   線が設けられている、
   ことを特徴とする請求項１乃至４のいずれか１項に記載の画像読取装置。
6. 前記画像読取チップは、
   複数の前記駆動信号線からなる駆動信号線群と、
   複数の前記出力信号線からなる出力信号線群と、を有し、
   前記制御信号線は、前記駆動信号線群と前記出力信号線群との間に設けられている、
   ことを特徴とする請求項１乃至５のいずれか１項に記載の画像読取装置。
7. 光を受けて光電変換する受光素子を含む画素部と、
   前記画素部を駆動する駆動信号を転送する駆動信号線と、
   前記画素部から出力される出力信号を転送する出力信号線と、
   前記出力信号の値が変化する期間と異なる期間で値が変化する制御信号を転送する制御
   信号線と、
   を備え、
   前記駆動信号線と前記出力信号線との間には、前記制御信号線が設けられている、
   ことを特徴とする半導体装置。