KR101911374B1 - 이미지 센서용의 열 병렬 싱글-슬로프 아날로그-디지털 변환기의 디지털 교정을 위한 자동 오프셋 조정 - Google Patents

Abstract

본 발명의 여러 실시예는, 교정 단계 동안, 카운터를 결정된 오프셋과 관련된 다수의 클록 기간보다 하나 적게 카운트하도록 인에이블시키는 것을 포함한다. 클록 기간의 카운트된 개수는 교정 메모리에 저장된다. 변환 단계에서, 반전된 출력이 교정 메모리로부터 카운터에 로드되며, 카운터는 아날로그 신호 진폭의 디지털 등가값을 결정하기 위해 클록 기간을 카운트하도록 인에이블된다.

Description

이미지 센서용의 열 병렬 싱글-슬로프 아날로그-디지털 변환기의 디지털 교정을 위한 자동 오프셋 조정{AUTOMATIC OFFSET ADJUSTMENT FOR DIGITAL CALIBRATION OF COLUMN PARALLEL SINGLE-SLOPE ADCS FOR IMAGE SENSORS}

본 발명의 실시예는 전반적으로 신호 처리에 관한 것으로, 보다 구체적으로는 열 병렬 싱글-슬로프 아날로그-디지털 변환기(ADC)의 디지털 교정을 위한 방법 및 시스템에 관한 것이다.

컴퓨터 및 프로세서의 성능이 더욱 우수해짐에 따라, 디지털 영역에서 더 더욱 많은 신호 처리가 행해지고 있다. 디지털 신호 처리는 입력 데이터를 근사의 리얼 월드(approximate real world) 아날로그 신호로 만들기 위해 실시간으로 수행될 수 있는 복잡한 연산을 수행할 수 있으며, 그렇지 않은 경우에는 이 디지털 데이터가 추후의 처리를 위해 저장될 수 있다. 리얼 월드 신호가 아날로그 신호로 존재하므로, 이들 아날로그 신호는 등가의 디지털 신호로 변환될 필요가 있다.

예컨대 산업 응용 기기에서의 아날로그 제어 신호, 음악의 오디오 신호, 디지털 카메라의 사진 이미지, 및 디지털 비디오 카메라의 비디오 이미지를 변환하기 위해 다수의 응용 기기에서 아날로그-디지털 변환기(ADC)가 이용된다. 대부분의 회로와 마찬가지로, 상이한 한계에 대해 트레이드오프(tradeoff)가 이루어지는 다수의 상이한 타입의 ADC가 존재하며, "플래시" ADC와 같은 일부 ADC는 회로 및 레이아웃 공간이 고가이며, 그에 따라 추가 비트당 2배의 비교기 개수를 요구하므로 해상도가 제한되지만 변환 속도는 매우 빠르다. 램프 ADC와 같은 다른 ADC는 매우 간략하지만 변환 시간이 느리다. 그리고, 해상도가 증가함에 따라, 변환 시간이 증가할 것이다.

이에 따라, 특정 어플리케이션에서는 여러 한계를 고려하고, 어떠한 설계가 그 용도에 가장 적합한지를 결정할 필요가 있다. 그러나, 구체적인 설계를 선정하고 가능하게는 어플리케이션의 설계를 향상시키도록 수정하는 것은 여전히 극복해야할 어떠한 과제를 안고 있다.

고해상도 및 고속 이미징을 위해, 열 병렬 ADC 아키텍처는 CMOS 이미지 센서에서 가장 폭넓게 사용되는 ADC가 되고 있다. CMOS 이미지 센서의 우수한 성능을 달성하기 위한 한 가지 핵심적인 과제는 CFPN(column fixed pattern noise)을 효과적으로 감소시키는 것이다.

종래의 방식 및 통상적인 방식의 추가의 한계 및 단점은 첨부 도면을 참조하여 본 명세서의 나머지 부분에 설명되어 있는 본 발명의 일부 특징을 갖는 이러한 시스템의 비교를 통하여 당해 기술 분야에 익숙한 사람에게는 명백하게 될 것이다.

본 발명의 특정 실시예는 아날로그-디지털 변환기(ADC)를 이용하는 방법을 제공하며, 상기 방법은, 교정 사이클 동안, 오토 제로 기간(auto-zero period) 동안의 상기 ADC 내의 비교기의 제1 입력 및 제2 입력에 오토 제로 전압을 인가하는 단계를 포함한다. 상기 오토 제로 기간의 종료 시에 상기 제2 입력에 제1 교정 전압이 추가되며, 그 후 상기 오토 제로 기간의 종료 시의 상기 제2 입력에서의 전압과 상기 ADC의 교정 단계 동안 상기 제2 입력에서 결정될 수 있는 최대 전압차 간의 차이 전압이 결정된다. 상기 차이 전압보다 큰 교정 오프셋 전압이 결정되며, 상기 제1 교정 전압을 상기 교정 오프셋 전압만큼 감소시킴으로써, 변환 사이클 동안 상기 제2 입력에 인가되는 제2 교정 전압이 발생된다.

본 발명의 예시 실시예의 세부구성뿐만 아니라, 본 발명의 이러한 장점, 양태 및 신규 특징과 다른 장점, 양태 및 신규 특징은 이하의 상세한 설명 및 첨부 도면으로부터 더욱 완전하게 이해될 것이다.

도 1a는 본 발명의 실시예와 함께 이용될 수 있는 아날로그-디지털 변환을 위한 일례의 시스템의 블록도이다.
도 1b는 본 발명의 실시예와 함께 이용될 수 있는 아날로그-디지털 변환을 위한 일례의 시스템의 블록도이다.
도 2는 본 발명의 실시예에 따른 열 병렬 아날로그-디지털 변환기를 위한 일례의 시스템의 블록도이다.
도 3은 본 발명의 실시예에 따른 아날로그-디지털 변환을 위한 일례의 시스템의 블록도이다.
도 4는 본 발명의 실시예에 따른 아날로그-디지털 변환을 위한 일례의 시스템의 블록도이다.
도 5는 본 발명의 실시예에 따른 일례의 비교기 아키텍처의 블록도이다.
도 6은 본 발명의 실시예에 따른 아날로그-디지털 변환 시스템을 위한 일례의 시스템의 회로도이다.
도 7은 본 발명의 실시예에 따른 열 병렬 ADC에서의 비교기를 위한 교정 프로세스를 보여주는 타이밍도이다.
도 8 및 도 9는 본 발명의 실시예에 따라 해법이 제공되는 이상적이지 않은 상황을 보여주는 타이밍도이다.
도 10a 및 도 10b는 본 발명의 실시예에 따라 도 8 및 도 9를 참조하여 설명된 문제점에 대한 해법을 제공하기 위한 비교기에 대한 입력 전압을 보여주는 회로도이다.
도 11 및 도 12는 본 발명의 실시예에 따라 도 8 및 도 9를 참조하여 설명된 문제점에 대한 해법을 보여주는 타이밍도이다.
도 13은 본 발명의 실시예에 따른 열 병렬 ADC에서의 비교기를 위한 교정 프로세스를 보여주는 타이밍도이다.
도 14 및 도 15는 본 발명의 실시예에 따라 해법이 제공되는 이상적이지 않은 상황을 보여주는 타이밍도이다.
도 16 및 도 17은 본 발명의 실시예에 따라 도 14 및 도 15를 참조하여 설명된 문제점에 대한 해법을 보여주는 타이밍도이다.

이하에서는 본 발명의 요지가 당업자에 의해 용이하게 구현될 수 있도록 본 발명의 실시예를 첨부 도면을 참조하여 상세하게 설명한다.

본 발명의 특정 실시예는 열 병렬 아날로그-디지털 변환기(ADC)를 교정하는 방법 및 시스템에서 찾을 수 있다.

도 1a는 본 발명의 실시예와 함께 이용될 수 있는 아날로그-디지털 변환을 위한 일례의 시스템의 블록도이다. 도 1a를 참조하면, ADC 어레이(110), 프로세서(120) 및 제어 로직(130)을 포함하는 입력 데이터 처리를 위한 회로의 일부분이 도시되어 있다.

ADC 어레이(110) 내의 각각의 ADC는 예컨대 이미지 센서(예컨대, 도 6의 회로 601)로부터의 픽셀 신호(PXL)와 같은 아날로그 신호를 대응하는 디지털 신호로 변환한다. ADC(110)에 의해 출력된 디지털 신호는 프로세서(120)에 의해 추가로 처리될 수 있다. 프로세서(120)는 예컨대 ADC 어레이(110)로부터의 디지털 신호를 MPEG1, MPEG2 또는 MPEG4와 같은 표준 비디오 포맷으로 압축하기 위해 디지털 신호 처리 방법을 이용할 수 있다. 프로세서(120)는 또한 코드 및/또는 다른 유용한 데이터가 저장될 수 있는 메모리(122)를 포함할 수 있다. 메모리(122)에 저장된 이 코드는 예컨대 디지털 신호 처리와 같은 다양한 기능을 수행하기 위해 프로세서(120)에 의해 실행될 수 있다. 메모리(122)는 또한 ADC(110)로부터의 디지털 신호 및/또는 ADC(110)로부터의 디지털 신호의 처리에서 비롯되는 디지털 신호를 저장하기 위해 이용될 수 있다.

제어 로직(130)은 ADC 어레이(110)를 포함한 다양한 모듈을 위한 클록 신호, 제어 신호 및 인에이블 신호와 명령을 발생하는 회로를 포함할 수 있다. 예컨대, 제어 로직(130)은 클록 신호가 연속적으로 작동하지는 않는(not continuously running) ADC 어레이(110) 내의 ADC에서의 카운팅을 위해 사용되는 클록 신호(CLK)를 발생할 수 있다. 작동 클록(running clock)은 펄스를 포함하는 한편, 비작동 클록(non-running clock)은 로우 상태 또는 하이 상태 중의 하나에 있다. 제어 로직(130)은 ADC(110) 내의 카운터가 특정의 일부 시간 동안 카운트를 할 수 있도록 인에이블 신호를 출력할 수 있으며, 또한 이들 신호를 리셋할 수 있다.

도 1b는 본 발명의 실시예와 함께 이용될 수 있는 아날로그-디지털 변환을 위한 일례의 시스템의 블록도이다. 도 1b를 참조하면, 아날로그 이미지 입력(151)을 수신하여 대응하는 신호를 출력할 수 있는 픽셀 어레이(160)를 포함하는 이미지 처리 시스템(150)이 도시되어 있다. 이 신호는 열 ADC(170)에 의해 디지털 표현으로 변환되고, 디지털 영역에서의 추가의 처리를 위해 디지털 처리 모듈(185)에 보내진다. 디지털 처리 모듈(185)은 아날로그 이미지 입력(151)의 디지털 표현인 디지털 이미지 출력(190)을 출력한다.

일반적으로, 광은 아날로그 정보로서 픽셀 어레이(160)의 각각의 픽셀(161)과 상호작용한다. 픽셀(161)은 행과 열로 배열되며, 이 행과 열은 픽셀 어레이(160)의 해상도를 정하며, 이미지 처리 시스템(104)에 의해 디지털 이미지 출력(190)으로 변환되는 아날로그 이미지 입력(151)의 양에 영향을 준다. 이러한 타입의 변환을 위한 각종 아키텍처는 통상적으로 2개의 범주로 나누어진다. 그 중 하나의 범주에 따르면, 픽셀(161)의 각각의 행으로부터의 열 데이터가 선택되어 다중화되며, 다중화된 데이터가 직렬 ADC 방식을 이용하여 디지털 데이터로 변환된다. 다른 하나의 범주에 따르면, 각각의 행의 데이터가 열 병렬 ADC 프로세스에 의해 디지털 데이터로 병렬로 컬럼 와이즈(column-wise) 변환된다. 도 1b는 이 두 번째 범주를 예시하고 있다.

아날로그 이미지 입력(151)은 픽셀 어레이(160)에서 검출된다. 행 제어 모듈(155)은 각각의 행의 데이터를 선택하고, 이 데이터를 열 ADC(170)의 세트에 보낸다. 각각의 열 ADC(170)는 로우 와이즈(low-wise) 데이터의 하나의 열(즉, 하나의 픽셀(161))을 열 제어 모듈(175)에 따라 병렬로 처리하여 행에 대한 대응하는 디지털 데이터를 발생한다. 행 제어 모듈(155) 및 열 제어 모듈(175)은 디지털 제어 모듈(165)에 의해 추가로 제어될 수도 있다.

아날로그-디지털 변환을 수행하기 위한 열 병렬 ADC 방식 내에서는 상이한 아키텍처가 이용 가능하다. 한 가지 이러한 방식은 "싱글 슬로프(single-slope)" ADC로 알려져 있다. 일례의 싱글 슬로프 ADC 방식에 따라, 기준 발생기 모듈(180)에 의해 발생된 기준 신호가 특정 슬로프로 램프(ramp)하고, 대응하는 픽셀(161)에 의해 수신된 아날로그 이미지 입력(151)으로부터 발생된 픽셀 신호에 비교된다. 열 ADC(170)는 램프 신호가 픽셀 신호를 교차하는 크로스오버 포인트를 검출한다. 이 크로스오버 포인트는 아날로그 기술 또는 디지털 기술을 이용하여 검출될 수 있다. 예컨대, 다양한 실시예가 크로스오버 포인트에 대응하는 값을 결정하기 위해 디지털 기술(예컨대, 카운터)을 이용할 수 있다.

기준 발생기 모듈(180)은 통상적으로 열 ADC(170) 모두와 전체적으로 연결되어, 열 ADC(170)가 공통 기준 신호를 공유하게 된다. 특히, 디지털 출력의 정확도는 크로스오버 포인트의 정확한 검출에 의해 영향을 받을 수 있으며, 이러한 크로스오버 포인트의 정확한 검출은 기준 레벨의 이동에 의해 영향을 받게 될 수 있다. 예컨대, 기준 레벨은 픽셀(161) 간에 변경될 수도 있거나, 및/또는 전원 공급장치에서의 움직임(예컨대, 잡음)에 따라 바뀔 수 있다. 기준 신호가 열 ADC(170)에 걸쳐 공유되고, 열 ADC(170)가 각각의 행에 대해 병렬로 작용하기 때문에, 기준 신호의 움직임은 로우 와이즈 이펙트(여기에서는 로우 와이즈 잡음으로 지칭됨)를 야기하는 경우가 있다.

로우 와이즈 잡음에 추가하여, 열 ADC(170)는 컬럼 와이즈 잡음을 겪을 수도 있다. 구체적으로, 열 ADC(170)는 통상적으로 픽셀 소스 팔로워, 열 비교기, 카운터 및 라인 메모리 타이밍, 클록의 스큐(skew in the clock), 및 ADC의 어레이에 걸친 램프 신호의 불균일(variation) 등과 같은 CFPN(column fixed pattern noise)의 여러 소스를 겪을 수 있다. 예컨대, 프로세스 불균일은 하나의 열 ADC(170)에서부터 또 다른 열 ADC까지의 회로 구성요소가 약간 상이하게 되도록 하여, 열 ADC(170)가 약간 상이한 트리거 포인트, 히스테리시스, 딜레이 등을 갖게 한다. 열 ADC(170)가 모든 행에 의해 공유되기 때문에, 이 CFPN은 행을 통해 전파하여 디지털 이미지 출력(190)에 영향을 줄 수 있다.

열 ADC(170)를 서로에 대하여 교정하는 것은 CFPN 소스의 작용을 완화시킬 수 있다. 이에 따라, 통상의 열 ADC(170)는 아날로그 및/또는 디지털 상관 이중 샘플링(CDS) 방식을 이용할 수 있다. 예컨대, 아날로그 CDSSMS 픽셀 소스 팔로워 오프셋을 제거할 수 있고, 디지털 CDS는 다른 오프셋을 제거할 수 있다.

도 2는 본 발명의 실시예에 따른 일례의 열 병렬 아날로그-디지털 변환기 구성의 블록도이다. 도 2를 참조하면, 픽셀 어레이(200) 및 ADC 어레이(210)가 도시되어 있다. 픽셀 어레이(200)는 픽셀 소자(201) 및 스위칭 소자(202)를 포함할 수 있다. 픽셀 소자(201)는 예컨대 픽셀 소자(201)에 의해 검출된 광의 양에 비례하는 전압을 출력하는 적합한 회로를 포함할 수 있다. 픽셀 소자(201)는 입사광의 특정 파장에 민감할 것이다. ADC 어레이(210)는 예컨대 각각의 ADC 소자(211)가 픽셀 소자(201)의 열에 대응하는 ADC 소자(211)의 어레이를 포함할 수 있다. ADC 소자(211)의 출력은 메모리 블록(212)에 저장될 수 있다.

동작 시에, 예컨대 제어 로직(130)(도 1a)으로부터의 적합한 제어 신호에 의해 스위칭 소자(202)가 적절하게 개방 및 폐쇄되어, 특정 픽셀 소자(201)로부터의 출력 전압이 ADC 어레이(210)에 보내질 수 있다. 이에 따라, 각각의 열(Column_1 내지 Column_n)에 대해, 모든 행(Row_1 내지 Row_n)에서의 단지 하나의 특정 스위치 소자(202)만이 폐쇄되어, 대응하는 픽셀 소자(201)로부터의 출력 전압이 ADC 어레이(210)에 보내질 수 있다.

열(Column_1 내지 Column_n) 내의 픽셀 소자(201) 중의 하나로부터의 출력 전압이 대응하는 ADC 소자(211)에 의해 등가의 디지털 값으로 변환될 수 있다. 그러나, 복수의 ADC 소자(211)가 있으므로, 각각의 ADC 소자(211)는 각각의 ADC 소자(211)가 소정의 입력에 대해 유사한 디지털 값을 출력하도록 교정될 필요가 있을 것이다. 이러한 교정은 예컨대 행 주사 시간(row scan time) 동안 한 번 또는 프레임 동안 한 번과 같이 주기적으로 행해질 수도 있다. 교정을 위한 구체적인 기간은 설계 및/또는 구현 방법에 좌우될 수 있다.

도 3은 본 발명의 실시예에 따른 아날로그-디지털 변환을 위한 일례의 시스템의 블록도이다. 도 3을 참조하면, ADC 소자(211)와 유사할 수도 있는 ADC 소자(300)를 도시하고 있으며, 이 ADC 소자(300)는 비교기(310), 카운터(320), 교정 메모리(330) 및 메모리 블록(340)을 포함한다.

비교기(310)는 예컨대 픽셀 어레이(200)로부터의 픽셀 신호(PXL) 및 예컨대 제어 로직(130)으로부터의 램프 신호(RMP)를 입력으로 가질 수 있다. 비교기(310)는 입력 신호(PXL)를 비교하고, 램프 신호(RMP)와 픽셀 신호(PXL)가 실질적으로 서로 동일할 때에 출력(Cmp_Out)을 확정(assert)한다. 카운터(320)는 예컨대 제어 로직(130)으로부터 로드 신호(LD), 인에이블 신호(EN), 클리어 신호(CLR), 및 클록 신호(CLK)를 수신하는 업 카운터이어도 된다. LD, EN, CLR, CLK 등과 같은 다양한 명령 신호가 도 3에 도시되어 있지 않다. 필요한 경우, 카운터(320)는 어떠한 값으로 로딩될 수도 있으며, 인에이블 신호에 의해 인에이블될 때, 로딩된 값에서부터의 카운팅을 클록 신호의 각각의 상승 에지에서 개시한다. 클리어 신호(CLK)는 카운터를 제로의 값으로 로딩하는 것과 동일할 것이다.

교정 저장장치(330)는 교정값을 저장하기 위한 적합한 회로를 포함할 수 있다. 교정 메모리(330)는 예컨대 반전 출력 및 비반전 출력을 갖는 회로를 포함할 수 있다. 이 교정값은 예컨대 로드 신호(LD)가 제어 로직(130)으로부터 수신될 때에 카운터(320)에 로드될 수 있다. 메모리 블록(340)은 입력 픽셀 신호에 대응하는 디지털값을 저장하기에 적합한 회로를 포함할 수 있으며, 여기서 디지털값은 카운터(320)의 출력이다. 메모리 블록(340)은 구현예에 따라서는 다양한 크기의 것으로 될 수 있다. 메모리 블록(340)은 예컨대 픽셀의 행에 대응하는 디지털 값을 유지하기에 충분한 정도로 클 수도 있다.

동작 시, ADC 소자(300)에 대한 2가지의 작동 단계가 있을 수 있다. 그 한 단계는 교정 단계이고, 다른 단계는 변환 단계이다. 교정 단계 동안, 비교기(310)는 예컨대 제어 로직(130)으로부터의 리셋 신호 또는 자동 제로 신호(AZ)를 통해 리셋될 수 있으며, 픽셀 신호(PXL)는 교정 전압으로 설정될 수 있다. 교정 전압은 예컨대 픽셀 어레이(200)로부터 올 수도 있으며, 이 경우 추가의 스위치 소자(202)가 폐쇄되어 각각의 ADC 소자(211)에 교정 전압을 출력할 수 있다. 교정 전압은 예컨대 비교기(310)의 제조 동안에 결정되었을 수도 있다. 카운터(320)는 제로로 소거되며, 각각 클리어 신호(CLR) 및 인에이블 신호(EN)를 통해 카운트하도록 인에이블된다.

입력 램프 신호(RMP)는 램프 다운을 개시할 것이며, 카운터(320)는 작동 클록 신호(CLK)를 통해 카운트를 개시할 수 있다. 램프 신호(RMP)가 실질적으로 입력 신호(PXL)의 전압과 동일한 전압일 때에, 비교기(310)는 그 출력 신호(Cmp_Out)를 확정한다. 비교기(310)로부터의 확정된 출력 신호(Cmp_Out)는 카운터(320)에 의한 카운팅을 디스에이블하기 위해 이용될 수 있다. 카운터(320)로부터의 카운트는 그 후 교정 메모리(330)에 저장된다. 이 저장된 카운트는 입력 신호(PXL)를 변환 단계 동안 등가의 디지털값으로 변환할 때에 교정 오프셋을 위해 이용될 수 있다.

추가로, 본 발명의 다양한 실시예는 카운터(320)가 작동 클록 신호(CLK)의 제1 기간 후에 카운팅을 개시하도록 할 수 있다. 따라서, 램프 신호(RMP)의 개시에서부터 램프 신호(RMP)가 실질적으로 입력 신호(PXL)와 동일한 전압일 때까지의 시간에서의 k개의 실제 CLK 사이클에 따라 카운터(320)에 의해 k의 카운트값이 카운트된다. 카운트값 k는 그 후 교정 저장장치(330)에 저장된다.

변환 단계 동안, 교정 메모리(330)에 저장된 카운트 k의 반전된 값 -k이 카운터(320)에 로드될 수 있다. 따라서, 변환 단계 동안, 카운터(320)는 먼저 제로의 카운트에 도달하도록 교정 오프셋을 카운트하고, 그 후 입력 신호(PXL)를 오프셋이 자동으로 고려된 등가의 디지털 값으로 변환하기 위해 제로로부터의 카운트를 개시한다.

도 4는 본 발명의 실시예에 따른 아날로그-디지털 변환을 위한 일례의 시스템의 블록도이다. 도 4를 참조하면, ADC 소자(211)와 유사한 ADC 소자(400)가 도시되어 있으며, 이 ADC 소자(400)는 비교기(410), 카운터(420) 및 메모리(430)를 포함한다. 비교기(410), 카운터(420) 및 메모리(430)는 도 3을 참조하여 설명한 대응하는 모듈과 유사할 수도 있다. 역시, 각종 명령 신호는 도시되어 있지 않다.

도 5는 일례의 리플 업 카운터(ripple up counter)의 블록도이다. 도 5를 참조하면, D 플립플롭(510, 520, 530)을 포함하는 간략한 리플 카운터가 도시되어 있다. 입력 클록은 제1 D 플립플롭(510)을 구동할 수 있으며, 비반전 출력 Q는 카운터의 최하위 비트(Bit0)일 것이다. D 플립플롭(510)의 반전 출력 Qn은 다음 D 플립플롭(520)에 대한 클록킹 신호(clocking signal)이다. D 플립플롭(520)의 Q 출력은 그 다음 최하위 비트(Bit1)이다. 요구된 수의 카운트 비트를 위해 회로에 추가의 D 플립플롭이 추가될 수도 있다.

비동기식 카운터가 설명되어 있지만, 본 발명은 이러한 것으로 한정되지 않는다. 예컨대, 동기식 카운터가 사용될 수도 있다. 그러나, 동기식 카운터는 비동기식 카운터보다 더 많은 회로를 요구할 수도 있다. 또한, 카운터의 각종 특징부가 도시되어 있지 않다. 예컨대, 어플리케이션에 따라서는, 카운터가 카운트를 개시할 값을 로드할 수 있거나, 카운터를 제로로 소거할 수 있거나, 카운터를 제어하기 위해 인에이블 신호를 갖도록 할 수 있는 것이 바람직할 것이다.

도 6은 본 발명의 실시예에 따른 아날로그-디지털 변환 시스템(600)을 위한 일례의 시스템의 회로도이다. 도 6을 참조하면, 아날로그-디지털 변환 시스템(600)은 픽셀 유닛(601)(도 1b의 픽셀(161)과 유사할 수도 있음), 열 병렬 ADC(602)(도 1b의 ADC 어레이(170)의 ADC 또는 도 2의 ADC 어레이(210)의 ADC(211)와 유사할 수도 있음), 카운터(620), 및 메모리(630)를 포함할 수 있다.

픽셀 유닛(601)은 도 6에 도시된 바와 같이 본 발명의 실시예에 따른 4-트랜지스터 이미지 센서 구조의 것이다. 그러나, 본 발명은 이러한 것으로 한정될 필요가 없다. 다른 트랜지스터 구조 또한 픽셀 출력 신호(PXL)를 출력하기에 충분할 수 있다. 도 1b의 픽셀 어레이(160)의 복수의 픽셀 유닛(161) 중의 특정 픽셀 유닛은 ROW SELECT에 하이 상태의 입력 신호를 확정함으로써 선택될 수 있다. 로우 상태의 신호가 PIXEL RESET에 입력될 때, 포토다이오드(605)에 대한 포토 이미지 입력에 대응하는 아날로그 전압 신호가 픽셀 출력 신호 PXL로서 출력된다. 하이 상태의 신호가 PIXEL RESET으로서 입력될 때, 리셋 전압 Vrst이 픽셀 출력 신호 PXL로서 출력된다. PXL로서 출력된 리셋 전압 Vrst은 다크 상태를 표현할 수 있으며, 이 상태에서는 포토다이오드(605)로부터의 아날로그 신호 성분이 픽셀 출력 신호 PXL로 확정되지 않는다.

도 6에서는, 비교기 소자(211)와 유사한 싱글 스테이지 비교기 소자(601)가 도시되어 있으며, 이 비교기 소자는 비교기(610), 커플링 커패시터(C1, C2) 및 스위칭 소자(SW1, SW2)를 포함한다. 싱글 스테이지 비교기(610)가 도 6에 도시되어 있지만, 본 발명은 이러한 것으로 한정되지 않는다. 2개의 입력 신호의 전압 레벨을 비교하기 위해 더블 스테이지 또는 다른 멀티 스테이지(싱글 엔디드(single-ended)이던 또는 차동형이던 간에)를 포함한 다양한 타입의 비교기가 이용될 수 있다.

모든 픽셀이 모든 시간에 리셋 모드에 있는(즉, Vrst가 비교기의 PXL 입력에 인가됨) 교정 행으로 개시하고, 도 6 및 도 7을 참조하면, 스위칭 소자(SW1, SW2)가 폐쇄되어, 비교기(610)의 입력 PXL 및 RMP를 알려진 상태로 리셋하기 위해 예컨대 제어 로직(130)으로부터의 tO에서의 오토 제로 명령(AZ) 출력으로 비교기(610)를 오토 제로로 함으로써 교정 단계를 개시할 수 있다. 하이 상태의 신호를 PIXEL RESET으로 확정함으로써, 픽셀 소자(601)가 다크 상태로 유지되거나, 또는 포토다이오드(605)로부터의 아날로그 신호가 비교기(610)에 확정되는 것이 방지된다. 그 대신, 리셋 전압 Vrst이 비교기(610)의 PXL 입력에 확정되며, 오토 제로 전압 Vaz가 노드 a에 나타나게 될 것이다.

교정 행은 도 9에 도시되어 있으며, 리셋 전압 Vrst이 항상 비교기의 PXL 입력에 확정되는 tO-t7 동안 수행된 교정 동작을 참조한다. 제1 램프 다운이 수행되는 시구간 t1-t4이 교정 단계로 지칭되며, 시구간 t4-t7은 변환 단계로 지칭된다.

램프 개시 전압 Vramp0를 갖는 램프 신호가 비교기(610)에 대한 입력 RMP에 확정된다. 비교기(610)의 노드 B 입력에는 오토 제로 전압 Vaz와 비교기 오프셋 전압 Vos의 합계(즉, Vaz+Vos)와 동일한 전압이 가해진다. Vos는, 이 Vos 요소가 변환 단계에서 추출되지 않으면 CFPN에 기여하는 성분인 ADC에 존재하는 오프셋 전압이다.

도 7은 이상적인 교정 프로세스를 보여주는 타이밍도이다. 열 병렬 ADC에서의 비교기의 교정을 위해, PIXEL RESET은 비교기에 픽셀 신호가 인가되지 않도록 하이 상태로 설정된다. tO에서, 비교기는 스위치(SW1, SW2)를 폐쇄함으로써 오토 제로로 된다(즉, AZ=1). 그리고나서, 리셋 전압 Vrst(픽셀의 다크 이미지를 나타내는)가 비교기의 PXL 입력에 인가된다. 램프 개시 전압 Vramp0을 갖는 램프 신호가 비교기의 RMP 입력에 인가된다. 그러므로, 노드 A에서의 전압은 오토 제로 전압 Vaz가 되고, 노드 B에서의 전압은 Vaz + Vos가 된다.

교정 단계는 오토 제로 신호 AZ를 도 7에 도시된 바와 같이 t1에서 로우 상태로 리셋함으로써 지속되며, 그 결과 스위치(SW1, SW2)를 개방시킨다. t2에서, 램프 신호는 매 클록 사이클 CLK에 대해 스텝 전압 Vstep만큼 램프 개시 전압 Vramp0로부터 스텝 다운을 시작한다. 본 발명의 실시예에서, 램프 다운 동작은 소정수의 클록 사이클 m까지 지속할 것이다. 즉, 램프 다운 동작은 t2-t4 사이에 카운터(620)에 입력된 클록 사이클의 총수가 m이기 때문에 t4까지 지속할 것이다.

그러나, t3에서, 비교기(610)의 입력 노드 A 및 B에서의 전압은 동일하며, 이것은 비교기(610)가 비교기 출력 신호(Cmp_Out)를 하이 상태에서 로우 상태로 토클링하도록 할 것이다. 이것은 그 다음에는 카운터(620)가 카운팅을 중지하도록 하고, 카운트 값 k1을 메모리(630)에 저장하도록 할 것이다.

그 후, 카운트 값 k1이 -k1으로 변환되고, 다시 카운터(620)에 로드된다.

교정 단계는 t5에서 제2 램프 다운 동작을 수행함으로써 지속된다. 제2 램프 다운 동작은 M개의 클록 사이클 동안 수행되며, 여기서 M은 m보다 크다. t6에서, 램프 신호는 소정수의 클록 사이클 M까지 매 클록 사이클 CLK에 대해 스텝 전압 Vstep만큼 램프 개시 전압 Vramp으로부터 램프 다운을 시작한다. 그러므로, 램프 다운 동작은 t5-t7 사이에 카운터(620)에 입력된 클록 사이클의 총수가 M이기 때문에 t7까지 지속될 것이다.

그러나, t6에서, 비교기(610)의 입력 노드 A 및 B에서의 전압은 동일하며, 이것은 비교기(610)가 비교기 출력 신호(Cmp_Out)를 하이 상태에서 로우 상태로 토글링하도록 할 것이다. 이것은 그 다음에 카운터(620)가 t6에서 카운팅을 중지하도록 할 것이다. t5와 t6 사이의 시구간에서, 총 k2 개의 클록 사이클이 카운터(620)에 의해 카운트된다. 이 제2 카운팅 동작을 위해, 카운터(620)는 -k1의 카운트 값으로 사전 설정된다. 그러므로, 최종 카운트 값은 k2-k1과 동일할 것이다. 이상적인 상황에서, 제1 램프의 슬로프와 제2 램프의 슬로프가 동일하기 때문에 k2는 k1과 동일할 것이다. 0=k2-k1일 때, ADC(600)의 비교기(610)에 존재하는 오프셋 전압 Vos은 소거된다.

그러나, 도 7에 대하여 전술한 바와 같은 이러한 이상적인 상황은 실제 동작 상황에서 항상 반복하지는 않는다. 도 8을 참조하면, 비교기의 입력 노드 B에서 음의 오프셋 전압(즉, Vos ＜ 0)이 발견될 수도 있는 상황이 존재할 수도 있다. 그러므로, 도 8에 도시된 바와 같이, t0와 t7 사이의 교정 단계의 모든 국면 동안 입력 노드 A에 나타나는 오토 제로 전압 Vaz은 비교기(610)의 입력 노드 B에서 발견되는 최대 전압(Vaz + Vos, 여기서 Vos＜0)보다 높게 될 것이다.

이것은 비교기(610)의 입력 노드 A와 B에서의 전압이 시구간 t2-t4와 t5-t7에서의 램핑 다운 동작 동안 결코 교차하지 않을 것이기 때문에 대부분 문제가 된다. 따라서, t2-t4의 제1 램프 다운 동안, 카운터는 m 클록 사이클을 카운트할 것이고(즉, k2=m), t5-t7의 제2 램프 다운 동안, 카운터는 M 클록 사이클을 카운트할 것이다(즉, k2=M). 이에 의해 제1 카운터 값 k1이 제2 카운터 값 k2와 동일하게 되지 않는다. 보다 구체적으로, k2-k1은 제로보다 크게 될 것이며(또는 M-m ＞ 0), 이것은 비교기(610)의 입력 노드 B에서 나타나는 오프셋 전압 Vos가 소거될 수 없다는 것을 의미한다. 비교기 출력 Cmp_Out은 하이 상태로 유지될 것이며, t0-t7의 교정 단계 동안 로우 상태로 토글링되지 않은 것이다.

도 9에 도시된 또 다른 문제시 되는 상황에서, 노드 A와 B에서의 전압은 t2-t4의 제1 램프 다운 기간 동안 교차하지 않고, t5-t7의 제2 제2 램프 다운 기간 동안 t6에서만 교차할 것이다. k2가 k1보다 크기 때문에, 여기서 k1=m임, ADCout은 k2-m과 동일하게 되고, 여기서 k2-m ＞ 0 이다. 그러므로, Vos는 소거될 수 없다.

이러한 문제를 해소하기 위해, 도 10 내지 도 12에 대하여 아래에 설명된 본 발명의 실시예는 초기 교정 오프셋 전압 Vcal0를 이용한다. 즉, 도 10a를 참조하면, Vcal0의 초기 교정 오프셋 전압이 도입된다. 비교기(610)의 RMP 입력에 램프 개시 전압 Vramp0를 인가하는 대신, 교정 단계 동안 비교기(610)의 RMP 입력에 Vramp0 - Vcal0가 확정된다. 시구간 t0-t1 사이의 오토 제로 동작 동안, 오토 제로 전압 Vaz는 비교기(610)의 입력 노드 A에 제공될 것이며, 오프셋 전압 Vos에 추가된 오토 제로 전압 Vaz(즉, Vaz + Vos)이 비교기(610)의 입력 노드 B에 제공될 것이다.

도 10b에 도시된 바와 같이 비교기(610)가 오토 제로 동작에서 벗어날 때(즉, 스위치(SW1, SW2)가 개방될 때), 노드 RMP는 다시 Vramp0로 상승되는 한편, PXL은 Vrst로 유지된다. 그 결과, 오토 제로 전압 Vaz가 비교기(610)의 입력 노드 A에서 나타날 것이며, 오토 제로 전압 Vaz, 오프셋 전압 Vos, 및 초기 교정 전압 Vcal0의 합(즉, Vaz + Vos + Vcal0)이 비교기(610)의 입력 노드 B에 제공될 것이다. 이것은 시구간 t1-t2에 나타내어져 있다.

초기 교정 전압값 Vcal0를 선택할 때, Vcal0의 값은 제1 카운트 값 k1이 m에 도달하기에 충분한 정도로 크게 선택된다. 즉, 도 11의 시구간 t2-t4에 나타낸 바와 같이, 입력 노드 B에서의 제1 램프 다운 전압은 비교기(610)의 입력 노드 A에 제공되는 Vaz 전압을 교차하지 않을 것이다. t4에서 m 클록 사이클의 종료 시에, 입력 노드 A에서의 전압은 비교기(610)의 입력 노드 A에서 나타나는 Vaz 전압보다 높을 것이다. 도 11의 노드 A와 B에서의 전압의 차는 Vdelta로 표시되어 있다.

그 후, M개의 클록 사이클에 대해 시구간 t5-t7 동안 제2 램프 다운 동작이 수행되며, 여기서 M은 m보다 크다. M이 m보다 크기 때문에, 노드 B에서의 제2 램프 다운 전압은 t6에서 노드 A에서의 Vaz 전압을 교차할 것이다. t6에서, 출력 비교기 전압 Cmp_Out은 로우 상태로 토글링하고, 카운터(620)를 카운팅 동작을 중지하도록 트리거할 것이다. t6에서, k2-m의 카운트 값이 카운터(620)에 저장될 것이다. t4에서의 차이 전압 Vdelta은 스텝 전압 Vstep을 k2와 m 클록 사이클의 차이에 승산함으로써 계산될 수 있다. 즉, Vdelta = (k2-m) * Vstep이 된다. Vdelta는 제1 램프 다운 전압의 슬로프와 제2 램프 다운 전압의 슬로프가 동일하기 때문에 이러한 방식으로 계산될 수 있다.

Vdelta를 계산하면, 도 11에 나타낸 바와 같은 비교기(610)의 입력 노드 A에서의 전압 곡선이 하방으로 시프트되어, 제1 램프 다운 전압이 t4에서 입력 노드 A에서의 Vaz 전압을 충분히 교차할 수 있도록 하기 위한 최종 교정 전압 VcalF(도 12)이 결정될 수 있다. 이를 위해, 최종 교정 전압 VcalF은 초기 교정 전압 Vcal0과 차이 전압 Vdelta의 합에 작은 추가 전압 Vextra를 더한 것이 되도록 결정될 수 있다. 즉, VcalF = Vcal0 - Vdelta - Vextra가 된다.

더욱이, m은 어레이 내의 복수의 ADC 중의 최대 ADC 출력값과 최소 ADC 출력값 간의 차이보다 크도록(즉, ADCoutmax - ADCoutmin ＜ m) 선택된다. 즉, 클록 사이클 m은 ADC의 어레이 내의 각각의 열 병렬 ADC에서 결정된 모든 ADCout 값의 최대값 내지 최소값 범위보다 크다. 그러나, ADCoutmax - ADCoutmin ≥ m이면, m은 증가되어야 하고, 도 11에 대해 설명된 동작을 반복한다.

그러므로, Vdelta는 최대 ADC 출력값 ADCoutmax을 갖는 ADC 어레이 내의 ADC 소자로부터 결정되는 것이 이로울 것이다.

차이 전압 Vextra는 다음의 수식에 의해 결정될 것이다:

Vextra ＜ [m - (ADCoutmax - ADCoutmin)] * Vstep

다시 도 12를 참조하면, 최종 교정 전압 VcalF를 결정한 즉시, ADC는 액티브 로우 동작을 위해 준비된다.

액티브 로우 동작에서, 도 7에 대해 설명한 것과 유사한 교정 단계의 동작이 비교기의 PXL 입력에서 유입된 실제 픽셀 아날로그 신호 및 비교기의 RMP에서 확정된 최종 교정 전압 VcalF로 수행된다. 예컨대, t1-t4 동안(그러나 교정 단계 대신에 변환 단계를 가정하면), PXL 입력에서의 전압은 픽셀의 리셋 전압 Vrst과 동일할 것이고, t4-t7 동안 PXL 입력에서의 전압은 PXL에 유입된 실제 픽셀 아날로그 신호 Vsignal과 동일할 것이다.

그러나, 본 발명은 도면부호 330과 같은 별도의 교정 저장장치를 필요로 하는 것으로 한정되지 않는다. 교정 단계 동작의 동일한 개념이 교정 저장장치(330)를 갖지 않은 ADC 소자(400)에 적용될 수 있다. 별도의 교정 저장장치(330)를 이용하지 않는 교정 단계 동작은 본 발명의 실시예에 따라 도 13 내지 도 17에 대하여 아래에 상세하게 설명된다.

도 13을 참조하면, 별도의 교정 저장장치가 없기 때문에, 카운팅 동작은 노드 A 및 B에서의 전압이 동일하게 될 때(즉, t3에서) 개시하지 않는다. 도 13에 도시된 이상적인 상황에서, 노드 B에서의 전압은 오토 제로 전압 Vaz과 오프셋 전압 Vos의 합(즉, Vaz + Vos)이다. 노드 B에서의 전압이 t3에서 Vaz로 램프 다운할 때, 카운터(620)는 m번째 클록 사이클이 t4에서 입력될 때까지 카운트를 개시할 것이다. t3-t4 동안 입력된 전체 클록 사이클이 m-k1이며, 그에 따라 m-k1의 카운트 값이 카운터(620)에 유지된다.

그 후, 도 14를 참조하면, t5-t7 동안 제2 램프 다운이 수행되며, 이 경우, 카운터가 개시되어 t5-t6 동안 카운트한다. k2개의 클록 사이클이 t5-t6 동안 입력된다. 카운터(620)는 m-k1으로부터 시작하는 k2 클록 사이클의 카운팅을 개시한다. 그러므로, ADCout은 k2+m-k1일 것이며, t2-t4 및 t5-t7 동안 제1 램프 다운의 슬로프와 제2 램프 다운의 슬로프가 동일하기 때문에 k1=k2이 되므로, ADCout은 m과 동일하게 될 것이다(즉, ADCout=m). m의 최종 카운트 값은 메모리(430)에 출력될 것이며, 이것은 바람직하지 않은 오프셋 전압 Vos이 소거되었다는 것을 의미할 것이다.

그럼에도 불구하고, 실제 동작 환경은 항상 이상적이지는 않다. 도 8에 대해 설명한 것과 유사한 이상적이지 않은 상황을 참조하면, 비교기 출력 신호 Cmp_Out이 카운팅 동작을 개시하는 상태를 결코 변경하지 않도록, 음의 오프셋 전압(즉, Vos＜0)이 ADC 소자에 제공된다. 카운터(420)는 제1 램프 다운 동안(즉, t4를 참조) 카운트하지 않을 것이지만, t5-t7 동안의 제2 램프 다운 동안에는 M까지 카운트할 것이다. 이러한 이상적이지 않은 상황은 ADC 출력 신호(ADCout)가 M과 동일할 때에 식별되며, 여기서 M은 m보다 더 크다(즉, ADCout = M, 여기서 M＞m). ADC 출력 신호 ADCout가 m과 동일하지 않기 때문에, CFPN과 같은 바람직하지 않은 잡음에 기여하는 오프셋 전압 Vos은 소거될 수 없다.

도 9에 대해 설명한 것과 같은 또 다른 이상적이지 않은 상황인 도 15를 참조하면, 오프셋 전압 Vos가 너무 커서 t2-t4의 동안의 제1 램프 다운 동안 카운팅 동작을 수행하지 못하지만 t5-t7 동안의 제2 램프 다운 동안 카운팅 동작을 수행하는 경우가 있을 수 있다. 카운터(420)는 제1 램프 다운 동안(즉, t4에서) 카운트하지 않고, t5-t7 동안의 제2 램프 다운 동안 k2까지 카운트할 것이며, 여기서 k2＞m이다. 이러한 이상적이지 않은 상황은 ADC 출력 신호 ADCout이 k2에 동일할 때 식별되며, 여기서 k2는 m보다 크다(즉, ADCout=k2, 여기서 k2＞m). k2의 ADC 출력 신호 ADCout이 m과 동일하지 않기 때문에, CFPN과 같은 바람직하지 않은 잡음에 기여하는 오프셋 전압 Vos은 이러한 이상적이지 않은 상황에서는 소거될 수 없다.

이러한 문제점을 해소하기 위해, 도 16 및 도 17에 대하여 아래에 설명된 본 발명의 실시예는 초기 교정 오프셋 전압 Vcal0를 이용한다. 즉, 도 16을 참조하면, Vcal0의 초기 교정 오프셋 전압이 비교기의 RMP 입력에 대한 램프 개시 전압 Vramp0에 추가하여 추가로 도입된다(즉, 교정 단계 동안 비교기의 RMP 입력에 Vramp0 - Vcal0가 확정된다). 시구간 t0-t1 사이의 오토 제로 동작 동안, 오토 제로 전압 Vaz는 비교기의 입력 노드 A에 제공될 것이고(도 16에서 A를 참조), 오토 제로 전압 Vaz가 오프셋 전압 Vos에 추가하여(즉, Vaz + Vos) 비교기의 입력 노드 B에 제공될 것이다(도 16에서 B를 참조).

도 10b에 도시된 바와 같이 비교기가 오토 제로 동작에서 벗어날 때(즉, 스위치(SW1, SW2)가 개방될 때), 비교기의 PXL 입력에서의 전압은 Vrst를 유지할 것이고, 비교기의 RMP에서의 전압은 Vramp0까지 상승할 것이다. 이것은 비교기의 입력 노드 A에 제공된 오토 제로 전압 Vaz을 야기하며, 오토 제로 전압 Vaz, 오프셋 전압 Vos 및 초기 교정 전압 Vcal0의 합(즉, Vaz + Vos + Vcal0)이 비교기의 입력 노드 B에 제공될 것이다. 이것은 도 16의 시구간 t1-t2에 도시되어 있다.

초기 교정 전압값 Vcal0를 선택할 때, t4에서 제1 카운팅 동작을 발생시키지 않을 Vcal0의 값이 선택된다. 즉, 도 11의 시구간 t2-t4에 도시된 바와 같이, 입력 노드 B에서의 제1 램프 다운 전압은 비교기의 입력 노드 A에 제공된 Vaz 전압을 교차하지 않을 것이다. t4에서의 m 클록 사이클의 종료 시에, 입력 노드 B에서의 전압은 비교기의 입력 노드 A에서 나타나는 Vaz보다 높게 될 것이다. 도 16의 t4에서 노드 A 및 B에서의 전압의 차이는 Vdelta로서 나타내어져 있다.

그 후, M개의 클록 사이클에 대해 시구간 t5-t7 동안 제2 램프 다운 동작이 수행되며, 여기서 M은 m보다 크다. M이 m보다 크기 때문에, 노드 B에서의 제2 램프 다운 전압은 t6에서 노드 A에서의 Vaz을 교차할 것이다. t6에서, 출력 비교기 전압 Cmp_Out은 하이 상태로부터 로우 상태로 토클할 것이고, 카운터를 카운팅 동작을 중지하도록 트리거한다. t6에서, k2의 카운트 값은 카운터에 저장될 것이다.

t4에서의 차이 전압 Vdelta는 k2 및 m 클록 사이클의 차이와 스텝 전압 Vstep을 승산함으로써 계산될 수 있다. 즉, Vdelta = (k2-m) * Vstep이 된다. Vdelta는 제1 램프 다운 전압의 슬로프와 제2 램프 다운 전압의 슬로프가 동일하기 때문에 이러한 방식으로 계산될 수 있다.

Vdelta를 계산한 즉시, 비교기의 입력 노드 A에서의 전압 곡선이 하방향으로 시프트되어 제1 램프 다운 전압이 t4에서 입력 노드 A에서의 Vaz 전압을 충분히 교차할 수 있도록, 최종 교정 전압 VcalF가 결정될 수 있다. 이를 위해 그리고 도 17을 참조하면, 최종 교정 전압은 초기 교정 전압 Vcal0를 차이 전압 Vdelta에 작은 추가 전압 Vextra를 더한 것만큼 감산함으로써 결정될 수 있다. 즉, VcalF = Vcal0 - (Vdelta + Vextra)가 된다.

더욱이, m은 어레이 내의 복수의 ADC 중의 최대 ADC 출력값과 최소 ADC 출력값 간의 차이보다 크도록(즉, ADCoutmax - ADCoutmin ＜ m) 선택된다. 즉, 클록 사이클 m은 ADC의 어레이 내의 각각의 열 병렬 ADC에서 결정된 ADCout 값의 최대 범위 내지 최소 범위보다 크게 된다. 그러나, ADCoutmax - ADCoutmin ≥ m이면, m은 증가되어야 하며, 도 16에 대해 전술한 동작을 반복한다.

그러므로, Vdelta는 최대 ADC 출력값 ADCoutmax를 갖는 ADC 어레이 내의 ADC 소자로부터 결정되는 것이 이로울 것이다.

차이 전압 Vextra는 이하의 수식에 의해 계산될 것이다:

Vextra ＜ [m - (ADCoutmax - ADCoutmin)] * Vstep

도 17을 참조하면, 최종 교정 전압 VcalF를 결정한 즉시, ADC가 액티브 로우 동작을 위해 준비된다.

액티브 로우 동작에서, 도 7에 대하여 설명한 것과 유사한 교정 단계의 동작이 비교기의 PXL 입력에 도입된 실제 픽셀 아날로그 신호와 비교기의 RMP에 확정된 최종 교정 전압 VcalF로 수행된다. 예컨대, t1-t4 동안(그러나, 교정 단계 대신 변환 단계를 가정함), PXL 입력에서의 전압은 픽셀의 리셋 전압 Vrst와 동일할 것이고, t4-t7 동안 PXL 입력에서의 전압은 PXL에 도입된 실제 픽셀 아날로그 신호 Vsignal와 동일할 것이다.

본 발명을 특정 실시예를 참조하여 설명하였지만, 당해 기술 분야에 익숙한 사람이라면 본 발명의 범위로부터 일탈하지 않고서도 다양한 변경이 이루어질 수 있고 등가물로 대체될 수도 있다는 것을 이해할 것이다. 또한, 본 발명의 범위에서 벗어나지 않고서도 본 발명의 교시에 특별한 상황 또는 소재를 채용하는 다수의 변형도 가능할 것이다. 따라서, 본 발명은 개시된 특정 실시예로 한정되지 않고, 첨부된 청구범위의 범위 내에 있는 모든 실시예를 포함할 것이다.

Claims (26)

1. 아날로그-디지털 변환기(ADC)를 이용하는 방법에 있어서,
   교정 사이클 동안, 오토 제로 기간(auto-zero period) 동안의 상기 ADC 내의 비교기의 제1 입력 및 제2 입력에 오토 제로 전압을 인가하는 단계;
   상기 오토 제로 기간의 종료 시에 상기 제2 입력에 제1 교정 전압(calibration voltage)을 추가하는 단계;
   상기 오토 제로 기간의 종료 시의 상기 제2 입력에서의 전압과 상기 ADC의 교정 단계(calibration phase) 동안 상기 제2 입력에서 결정될 수 있는 최대 전압차 간의 차이 전압을 결정하는 단계;
   상기 차이 전압보다 큰 교정 오프셋 전압을 결정하는 단계; 및
   상기 제1 교정 전압을 상기 교정 오프셋 전압만큼 감소시킴으로써, 변환 사이클 동안 상기 제2 입력에 인가되는 제2 교정 전압을 발생하는 단계
   를 포함하는 것을 특징으로 하는 아날로그-디지털 변환기의 이용 방법.
2. 제1항에 있어서,
   상기 제2 입력에서의 전압을 사전 결정된 교정 시간 동안 꾸준한 속도(steady rate)로 감소시키는 단계를 더 포함하는 것을 특징으로 하는 아날로그-디지털 변환기의 이용 방법.
3. 제2항에 있어서,
   사전 결정된 교정 시간 동안, 비교기 출력 논리 레벨이 일정하게 유지하는지를 검증하는 단계를 더 포함하며, 일정한 비교기 출력 논리 레벨은 상기 제2 입력에서의 전압이 상기 제1 입력에서의 전압보다 크다는 것을 나타내는 것을 특징으로 하는 아날로그-디지털 변환기의 이용 방법.
4. 제1항에 있어서,
   변환 사이클의 변환 단계 및 각각의 교정 단계의 오토 제로 기간의 종료시에 상기 제2 입력에 상기 교정 오프셋 전압을 인가하는 단계를 더 포함하는 것을 특징으로 하는 아날로그-디지털 변환기의 이용 방법.
5. 제4항에 있어서,
   상기 제2 입력에서의 전압을 사전 결정된 교정 시간 및 사전 결정된 변환 시간 동안 꾸준한 속도로 감소시키는 단계를 더 포함하는 것을 특징으로 하는 아날로그-디지털 변환기의 이용 방법.
6. 제5항에 있어서,
   상기 사전 결정된 교정 시간은 상기 사전 결정된 변환 시간 미만인 것을 특징으로 하는 아날로그-디지털 변환기의 이용 방법.
7. 제5항에 있어서,
   상기 변환 사이클의 교정 단계 동안, 상기 제2 입력에서의 전압을 상기 제1 입력에서의 전압보다 작게 되도록 감소시키기 위해 요구되는 클록 사이클의 오프셋 카운트를 카운팅하는 단계를 더 포함하는 것을 특징으로 하는 아날로그-디지털 변환기의 이용 방법.
8. 제7항에 있어서,
   상기 카운팅은 업 카운팅(up counting)인 것을 특징으로 하는 아날로그-디지털 변환기의 이용 방법.
9. 제7항에 있어서,
   상기 오프셋 카운트는, 상기 제2 입력에서의 전압을 상기 제1 입력에서의 전압보다 작게 되도록 감소시키기 위해 요구되는 클록 사이클의 개수보다 1이 작은 것을 특징으로 하는 아날로그-디지털 변환기의 이용 방법.
10. 제7항에 있어서,
    상기 변환 단계에서 사용하기 위해 상기 오프셋 카운트를 저장하는 단계를 더 포함하는 것을 특징으로 하는 아날로그-디지털 변환기의 이용 방법.
11. 제10항에 있어서,
    상기 변환 사이클의 상기 변환 단계에서 사용하기 위해 저장된 오프셋 카운트의 반전된 값을 카운터에 로드하는 단계를 더 포함하며,
    저장된 오프셋 카운트의 반전된 값에서부터 제로까지의 상기 카운터에 의한 카운트 업은 상기 ADC에서의 전압 오차를 제거하며, 상기 카운터는, 상기 비교기가 상기 제1 입력에서의 전압의 디지털 등가치인 자신의 출력 논리 레벨을 변경할 때, 최종 카운트까지 카운트하는 것을 특징으로 하는 아날로그-디지털 변환기의 이용 방법.
12. 제7항에 있어서,
    상기 변환 사이클의 상기 교정 단계 동안, 상기 제2 입력에서의 전압을 상기 제1 입력에서의 전압 미만으로 감소시키기 위해 요구되는 클록 사이클의 오프셋 카운트를 카운트 다운(count down)하는 단계를 더 포함하는 것을 특징으로 하는 아날로그-디지털 변환기의 이용 방법.
13. 제12항에 있어서,
    상기 변환 사이클의 상기 변환 단계 동안 카운트 업(count up)하는 단계를 더 포함하며, 제로까지 카운트 업하는 카운터는 상기 교정 단계에서 검출된 상기 ADC에서의 전압 오차를 제거하며, 상기 카운터는, 상기 비교기가 상기 제1 입력에서의 전압의 디지털 등가치인 자신의 출력 논리 레벨을 변경할 때, 최종 카운트까지 카운트하는 것을 특징으로 하는 아날로그-디지털 변환기의 이용 방법.
    
14. 아날로그-디지털 변환기(ADC)에 있어서,
    교정 사이클의 오토 제로 기간 동안 비교기의 제1 및 제2 입력에 오토 제로 전압이 인가되는, 상기 ADC의 비교기;
    제1 교정 전압을 상기 오토 제로 기간의 종료 시에 상기 제2 입력에 추가하기에 적합한 회로;
    상기 오토 제로 기간의 종료 시의 상기 제2 입력에서의 전압과 상기 ADC의 교정 단계 동안 상기 제2 입력에서 결정될 수 있는 최대 전압차 간의 차이 전압을 결정하기에 적합한 회로;
    상기 차이 전압보다 큰 교정 오프셋 전압을 결정하기에 적합한 회로; 및
    상기 제1 교정 전압을 상기 교정 오프셋 전압만큼 감소시킴으로써, 변환 사이클 동안 상기 제2 입력에 인가되는 제2 교정 전압을 발생하기에 적합한 회로
    를 포함하는 것을 특징으로 하는 아날로그-디지털 변환기.
15. 제14항에 있어서,
    상기 제2 입력에서의 전압은 사전 결정된 교정 시간 동안 꾸준한 속도로 감소되는 것을 특징으로 하는 아날로그-디지털 변환기.
16. 제14항에 있어서,
    사전 결정된 교정 시간 동안, 비교기 출력 논리 레벨이 일정하게 유지하는지를 검증하기에 적합한 회로를 더 포함하며, 일정한 비교기 출력 논리 레벨은 상기 제2 입력에서의 전압이 상기 제1 입력에서의 전압보다 크다는 것을 나타내는 것을 특징으로 하는 아날로그-디지털 변환기.
17. 제14항에 있어서,
    변환 사이클의 변환 단계 및 각각의 교정 단계의 오토 제로 기간의 종료시에 상기 제2 입력에 상기 교정 오프셋 전압을 인가하기에 적합한 회로를 더 포함하는 것을 특징으로 하는 아날로그-디지털 변환기.
18. 제17항에 있어서,
    상기 제2 입력에서의 전압이 사전 결정된 교정 시간 및 사전 결정된 변환 시간 동안 꾸준한 속도로 감소되는 것을 특징으로 하는 아날로그-디지털 변환기.
    
19. 제18항에 있어서,
    상기 사전 결정된 교정 시간은 상기 사전 결정된 변환 시간 미만인 것을 특징으로 하는 아날로그-디지털 변환기.
20. 제18항에 있어서,
    상기 변환 사이클의 교정 단계 동안, 상기 제2 입력에서의 전압을 상기 제1 입력에서의 전압보다 작게 되도록 감소시키기 위해 요구되는 클록 사이클의 오프셋 카운트를 카운팅하기에 적합한 카운터를 더 포함하는 것을 특징으로 하는 아날로그-디지털 변환기.
21. 제20항에 있어서,
    상기 카운터는 카운트 업하도록 구성되는 것을 특징으로 하는 아날로그-디지털 변환기.
22. 제20항에 있어서,
    상기 카운터는, 상기 제2 입력에서의 전압을 상기 제1 입력에서의 전압보다 작게 되도록 감소시키기 위해 요구되는 클록 사이클의 개수보다 1이 작은 오프셋 카운트를 카운트하도록 구성되는 것을 특징으로 하는 아날로그-디지털 변환기.
23. 제20항에 있어서,
    상기 변환 단계에서 사용하기 위해 상기 오프셋 카운트를 저장하기에 적합한 회로를 더 포함하는 것을 특징으로 하는 아날로그-디지털 변환기.
24. 제23항에 있어서,
    상기 카운터는 상기 변환 사이클의 상기 변환 단계에서 사용하기 위한 오프셋 카운트의 반전된 값이 로드되며, 상기 오프셋 카운트의 반전된 값에서부터 제로까지의 상기 카운터에 의한 카운트 업은 상기 ADC에서의 전압 오차를 제거하며, 상기 카운터는, 상기 비교기가 상기 제1 입력에서의 전압의 디지털 등가치인 자신의 출력 논리 레벨을 변경할 때, 최종 카운트까지 카운트하는 것을 특징으로 하는 아날로그-디지털 변환기.
25. 제20항에 있어서,
    상기 카운터는, 상기 변환 사이클의 상기 교정 단계 동안, 상기 제2 입력에서의 전압을 상기 제1 입력에서의 전압 미만으로 감소시키기 위해 요구되는 클록 사이클의 오프셋 카운트를 카운트 다운하도록 구성되는 것을 특징으로 하는 아날로그-디지털 변환기.
26. 제25항에 있어서,
    상기 카운터는 상기 변환 사이클의 상기 변환 단계 동안 카운트 업하도록 인에이블되며, 제로까지 카운트 업하는 상기 카운터는 상기 교정 단계에서 검출된 상기 ADC에서의 전압 오차를 제거하며, 상기 카운터는, 상기 비교기가 상기 제1 입력에서의 전압의 디지털 등가치인 자신의 출력 논리 레벨을 변경할 때, 최종 카운트까지 카운트하는 것을 특징으로 하는 아날로그-디지털 변환기.

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