CN102811059B

CN102811059B - 图像传感器的列并行单斜率adc的数字校准的自动偏移调整

Info

Publication number: CN102811059B
Application number: CN201210087581.8A
Authority: CN
Inventors: 杰夫·雷辛斯基; 王洪规; 兵·米歇尔·王; 一兵·米歇尔·王; 李湘洙
Original assignee: Hynix Semiconductor Inc
Current assignee: SK Hynix Inc
Priority date: 2011-05-31
Filing date: 2012-03-29
Publication date: 2017-08-25
Anticipated expiration: 2032-03-29
Also published as: KR20120133992A; US20120306674A1; KR101911374B1; US8390486B2; CN102811059A

Abstract

本发明涉及图像传感器的列并行单斜率ADC的数字校准的自动偏移调整。本发明的各个实施例包括在校准阶段将计数器使能以对比与确定的偏移相关联的时钟周期数目小的时钟数目进行计数。被计数的时钟周期的数目储存在校准存储器中。在转换阶段，从校准存储器加载反相的输出到计数器，其中，所述计数器被使能以对时钟周期进行计数来确定模拟信号幅度的数字等效值。

Description

图像传感器的列并行单斜率ADC的数字校准的自动偏移调整

技术领域

本发明的一些实施例总体而言涉及处理信号，更具体而言涉及一种用于列并行单斜率模数转换器(ADC)的数字校准的方法和系统。

背景技术

随着计算机和处理器变得越来越强大，在数字领域将进行越来越多的信号处理。数字信号处理可以执行复杂的操作以将输入数据控制得与现实中的模拟信号近似，并且可以实时执行操作，或者可以储存数字数据以供将来处理。由于现实中的信号以模拟信号存在，因此需要将这些模拟信号转换成等效的数字信号。

模数转换器(ADC)用于许多应用中，诸如，例如转换工业应用中的模拟控制信号、音乐中的音频信号、数码相机中的摄影图像、和数码摄影机中的视频图像。与众多的电路一样，由于针对不同的限制来做出折中所以ADC具有许多不同的类型。诸如“快闪”ADC的一些ADC由于每个额外的比特要求比较器的数量加倍，因此在电路和布局空间方面相对昂贵且因而在分辨率上有限制，但其转换速度很快。诸如斜坡ADC的其他ADC可能相对简单，但转换时间长。并且，随着分辨率数的增加，转换时间也将增加。

因此，具体应用需要考虑各种限制，并确定何种设计最佳地实现其目的。然而，选择特定的设计并且可能地对其进行修改以改进其设计，可能还是存在某些需要克服的挑战。

对于高分辨率和高速成像而言，列并行ADC结构已成为CMOS图像传感器中最广泛使用的ADC。实现CMOS图像传感器的良好性能的一个主要挑战是有效地降低列固定模式噪声(CFPN)。

通过结合附图将根据现有方法和传统方法的系统与本申请余下所列举的本发明的一些方面进行比较，本领域技术人员将清楚现有方法和传统方法的进一步限制和不足。

发明内容

本发明的某些实施例提供了一种使用模数转换器(ADC)的方法，所述方法包括：在校准周期期间，在自动归零时间段期间将自动归零电压施加到所述ADC中的比较器的第一输入和第二输入。在所述自动归零时间段结束时将第一校准电压增加到所述第二输入，然后确定在所述自动归零时间段结束时所述第二输入处的电压与能够在所述ADC的校准阶段期间在所述第二输入处确定的最大电压差之间的差值电压。确定大于所述差值电压的校准偏移电压，以及通过将所述第一校准电压减少所述校准偏移电压来产生第二校准电压，其中，在转换周期期间将所述第二校准电压施加到所述第二输入。

从以下的说明书和附图中将完全理解本发明的这些及其他优点、方面和新颖特征，以及本发明所示实施例的细节。

附图说明

图1A是可以用于本发明的一个实施例的用于模数转换的示例性系统的框图。

图1B是可以用于本发明的一个实施例的用于模数转换的示例性系统的框图。

图2是根据本发明的一个实施例的用于列并行模数转换器的示例性系统的框图。

图3是根据本发明的一个实施例的用于模数转换的示例性系统的框图。

图4是根据本发明的一个实施例的用于模数转换的示例性系统的框图。

图5是根据本发明的一个实施例的示例性比较器结构的框图。

图6是根据本发明的一个实施例的用于模数转换系统的示例性系统的电路图。

图7是示出根据本发明的一个实施例的用于列并行ADC中的比较器的校准过程的时序图。

图8至图9是示出根据本发明的一个实施例的提供有解决方案的非理想情况的时序图。

图10A至图10B是示出根据本发明的一个实施例的用于为参照图8至图9所描述的问题提供解决方案的、施加到比较器的输入电压的电路图。

图11至图12是示出根据本发明的一个实施例的针对参照图8至图9所描述的问题的解决方案的时序图。

图13是示出根据本发明的一个实施例的用于列并行ADC中的比较器的校准过程的时序图。

图14至图15是示出根据本发明的一个实施例的提供有解决方案的非理想情况的时序图。

图16至图17是示出根据本发明的一个实施例的针对参照图14至图15所描述的问题的解决方案的时序图。

具体实施方式

下面将参照附图详细描述本发明的实施例，使得本领域技术人员能够容易地实施本发明的范围。

本发明的某些实施例可以提供用于校准列并行模数转换器(ADC)的方法和系统。

图1A是可以用于本发明的一个实施例的用于模数转换和数模转换的示例性系统的框图。参见图1A，示出了用于处理输入数据的电路的一部分，包括ADC阵列110、处理器120和控制逻辑130。

ADC阵列110中的每个ADC将输入的模拟信号、诸如来自例如图像传感器(例如，为图6中的电路601)的像素信号PXL转换成相应的数字信号。由ADC 110输出的数字信号可以由处理器120进一步处理。处理器120可以利用例如数字信号处理方法将来自ADC阵列110的数字信号压缩成标准的视频格式，诸如MPEG1、MPEG2或MPEG4。处理器120还可以包括可以储存码和/或其他有用数据的存储器122。储存在存储器122中的码可以由处理器120执行以实现各种功能，诸如例如数字信号处理。存储器块122还可以用来储存来自ADC 110的数字信号、和/或由对来自ADC 110的数字信号进行处理所得的数字信号。

控制逻辑130可以包括产生时钟信号、控制信号和使能信号、以及用于包括ADC阵列110的各种模块的命令的电路。例如，控制逻辑130可以产生供ADC阵列110中的ADC计数用的时钟信号CLK，其中所述时钟信号是不连续运行的。运行的时钟包括脉冲，而非运行的时钟处在低状态或高状态。控制逻辑130还可以输出将ADC阵列110中的计数器使能的使能信号以在特定的时间部分期间进行计数，并且还输出复位信号。

图1B是可以用于本发明的一个实施例的用于模数转换的示例性系统的框图。参见图1B，示出了图像处理系统150，图像处理系统150包括像素阵列160，像素阵列160可以接收模拟图像输入151并输出相应的信号。此信号被列ADC 170转换成数字表示，且被传送到数字处理模块185以在数字域中进一步处理。数字处理模块185输出数字图像输出190，所述数字图像输出190是模拟图像输入151的数字表示。

一般而言，光与像素阵列160的每个像素161相互作用作为模拟信息。像素161成行成列设置，这有效地限定像素阵列160的分辨率，并且影响被图像处理系统150转换成数字图像输出190的模拟图像输入151的量。这种类型的转换的各种架构通常分为两类。根据其中一类，选择和多路复用每行像素161的列数据，利用串行ADC方法将多路复用的数据转换成数字数据。根据另一类，每行的数据由列并行ADC过程列向(column-wise)并行地转换成数字数据。图1B示出了上述第二类。

在像素阵列160处检测模拟图像输入151。行控制模块155选择每行的数据并将数据传送到一组列ADC 170。每个列ADC 170根据列控制模块175并行地处理行向(row-wise)数据的一列(即，一个像素161)，以产生针对行的相应数字数据。行控制模块155和列控制模块175可以由数字控制模块165进一步控制。

用于执行模数转换的列并行ADC中有不同的结构可用。其中一种方法是已知的“单斜率”ADC。根据一个示例性的单斜率ADC方法，由基准发生器模块180产生的基准信号以特定的斜率斜坡变化，并且与由相应的像素161所接收的模拟图像输入151产生的像素信号相比较。列ADC 170检测斜坡信号与像素信号相交的相交点。可以利用模拟或数字技术来检测所述相交点。例如，各个实施例可以使用数字技术(例如，计数器)来确定与所述相交点相对应的值。

基准发生器模块180通常与所有的列ADC 170全局地耦合，使得列ADC 170共享公共的基准信号。显然，数字输出的准确性可能受到相交点的准确检测的影响，而相交点的准确检测又受到基准电平的移动的影响。例如，基准电平可以在像素161与像素161之间发生变化，和/或可以根据电源的波动(如噪声)而移动。因为基准信号在列ADC 170之间被共享且列ADC 170并行地作用于每行，因此基准信号中的移动倾向于引起行向效应(本文称为行向噪声)。

除了行向噪声之外，列ADC 170可能经历列向噪声。具体地，列ADC 170通常可能经历数个列固定模式噪声(CFPN)源，诸如像素源极跟随器、列比较器、计数器和线存储器定时中的变化，时钟和在ADC阵列上的斜坡信号的歪斜(skew)等。例如，工艺变化可能造成电路部件从一个列ADC 170到另一个列ADC 170出现略微不同，从而造成列ADC 170具有略微不同的触发点、滞后、延迟等。因为列ADC 170被所有的行共享，因此CFPN会传播经过这些行，影响数字图像输出190。

列ADC 170彼此之间的校准可以减轻CFPN源的影响。相应地，通常的列ADC 170可以使用模拟和/或数字相关双采样(CDS)方法。例如，模拟CDS可以消除像素源跟随器偏移，而数字CDS可以消除其它偏移。

图2是根据本发明的一个实施例的示例性列并行模数转换器配置的框图。参见图2，示出了像素阵列200和ADC阵列210。像素阵列200可以包括像素元件201和开关元件202。像素元件201可以包括输出例如与像素元件201所检测到的光量成比例的电压的合适的电路。像素元件201可以对入射光的特定波长敏感。ADC阵列210可以包括例如ADC元件211的阵列，其中，每个ADC元件211可以对应于像素元件201的列。ADC元件211的输出可以储存在存储器块212中。

在操作中，来自例如控制逻辑130(图1A)的合适的控制信号可以将开关元件202使能为适当地断开和闭合，使得来自特定像素元件201的输出电压被传送到ADC阵列210。相应地，对于列Column_1至Column_m中的每个，可以是在全部的行Row_1至Row_n中只有一个特定的开关元件202闭合，使得来自相应的像素元件201的输出电压被传送到ADC阵列210。

从列Column_1至Column_m中的像素元件201之一而来的输出电压可以被相应的ADC元件211转换成等效的数字值。然而，由于存在多个ADC元件211，可能需要校准每个ADC元件211，使得每个ADC元件211针对给定的输入而输出相似的数字值。可以定期地进行校准，例如，在行扫描时间期间进行一次校准或在帧期间进行一次校准。用于校准的特定时段可以依设计和/或实施方式而定。

图3是根据本发明的一个实施例的用于模数转换的示例性系统的框图。参见图3，示出了ADC元件300，所述ADC元件300可以与ADC元件211相似，包括比较器310、计数器320、校准存储器330、以及存储器块340。

比较器310可以具有来自例如像素阵列200的像素信号PXL和来自例如控制逻辑130的斜坡信号RMP作为输入。比较器可以比较输入信号PXL和RMP，并且在斜坡信号RMP与像素信号PXL基本上彼此相等时断言(assert)一输出Cmp_Out。计数器320可以是接收来自例如控制逻辑130的加载信号LD、使能信号EN、清除信号CLR和时钟信号CLK的增序计数器(up-counter)。诸如LD、EN、CLR、CLK等的各种命令信号没有在图3中示出。如果需要，计数器320可以被加载一值，并且在被使能信号使能时利用时钟信号的每个上升沿从加载的值开始计数。清除信号CLR可以等效于加载给计数器为0的值。

校准储存器330可以包括用于储存校准值的合适的电路。校准存储器330可以包括例如具有反相输出和非反相输出的电路。所述校准值可以借助从例如控制逻辑130接收的加载信号LD而被加载到计数器320中。存储块器340可以包括用于储存与输入像素信号相对应的数字值的合适的电路，其中所述数字值是计数器320的输出。存储器块340可以根据实施方式而具有不同的大小。存储块器340可以例如足够大以保持与像素的行相对应的数字值。

在操作中，可以存在用于ADC元件300的操作的两个阶段。其中一个阶段为校准阶段，而另一个阶段为转换阶段。在校准阶段期间，比较器可以经由来自例如控制逻辑130的复位信号或自动归零信号AZ而被复位，且像素信号PXL可以被设置到校准电压。校准电压可以来自例如像素阵列200，其中可以闭合另外的开关元件202以将校准电压输出到相应的ADC元件211。校准电压可以例如在比较器310的制造期间就已经被确定。计数器320分别经由清除信号CLR和使能信号EN而被清零和被使能为计数。

输入斜坡信号RMP可以开始斜坡下降，计数器320可以经由运行的时钟信号CLK开始计数。当斜坡信号RMP是与输入信号PXL的电压基本上相同的电压时，比较器310断言其输出信号Cmp_Out。来自比较器310的被断言的输出信号Cmp_Out可以用来将计数器320的计数禁止。来自计数器320的计数然后被保存在校准存储器330中。当在转换阶段期间将输入信号PXL转换成等效的数字值时，储存的此计数可以用于校准偏移。

另外，本发明的各个实施例可以允许计数器320在运行的时钟信号CLK的第一周期之后开始计数。相应地，计数器320根据从斜坡信号RMP开始到斜坡信号RMP与输入信号PXL具有基本上相同电压的这段时间之内的k个实际的CLK周期而计数出为k的计数值。然后计数值k被储存在校准存储器330中。

在转换阶段期间，校准存储器330中所储存的计数k的反相值-k可以被加载到计数器320中。因此，在转换阶段期间，计数器320首先对校准偏移计数以到达为0的计数，然后从0开始计数以将输入信号PXL转换成自动地考虑了偏移的等效的数字值。

图4是根据本发明的一个实施例的用于模数转换的示例性系统的框图。参见图4，示出了ADC元件400，所述ADC元件400可以与ADC元件211相似，包括比较器410、计数器420和存储器430。比较器410、计数器420和存储器430可以与参照图3描述的相应模块相似。这里仍旧没有示出各种命令信号。

图5是一个示例性的增序纹波计数器(ripple up counter)。参见图5，示出了简单的纹波计数器，其包括D触发器510、520、530。输入时钟可以驱动第一D触发器510，非反相输出Q可以是计数器的最低有效位Bit0。D触发器510的反相输出Qn是用于下一D触发器520的时钟信号。D触发器520的Q输出是下一最低有效位Bit1。可以针对需要数目的计数位在电路中增加另外的D触发器。

虽然已经描述了异步计数器，但是本发明不局限于此。例如，还可以使用同步计数器。然而，同步计数器可能比异步计数器需要更多的电路。此外，未示出计数器的各种特征。例如，根据应用，可能期望计数器能够加载开始计数所起始的值，能够将计数器清零，以及具有使能信号以控制计数器。

图6是根据本发明的一个实施例的用于模数转换系统600的一个示例性系统的电路图。参见图6，模数转换系统600可以包括像素单元601(与图1B中的像素161相似)、列并行ADC 602(可以与图1B的ADC阵列170中的ADC、或者图2的ADC阵列210中的ADC 211相似)、计数器620和存储器630。

根据本发明的一个实施例，图6所示的像素单元601是四个晶体管的图像传感器结构。然而，本发明并非限制于此。其它的晶体管配置也可以充分地输出像素输出信号PXL。可以通过将高状态输入信号断言至行选择(ROW SELECT)来选择图1B的像素阵列160的多个像素单元161之中的特定像素单元。当低状态信号被输入至像素复位(PIXEL SELECT)时，与输入至光电二极管605的光图像相对应的模拟电压信号被输出作为像素输出信号PXL。当输入高状态信号作为像素复位(PIXEL SELECT)时，复位电压Vrst被输出作为像素输出信号PXL。被输出作为PXL的复位电压Vrst可以表示暗状态，其中没有来自光电二极管605的模拟信号分量被断言至像素输出信号PXL。

在图6中，示出了单级比较器元件601，其可以与比较器元件211相似，包括比较器610，耦合电容器C1、C2，以及开关元件SW1、SW2。尽管图6示出的是单级比较器610，但是本发明并不限制于此。可以使用包括两级或其它多级的各种类型的比较器(无论是单端的或差分的)来比较两个输入信号的电压电平。

从所有的像素都始终处在复位模式的校准行开始(即，施加Vrst到比较器的PXL输入)，现在参照图6和图7，可以闭合开关元件SW1和SW2，从而通过利用在t0从例如控制逻辑130输出的命令AZ将比较器610自动归零以将比较器610的输入PXL和RMP复位到已知状态而开始校准阶段。通过将高状态信号断言至像素复位(PIXEL SELECT)，像素元件601保持在暗态，或者防止来自光电二极管605的模拟信号被断言至比较器610。而是，将复位电压Vrst断言至比较器610的PXL输入，在节点A处会出现自动归零电压Vaz。

校准行在图9中示出并且涉及t0-t7期间所执行的校准操作，其中复位电压Vrst始终被断言至比较器的PXL输入。执行第一斜坡下降的时间段t1-t4被称为校准阶段，而时间段t4-t7被称为转换阶段。

将具有斜坡开始电压Vramp0的斜坡信号断言至比较器610的输入RMP。在比较器610的节点B输入处被施加等于自动归零电压Vaz与比较器偏移电压Vos之和(即，Vaz+Vos)的电压。Vos是ADC中存在的偏移电压，Vos是导致CFPN的分量，除非在转换阶段减去了Vos分量。

图7是示出理想的校准过程的时序图。为了校准列并行ADC中的比较器，将像素复位设置为高状态，使得没有像素信号施加给比较器。在t0，通过将开关SW1、SW2闭合将比较器自动归零(即，AZ＝1)。然后，施加复位电压Vrst(表示像素的暗图像)到比较器的PXL输入。施加具有斜坡开始电压Vrmp0的斜坡信号到比较器的RMP输入。于是，节点A处的电压是自动归零电压Vaz，而节点B处的电压是Vaz+Vos。

如图7所示，通过在t1将自动归零信号AZ复位到低状态来继续校准阶段，这是将开关SW1和SW2断开的结果。在t2，斜坡信号从斜坡开始电压Vramp0开始每个时钟周期CLK斜坡下降一个步进电压Vstep。在本发明的一个实施例中，斜坡下降操作会继续直到达到预定的时钟周期数目m。也就是说，斜坡下降操作将会持续直到t4，因为在t2-t4之间输入到计数器620的时钟周期总数目为m。

然而，在t3，比较器610的输入节点A和B处的电压相等，这会导致比较器610将比较器输出信号Cmp_Out从高状态触发到低状态。而这又将导致计数器620停止计数并且在存储器630处储存计数值k1。

然后计数值k1被转换成-k1，并且被加载回计数器620中。

通过在t5执行第二斜坡下降操作来继续校准过程。第二斜坡下降操作执行M个时钟周期，其中M大于m。在t6，斜坡信号从斜坡开始电压Vramp0开始每个时钟周期CLK斜坡下降一个步进电压Vstep，直到达到预定的时钟周期数目M。因此，斜坡下降操作将会继续直到t7，因为在t5-t7之间输入到计数器620的时钟周期总数目为M。

然而，在t6，比较器610的输入节点A和B处的电压相等，这会导致比较器610将比较器输出信号Cmp_Out从高状态触发到低状态。而这又将导致计数器620在t6停止计数。在t5与t6之间的时间段，计数器620计数了总共k2个时钟周期。对于所述第二计数操作，计数器620被预先设置成具有计数值-k1。因此，最终的计数值等于k2-k1。在理想的情况下，k2等于k1，因为第一斜坡和第二斜坡的斜率相等。当0＝k2-k1时，ADC 600的比较器610中出现的偏移电压Vos被抵消。

然而，在实际操作情况中不会总是重复出现如上参照图7所述的理想情况。参见图8，可能会出现这样的情况，其中在比较器的输入节点B处可能出现负偏移电压(即，Vos＜0)。于是，如图8所示，在t0至t7之间的校准阶段中的所有方面期间，出现在输入节点A处的自动归零电压Vaz会高于出现在比较器610的输入节点B处的最大电压(为Vaz+Vos，其中Vos＜0)。

这是很有问题的，因为比较器610的输入节点A和B处的电压将永远不会在时间段t2-t4和时间段t5-t7的斜坡下降操作期间相交。因此，在t2-t4的第一斜坡下降期间，计数器将计数m个时钟周期(即，k1＝m)，而在t5-t7的第二斜坡下降期间，计数器将计数M个时钟周期(即，k2＝M)。这导致第一计数值k1不等于第二计数值k2。更具体而言，k2-k1大于0(或M-m＞0)，这意味着在比较器610的输入节点B处出现的偏移Vos不能被抵消。比较器输出Cmp_Out将保持在高状态，并且将不会在t0-t7的校准阶段期间中的任何时间被触发到低状态。

在另一个有问题的情况中，如图9所示，节点A和B处的电压可能不会在t2-t4的第一斜坡下降时间段期间相交，而仅在t5-t7的第二斜坡下降时间段期间的t6处相交。由于k2大于k1，其中，k1＝m，因此，ADCout等于k2-m，其中k2-m＞0。因此，不能抵消Vos。

为了克服这些问题，如下参照图10至图12描述的本发明的一个实施例利用初始校准偏移电压Vcal0。也就是说，参照图10A，另外引入了为Vcal0的初始校准偏移电压。取代施加斜坡开始电压Vramp0到比较器610的RMP输入地，在校准阶段期间将Vramp0-Vcal0断言至比较器610的RMP输入。在时间段t0-t1之间的自动归零操作期间，在比较器610的输入节点A处会出现自动归零电压Vaz(见图10A)，而在比较器610的输入节点B处会出现偏移电压Vos与自动归零电压Vaz之和(即，Vaz+Vos)。

当如图10B所示比较器610退出自动归零操作时(即，开关SW1和SW2断开)，节点RMP上升回到Vramp0，而PXL保持在Vrst。结果，在比较器610的输入节点A处会出现自动归零电压Vaz，而在比较器610的输入节点B处会出现自动归零电压Vaz、偏移电压Vos以及初始校准电压Vcal0之和(即，Vaz+Vos+Vcal0)。这在时间段t1-t2中示出。

在选择初始校准电压值Vcal0时，选择足够大的能够导致第一计数值k1达到m的Vcal0值。换言之，如图11的时间段t2-t4所示，输入节点B处的第一斜坡下降电压将不会与比较器610的输入节点A处的Vaz电压相交。在t4的m个时钟周期结束时，输入节点B处的电压会高于在比较器610的输入节点A处出现的Vaz电压。在图11的t4处节点A和节点B处的电压之差用Vdeita表示。

然后在时间段t5-t7期间将第二斜坡下降操作执行M个时钟周期，其中M大于m。因为M大于m，节点B处的第二斜坡下降电压将在t6与节点A处的Vaz电压相交。在t6，输出的比较器电压Cmp_Out将触发到低状态，并且将计数器620触发为停止计数操作。在t6，为k2-m的计数值会被储存在计数器620中。

可以通过将步进电压Vstep乘以k2与m个时钟周期之差来计算在t4处的差值电压Vdelta，即，Vdelta＝(k2-m)＊Vstep。可以采用这种方式来计算Vdelta，是因为第一斜坡下降电压和第二斜坡下降电压的斜率是相同的。

在计算Vdelta时，可以确定最终校准电压VcalF(图12)以保证如图11所示的在比较器610的输入节点A处的电压曲线能够向下移位，使得第一斜坡下降电压将在t4与输入节点A处的Vaz电压充分地相交。为了做到这点，可以将最终校准电压VcalF确定为初始校准电压Vcal0和差值电压Vdelta加上一个小的额外电压Vextra之和，即VcalF＝Vcal0+Vdelta+Vextra。

另外，选择m使得m大于阵列的多个ADC之中的最大ADC输出值与最小ADC输出值之差(即，ADCoutmax-ADCoutmin＜m)。也就是说，时钟周期m大于在ADC阵列中的每个列并行ADC处确定的所有ADCout值的最大值到最小值范围。然而，如果ADCoutmax-ADCoutmin＞＝m，则应当使m增加并且重复如上参照图11所述的操作。

于是，从ADC阵列中的具有最大ADC输出值ADCoutmax的ADC元件确定Vdelta是有利的。

可以通过以下公式来计算差值电压Vextra：

Vextra＜[m-(ADCoutmax-ADCoutmin)]＊Vstep

现在再次参照图12，在确定最终校准电压VcalF时，ADC已为有效的行操作做好了准备。

在有效的行操作中，利用在比较器的PXL输入处引入的实际的像素模拟信号和在比较器的RMP输入处断言的最终校准电压VcalF来执行与参照图7描述的校准阶段相似的操作。例如，在t1-t4期间(假设是转换阶段而不是校准阶段)，在PXL输入处的电压等于像素的复位电压Vrst，并且在t4-t7期间，PXL输入处的电压等于在PXL处引入的实际的像素模拟信号Vsignal。

然而，本发明不限制于要求单独的校准存储器，诸如330。可以将相同的校准阶段操作构思应用于没有校准存储器330的ADC元件400。下面将根据本发明的一个实施例参照图13至图17详细描述不使用单独的校准存储器330的校准阶段操作。

参见图13，因为没有单独的校准存储器，所以计数操作直到节点A和B处的电压相等之后(即，在t3)才开始。在理想的情况中，如图13所示，节点B处的电压是自动归零电压Vaz和偏移电压Vos之和(即，Vaz+Vos)。当B处的电压在t3斜坡下降到Vaz时，计数器620将开始计数直到在t4输入第m个时钟周期为止。在t3-t4期间输入的总时钟周期为m-k1，因而在计数器620中保留为m-k1的计数值。

然后，现在参照图14，在t5-t7期间执行第二斜坡下降，在这种情况下，计数器开始在t5-t6期间计数。在t5-t6期间输入k2个时钟周期。计数器620从m-k1开始计数k2个时钟周期。因此，ADCout是k2+m-k1，并且由于k1＝k2——因为在t2-t4期间和t5-t7期间的第一斜坡和第二斜坡的斜率相同，因此ADCout等于m(即，ADCout＝m)。为m的最终计数值会被输出到存储器430并且表明已抵消不希望的偏移电压Vos。

然而，实际的操作环境并非总是理想的。参见与上面参照图8描述的非理想情况相似的情况，在ADC元件中出现负偏移电压(即，Vos＜0)，使得比较器输出信号Cmp_Out将永远不会改变状态以开始计数操作。计数器420将不会在第一斜坡下降(即，见t4)期间进行计数，而是将在t5-t7期间的第二斜坡下降期间计数到M。于是，所述非理想情况在ADC输出信号ADCout等于M时——其中M大于m(即，ADCout＝M，其中M＞m)——被识别出来。因为ADC输出信号ADCout不等于m，因此不能抵消导致诸如CFPN的不希望的噪声的偏移电压Vos。

参见图15，它是如上面参照图9所描述的另一种非理想情况，它可以是这样的情况：偏移电压Vos太大以至于不能在t2-t4期间的第一斜坡下降阶段期间执行计数操作，而是在t5-t7期间的第二斜坡下降阶段期间执行计数操作。计数器420将不在第一斜坡下降期间(即，在t4)计数，而是将在t5-t7期间的第二斜坡下降期间计数到k2，其中k2＞m。于是，这种非理想的情况在ADC输出信号ADCout等于k2时——其中k2大于m(即，ADCout＝k2，其中k2＞m)——被识别出来。因为为k2的ADC输出信号ADCout不等于m，因此在这种非理想情况下不能抵消导致诸如CFPN的不希望的噪声的偏移电压Vos。

为了克服这些问题，下面参照图16至17描述的本发明的一个实施例利用初始校准偏移电压Vcal0。也就是，参照图16，除了将斜坡开始电压Vramp0引入到比较器的RMP输入之外，另外还引入了为Vcal0的初始校准偏移电压(即，在校准阶段将Vramp0-Vcal0断言至比较器的RMP输入)。在时间段t0-t1之间的自动归零操作期间，在比较器的输入节点A处(见图16的A)会出现自动归零电压Vaz，在比较器的输入节点B处(见图16的B)会出现自动归零电压Vaz与偏移电压Vos之和(即，Vaz+Vos)。

当比较器退出自动归零操作时(即，开关SW1和SW2断开)，如图10B所示，比较器的PXL输入处的电压保持Vrst，而比较器的RMP输入处的电压上升到Vramp0。这导致在比较器的输入节点A处出现自动归零电压Vaz，而在比较器的输入节点B处出现自动归零电压Vaz、偏移电压Vos和初始校准电压Vcal0之和(即，Vaz+Vos+Vcal0)。这在图16的时间段t1-t2中示出。

在选择初始校准电压值Vcal0时，Vcal0的值被选择为有可能导致不开始在t4的第一计数操作。换言之，如图11的时间段t2-t4所示，输入节点B处的第一斜坡下降电压将不会与比较器的输入节点A处出现的Vaz电压相交。在t4处的m个时钟周期的终止处，输入节点B的电压高于出现在比较器的输入节点A处的Vaz电压。在图16的t4处节点A和B处的电压之差表示成Vdelta。

然后，在时间段t5-t7期间将第二斜坡下降操作执行M个时钟周期，其中，M大于m。因为M大于m，故在t6处节点B处的第二斜坡下降电压将与节点A处的Vaz电压相交。在t6处，输出的比较器电压Cmp_Out将从高状态触发到低状态，并且触发计数器停止计数操作。在t6，为k2的计数值被储存在计数器中。

在t4处的差值电压Vdelta可以通过将步进电压Vstep乘以k2与m个时钟周期之差来计算，即Vdelta＝(k2-m)＊Vstep。可以以此方式计算Vdelta，是因为第一斜坡下降电压和第二斜坡下降电压的斜率相同。

在计算Vdelta时，可以确定最终校准电压VcalF以保证比较器的输入节点A处的电压能够向下移位，使得第一斜坡下降电压将在t4与输入节点A处的Vaz电压充分地相交。为此，参照图17，可以通过将初始校准电压Vcal0减去差值电压Vdelta与一小的额外电压Vextra之和来确定最终校准电压，即，VcalF＝Vcal0-(Vdelta+Vcxtra)。

另外，选择m使得m大于阵列的多个ADC之中的最大ADC输出值与最小ADC输出值之差(即，ADCoutmax-ADCoutmin＜m)。也就是说，时钟周期m大于在ADC阵列中的每个列并行ADC处所确定的所有ADCout值中的最大值到最小值范围。然而，如果ADCoutmax-ADCoutmin＞＝m，则应当使m增加，且重复上面参照图16所描述的操作。

于是，通过ADC阵列中的具有最大ADC输出值ADCoutmax的ADC元件确定Vdelta是有利的。

差值电压Vextra可以通过以下公式来计算：

Vextra＜[m-(ADCoutmax-ADCoutmin)]＊Vstep

现在再次参照图17，在确定最终校准电压VcalF时，ADC做好有效行操作的准备。

在有效行操作中，利用在比较器的PXL输入处引入的实际的像素模拟信号以及在比较器的RMP输入处断言的最终校准电压VcalF来执行与参照图7所描述的校准阶段相似的操作。例如，在t1-t4期间(假设是转换阶段而不是校准阶段)，PXL输入处的电压等于像素的复位电压Vrst，而在t4-t7期间，PXL输入处的电压等于在PXL处引入的实际的像素模拟信号Vsignal。

尽管已经结合某些实施例描述了本发明，但是本领域技术人员应当理解的是，在不脱离本发明的范围的情况下，可以进行各种变化和各种等同物替换。另外，在不脱离本发明的范围的情况下，可以进行多种修改以将特定的情况或材料适用于本发明的构思。因此，本发明并不限制于所公开的特定实施例，而是本发明将包括落入所附权利要求范围之内的所有实施例。

Claims

1.一种使用模数转换器的方法，包括以下步骤：

在校准周期期间，在自动归零时间段期间将自动归零电压施加到所述模数转换器中的比较器的第一输入和第二输入；

在所述自动归零时间段结束时，将第一校准电压增加到所述第二输入；

确定在所述自动归零时间段结束时所述第二输入处的电压与能够在所述模数转换器的校准阶段期间在所述第二输入处确定的最大电压差之间的差值电压；

确定大于所述差值电压的校准偏移电压；以及

通过将所述第一校准电压减少所述校准偏移电压来产生第二校准电压，其中，在转换周期期间施加所述第二校准电压到所述第二输入。

2.如权利要求1所述的方法，包括以下步骤：以稳定的速率减小所述第二输入处的电压长达预定的校准时间。

3.如权利要求2所述的方法，包括以下步骤：在所述预定的校准时间期间，验证比较器输出逻辑电平保持恒定，其中，该恒定的比较器输出逻辑电平指示所述第二输入处的电压大于所述第一输入处的电压。

4.如权利要求1所述的方法，包括以下步骤：在转换周期的转换阶段和每个校准阶段的所述自动归零时间段结束时将所述校准偏移电压施加到所述第二输入。

5.如权利要求4所述的方法，包括以下步骤：以稳定的速率减小所述第二输入处的电压长达预定的校准时间和预定的转换时间。

6.如权利要求5所述的方法，其中，所述预定的校准时间小于所述预定的转换时间。

7.如权利要求5所述的方法，包括以下步骤：在所述转换周期的校准阶段期间，对用于将所述第二输入处的电压减小为小于所述第一输入处的电压所需的时钟周期的偏移计数进行计数。

8.如权利要求7所述的方法，其中，计数是向上计数。

9.如权利要求7所述的方法，其中，所述偏移计数是比用于将所述第二输入处的电压减小为小于所述第一输入处的电压所需的时钟周期的数目小的计数。

10.如权利要求7所述的方法，包括以下步骤：储存所述偏移计数用于所述转换阶段。

11.如权利要求10所述的方法，包括以下步骤：将所储存的用于所述转换周期的转换阶段的所述偏移计数的反相值加载于计数器，其中，通过使所述计数器从所存储的所述偏移计数的反相值开始向上计数到0来消除所述模数转换器中的电压误差，并且所述计数器在所述比较器改变其输出逻辑电平时计数到最终计数，即所述第一输入处的电压的数字等效值。

12.如权利要求11所述的方法，包括以下步骤：在所述转换周期的校准阶段期间，对用于将所述第二输入处的电压减小为小于所述第一输入处的电压所需的时钟周期的偏移计数进行向下计数。

13.如权利要求12所述的方法，包括以下步骤：在所述转换周期的转换阶段向上计数，其中，所述计数器向上计数到0来消除在所述校准阶段检测到的所述模数转换器中的电压误差，并且所述计数器在所述比较器改变其输出逻辑电平时计数到最终计数，即所述第一输入处的电压的数字等效值。

14.一种模数转换器，包括：

所述模数转换器中的比较器，其中，在校准周期的自动归零时间段期间，施加自动归零电压到所述比较器的第一输入和第二输入；

用于在所述自动归零时间段结束时将第一校准电压增加到所述第二输入的电路；

用于确定在所述自动归零时间段结束时在所述第二输入处的电压与能够在所述模数转换器的校准阶段期间在所述第二输入处确定的最大电压差之间的差值电压的电路；

用于确定大于所述差值电压的校准偏移电压的电路；以及

用于通过将所述第一校准电压减少所述校准偏移电压来产生第二校准电压的电路，其中，在转换周期期间施加所述第二校准电压到所述第二输入。

15.如权利要求14所述的模数转换器，其中，所述第二输入处的电压以稳定的速率减小长达预定的校准时间。

16.如权利要求15所述的模数转换器，包括：用于在所述预定的校准时间期间验证比较器输出逻辑电平保持恒定的电路，其中，该恒定的比较器输出逻辑电平指示所述第二输入处的电压大于所述第一输入处的电压。

17.如权利要求14所述的模数转换器，包括：用于在转换周期的转换阶段和每个校准阶段的所述自动归零时间段结束时将所述校准偏移电压施加到所述第二输入的电路。

18.如权利要求15所述的模数转换器，其中，所述第二输入处的电压以稳定的速率减小长达预定的校准时间和预定的转换时间。

19.如权利要求18所述的模数转换器，其中，所述预定的校准时间小于所述预定的转换时间。

20.如权利要求18所述的模数转换器，包括：用于在所述转换周期的所述校准阶段期间对用于将所述第二输入处的电压减小为小于所述第一输入处的电压所需的时钟周期的偏移计数进行计数的计数器。

21.如权利要求20所述的模数转换器，其中，所述计数器被配置成向上计数。

22.如权利要求20所述的模数转换器，其中，所述计数器被配置成对所述偏移计数进行计数，所述偏移计数是比用于将所述第二输入处的电压减小为小于所述第一输入处的电压所需的时钟周期的数目小的计数。

23.如权利要求20所述的模数转换器，包括：用于储存所述偏移计数以用于所述转换阶段的电路。

24.如权利要求23所述的模数转换器，其中，所述计数器被加载了用于所述转换周期的转换阶段的所述偏移计数的反相值，其中，通过使所述计数器从所述偏移计数的反相值开始向上计数到0来消除模数转换器中的电压误差，并且所述计数器在所述比较器改变其输出逻辑电平时计数到最终计数，即所述第一输入处的电压的数字等效值。

25.如权利要求20所述的模数转换器，其中，所述计数器被配置成在所述转换周期的校准阶段期间对用于将所述第二输入处的电压减小为小于所述第一输入处的电压所需的时钟周期的偏移计数进行向下计数。

26.如权利要求25所述的模数转换器，其中，所述计数器在所述转换周期的转换阶段期间被使能以向上计数，其中，所述计数器向上计数到0来消除在所述校准阶段检测到的所述模数转换器中的电压误差，并且所述计数器在所述比较器改变其输出逻辑电平时计数到最终计数，即所述第一输入处的电压的数字等效值。