JP6843190B2 - 固体撮像素子 - Google Patents

Description

本発明は、ＣＭＯＳ（相補型金属酸化膜半導体）イメージセンサなどの固体撮像素子に関する。

従来のＣＭＯＳイメージセンサは、行列状に配置された画素ごとに、浮遊拡散層およびアンプを有する。ＣＭＯＳイメージセンサの出力は、画素配列の中のある一行を選択し、それらを同時に列方向へと読み出すような列並列出力型が主流である。列方向に読み出された出力は、列ごとにアナログデジタル変換器にてデジタル信号に変換される。

列並列出力型のＣＭＯＳイメージセンサに搭載されるアナログデジタル変換器について、従来、さまざまな構成ものが提案されている。中でも、初期状態と信号蓄積後の２つのデータをそれぞれアナログデジタル変換し、それぞれを減算処理〔デジタルＣＤＳ（相関２重サンプリング）〕することによって、低ノイズ特性を実現した構成のアナログデジタル変換器が主流である。

ＣＤＳは画素のリセット状態（初期化状態）と、光が画素に入力された状態のシグナル状態との差分をとり、画素毎のバラつきをキャンセルして、画素に入力された成分だけを取り出す方法である。しかしながら、太陽光のように強烈な光が固体撮像素子に入力される場合、画素間の素子分離状態が保てず、結果、リセット状態が異常となる。リセット状態が異常となるため、リセット状態とシグナル状態との差分も正しい結果とならず、本来太陽光等の強烈な光の場合、画像の白出力が、黒出力と誤って出力される（画像の黒化現象）。

特許文献１には、無信号期間のリセット電圧を検出して超大光量時（強烈光入力時）かどうかを判定し、超大光量時のみ、無信号電圧の置き替え、または電圧が低下する前の電圧をクリップして、リセット電圧として用いることで、超大光量時に発生していた画像の黒化現象を防止する固体撮像素子が開示されている。

特開２０００−２８７１３１号公報（２０００年１０月１３日公開）

しかしながら、前記従来技術では、比較器の後段にパルス合成器、セレクタおよび電圧発生器などが必要であり、回路規模が大きくなってしまうという問題点がある。

本発明の一態様は、前記の問題点に鑑みて為されたものであり、回路規模を小さくしつつ、画像の黒化現象を防止することができる固体撮像素子を実現することを目的とする。

（１）本発明の一実施形態は、画素読み出し動作による電位をアナログデジタル変換するＡ／Ｄ変換回路を備えた固体撮像素子であって、画素読み出し電位にリセット電位およびシグナル電位の２つの異なる電位があり、前記リセット電位が特定の参照電位より高いか低いかを判別する判別回路と、前記判別回路の判別結果を保持するラッチ回路と、前記ラッチ回路が保持する前記判別結果に応じて制御される電位低下防止回路と、を備え、前記電位低下防止回路は、前記リセット電位が前記特定の参照電位より低い場合、前記リセット電位を前記リセット電位以上の電位である画素電源電位に置き換え、前記判別回路は、１つまたは複数の単位画素と、前記Ａ／Ｄ変換回路と、を直接的に接続する信号線に、前記Ａ／Ｄ変換回路の入力側で接続される固体撮像素子。

（２）また、本発明のある実施形態は、画素読み出し動作による電位をアナログデジタル変換するＡ／Ｄ変換回路を備えた固体撮像素子であって、画素読み出し電位にリセット電位およびシグナル電位の２つの異なる電位があり、前記リセット電位が特定の参照電位より高いか低いかを判別する判別回路と、前記判別回路の判別結果を保持するラッチ回路と、前記ラッチ回路が保持する前記判別結果に応じて制御される後段処理ロジック回路と、を備え、前記後段処理ロジック回路は、前記リセット電位が前記特定の参照電位より低い場合、前記Ａ／Ｄ変換回路の出力結果に関わらず、特定のデジタルコードを出力し、前記判別回路は、１つまたは複数の単位画素と、前記Ａ／Ｄ変換回路と、を直接的に接続する信号線に、前記Ａ／Ｄ変換回路の入力側で接続される固体撮像素子。

（３）また、本発明のある実施形態は、前記（１）の構成に加え、前記判別回路は、前記リセット電位と前記特定の参照電位とを比較するコンパレータ回路を含み、前記電位低下防止回路は、電界効果トランジスタを含む固体撮像素子。

本発明の一態様は、回路規模を小さくしつつ、画像の黒化現象を防止することができるという効果を奏する。

本発明の一実施形態に係る固体撮像素子の概要構成を示す回路図である。 前記固体撮像素子が備える太陽黒化判定回路の一例（実施形態１）を示す回路図である。 前記太陽黒化判定回路の別の例（実施形態２）を示す回路図である。 前記太陽黒化判定回路が備えるラッチ回路の具体的構成の一例を示す回路図である。 前記固体撮像素子の動作に関し、受光から電荷の読み出しまでの各信号線の出力電圧の変化を示すタイミングチャートである。 画素構成の一例として一般的な４トランジスタ構成（セレクト有型）を示す図である。 画素構成の別の例としてセレクトレス型の画素構造を示す図である。

図１〜図７を参照して、本発明に係る一実施形態について以下に説明する。

〔固体撮像素子１の構成〕
図１は、本発明の一実施形態に係るアナログデジタル変換器が搭載された固体撮像素子１の概要構成を示す回路図である。同図に示すように、固体撮像素子１は、画素部２、行選択回路３、太陽黒化判定回路３ａ，３ｂ、定電流回路４、ＡＤ変換器（アナログデジタル変換器；Ａ／Ｄ変換回路）６、列選択回路７、およびセンサアンプ７２を備えている。画素部２は、マトリックス状に配置される複数の単位画素２１を備えている。また、ＡＤ変換器６は、複数の比較器（ＡＤＣ用）６１およびカウンタ回路／ラッチ回路６３を備えている。

行選択回路３は、何れか１行分の単位画素２１を選択するための選択信号を画素部２に出力する。選択信号が入力されたそれぞれの単位画素２１は、入射光をアナログ信号に変換し、対応する垂直信号線２２を通じて、対応するＡＤ変換器６にアナログ信号を転送する。なお、水平信号線は、ＲＳＴ配線、ＴＸ配線、およびＶＲ配線の３本からなり、かかる３本の配線のそれぞれが、行選択回路３と接続されているが、図１では図示を省略している。

太陽黒化判定回路３ａ，３ｂは、画像の黒化現象が生じるか否かを判定し、画像の黒化現象が生じる場合、画像の黒化現象を防止する処理を実行する回路である。なお、太陽黒化判定回路３ａ，３ｂの詳細については後述する。

比較器６１は、入力されたアナログ信号の電圧と、基準クロックに対応して電圧値が変化するランプ電圧（ＲＡＭＰ）とを比較し、ランプ電圧がアナログ信号の電圧を上回った時点で出力信号を反転させる。

カウンタ回路／ラッチ回路６３は、比較器６１の出力が反転する時点をトリガとして、カウンタデータに対応したデジタルデータをラッチする。また、カウンタ回路／ラッチ回路６３は、比較器６１の出力が再度反転したことをトリガとして、前記カウンタデータのカウントを停止する。

それぞれのＡＤ変換器６は、画素読み出し動作による電位をアナログデジタル変換する。具体的には、ＡＤ変換器６は、入力されたアナログ信号をデジタル信号に変換し、水平信号線を通じてセンサアンプ７２に出力する。なお、画素読み出し電位には、リセット電位およびシグナル電位の２つの異なる電位がある。

図１に示す固体撮像素子１では、それぞれのＡＤ変換器６が画素部２の１つの列（１カラム）ごとに配置されている。しかしＡＤ変換器６の配置はこれに限られない。ＡＤ変換器６は、少なくとも１つの列ごとまたは少なくとも１つの単位画素２１ごとに配置されることもできる。言い換えれば、ＡＤ変換器６は、１つの単位画素２１ごと、または複数の単位画素２１ごとに、配置されることができ、個々のＡＤ変換器６に対応する複数の単位画素２１は、すべての単位画素２１から選択される任意の数の単位画素２１の組み合わせでもよい。

列選択回路７は、複数の列のうち何れかの一列に含まれる何れかの単位画素２１を選択する。図１に示す例では、列選択回路７は、少なくとも１つのＡＤ変換器６を選択する回路である。仮にＡＤ変換器６を１つの単位画素２１ごとに配置した場合、１つの単位画素２１を個別に選択する画素選択回路が、列選択回路７の代わりに設けられる。

〔実施形態１；太陽黒化判定回路３ａについて〕
図２に固体撮像素子１が備える太陽黒化判定回路の一例である太陽黒化判定回路３ａの回路図を示す。同図に示すように、本実施形態の太陽黒化判定回路３ａは、コンパレータ回路（判別回路）３１、ラッチ回路３２、およびＦＥＴ（電界効果トランジスタ；電位低下防止回路）３３を備える。

コンパレータ回路３１は、画素リセット信号電位（リセット電位）とＲｅｆＶ電位（参照電位）とを比較して、画素リセット信号電位の異常を判定する。具体的には、画素リセット信号電位がＲｅｆＶ電位より高ければ正常、低ければ異常と判定する。これは、画素リセット信号電位は、正常時は画素電源とリセットトランジスタの閾値電位とで決まる電位となるのに対して、異常時は画素から飽和信号が出力されたように電位が下がるためである。

以上にように、コンパレータ回路３１が、画素リセット信号電位がＲｅｆＶ電位より高いか低いかを判別することにより、画像の黒化現象が生じるか否かを判定することができる。

ラッチ回路３２はコンパレータ回路３１の判定結果を保持し、画素リセット信号電位のサンプリング期間にＦＥＴ３３のゲートを判定結果に応じて制御する。以上にように、ラッチ回路３２が、コンパレータ回路３１の判別結果を保持することで、画像の黒化現象が生じるか否かの判別結果を記憶することができる。

図２の構成において、ラッチ回路３２は、特定のデジタルコードを出力するのではなく、画像の黒化現象が生じるか否かの判定結果を保持して、画素リセット信号電位のサンプリング期間にＦＥＴ３３のゲートを制御する。これにより、画像の黒化現象を検出した場合に、低下した画素リセット信号電位を画素電源に置き換えることで画像の黒化現象を防ぐことができる。

ＦＥＴ３３は、ラッチ回路３２の出力結果に応じて、画素リセット信号電位がＲｅｆＶ電位より低くなることを防止する。より具体的には、ＦＥＴ３３は、ラッチ回路３２に保持された判定結果をもとに入力されるゲート電圧に応じて制御される。

ラッチ回路３２に保持された判定結果が正常な場合は、ＦＥＴ３３の動作はオフにされる。一方、ラッチ回路３２に保持された判定結果が異常な場合は、画素信号線を画素電源に吊るように駆動することで、画素リセット信号電位が下がることを防ぐ。

より具体的には、黒化現象が生じた（画素リセット信号電位が判定電位ＲｅｆＶより低下した）場合、ＦＥＴ３３のゲート電位はＨＩＧＨとなりＦＥＴ３３がＯＮするため、低下していた画素信号電位を画素電源（ＦＥＴ３３のソース電位）に吊り上げる。

これにより、画素リセット信号電位のサンプリング期間にサンプリングされる電位は、画素電源電位（画素リセット信号電位以上の電位）となり、その次の画素シグナル信号電位のサンプリング期間にサンプリングされる電位は、画素飽和レベルの電位となるため、アナログＣＤＳにより得られる２つの信号電位の差分電位は、画素飽和電位以上となり、画像の黒化現象の発生を防ぐことができる（画像として白出力が出力される）。

逆に黒化現象が生じない（正常な）場合は、ＦＥＴ３３のゲート電位はＬｏｗとなりＦＥＴ３３がＯＦＦするため、画素リセット信号電位のサンプリング期間には、画素リセット電位に応じた正常な電位がサンプリングされる（通常動作の邪魔をすることはない）。

以上のように、ＦＥＴ３３によりリセット電位が特定の参照電位より低くなることを防止することで、画像の黒化現象を防止することができる。これにより回路規模を小さくしつつ、画像の黒化現象を防止することができる。なお、ＦＥＴ３３のソース端子の接続先の候補としては、画素電源（画素用にレギュレートされた電源）、特定の参照電圧、およびアナログ電源などを例示することができる。

〔実施形態２；太陽黒化判定回路３ｂについて〕
図３に固体撮像素子１が備える太陽黒化判定回路の一例である太陽黒化判定回路３ｂの回路図を示す。同図に示すように、本実施形態の太陽黒化判定回路３ｂは、コンパレータ回路（判別回路）３１、ラッチ回路３２、および後段処理ロジック回路（電位低下防止回路）３７を備える。

本実施形態の太陽黒化判定回路３ｂは、後段処理ロジック回路３７が、黒化現象の判定決結果に応じてＡＤ変換結果を出力するか、ＡＤ変換結果をフルコードに置き換えて出力するかを制御する点で実施形態１の太陽黒化判定回路３ａと異なっている。

具体的には、画素リセット信号電位がＲｅｆＶ電位より低いか否かをコンパレータ回路３１にて検出し、判別結果をラッチ回路３２に保持し、その結果を後段処理ロジック回路３７へ出力する。

後段処理ロジック回路３７は、正常時（ラッチ回路３２の出力がＨｉｇｈの場合）は画素信号線の出力に応じたＡＤ変換器６の出力結果（ＡＤ変換結果３６）を出力し、異常時（ラッチ回路３２出力がＬｏｗの場合）はＡＤ変換結果３６によらずフルコードを出力する、という処理を行うことで、黒化現象の発生を防ぐ。

なお、前記でラッチ回路３２の出力結果は、図４の回路構成例をもとに、正常時にＨｉｇｈ出力、異常時にＬｏｗ出力として説明しているが、回路構成を変えることで、正常時にＬｏｗ出力、異常時にＨｉｇｈ出力として黒化現象の判別を行うことも可能である。これにより回路規模を小さくしつつ、画像の黒化現象を防止することができる。

（ラッチ回路３２について）
次に、図４に基づき、ラッチ回路３２の構成について説明する。同図に示すように、ラッチ回路３２は、インバータ回路３２１、クロックドインバータ回路３２３、およびＣＭＯＳスイッチ３２２を備える。インバータ回路３２１は、入力された信号の正・負を反転、増幅して出力する回路である。

クロックドインバータ回路３２３は、ＬＡＴＩＮ＿ＥＮ信号とＸＬＡＴＩＮ＿ＥＮ信号によってＯＮ／ＯＦＦを制御されるインバータ回路である。インバータ回路３２１とクロックドインバータ回路３２３の互いの出力を互いの入力に接続した回路構成をとっており、ＬＡＴＩＮ＿ＥＮ信号、ＸＬＡＴＩＮ＿ＥＮ信号制御により、コンパレータ回路３１の反転出力をするか、コンパレータ動作を止める直前の出力結果を保持するかを切り替える。

具体的には、ＬＡＴＩＮ＿ＥＮ信号がＨｉｇｈ（ＸＬＡＴＩＮ＿ＥＮ信号がＬｏｗ）の場合、コンパレータ回路３１の出力は有効になり、クロックドインバータ回路３２３がＯＦＦとなるので、インバータ回路３２１はコンパレータ回路３１の出力の反転出力を行う。

一方、ＬＡＴＩＮ＿ＥＮ信号がＬｏｗ（ＸＬＡＴＩＮ＿ＥＮ信号がＨｉｇｈ）の場合、コンパレータ回路３１の出力は無効（オープン状態）となり、クロックドインバータ回路３２３がＯＮとなるので、インバータ回路３２１は、ＬＡＴＩＮ＿ＥＮ信号がＬｏｗに切り替わる直前の出力を保持する。

ＣＭＯＳスイッチ３２２は、コンパレータ回路３１による太陽黒化判定結果の出力を有効にするか否かをＢＳＵＮ＿ＥＮ信号にて制御する。ＢＳＵＮ＿ＥＮ信号がＨｉｇｈの期間のみ太陽黒化判定結果に応じた出力（正常時：Ｈｉｇｈ、もしくは異常時：Ｌｏｗ）がラッチ回路より出力される。また、ＢＳＵＮ＿ＥＮ信号がＬｏｗの期間ではＨｉｇｈ出力に固定される。

図５は、４種類の配線（ＲＳＴ配線、ＶＲ配線、ＴＸ配線、ＬＡＴＩＮ_ＥＮ配線およびＢＳＵＮ_ＥＮ配線）の各電圧、垂直信号線２２の電圧ＶＳＩＧの電圧波形の変化を示す波形図（タイミングチャート）である。

同図に示すように太陽黒化判定期間において、リセット電位が特定の参照電位より低くなっていると判定された場合（太陽黒化発生時）、画素信号線を画素電源に吊るように駆動する。

次に、画素のとり得る構成の一例として、図６を参照して４トランジスタ構成（セレクト有型）について説明する。画素１２ａは、４つのトランジスタで構成されるＣＭＯＳ（Complementary Metal Oxide Semiconductor：相補型金属酸化膜半導体）イメージセンサの単位画素である。画素１２ａは、上述した単位画素２１に相当する。

この画素１２ａは、光電変換素子として例えばフォトダイオード２００を有している。

画素１２ａは、１個のフォトダイオード２００に対して、転送素子としての転送トランジスタ２０１、リセット素子としてのリセットトランジスタ２０２、増幅トランジスタ２０３、および選択トランジスタ２０４の４トランジスタを能動素子として有する。

フォトダイオード２００は、入射光をその光量に応じた量の電荷（ここでは電子）に光電変換する。

転送トランジスタ２０１は、フォトダイオード２００と出力ノードとしてのフローティングディフュージョンＦＤとの間に接続されている。

転送トランジスタ２０１は、転送制御線ＬＴｘを通じてそのゲート（転送ゲート）に駆動信号ＴＸが与えられることで、光電変換素子であるフォトダイオード２００で光電変換された電子をフローティングディフュージョンＦＤに転送する。

リセットトランジスタ２０２は、電源ラインＰＶＤＤとフローティングディフュージョンＦＤとの間に接続されている。

リセットトランジスタ２０２は、リセット制御線ＬＲＳＴを通してそのゲートにリセットＲＳＴが与えられることで、フローティングディフュージョンＦＤの電位を電源ラインＰＶＤＤの電位にリセットする。

フローティングディフュージョンＦＤには、増幅トランジスタ２０３のゲートが接続されている。増幅トランジスタ２０３は、選択トランジスタ２０４を介して画素信号線２０５に接続され、画素部外の定電流源とソースフォロアを構成している。

そして、選択制御線ＬＳＥＬを通して制御信号（アドレス信号またはセレクト信号）ＳＥＬが選択トランジスタ２０４のゲートに与えられ、選択トランジスタ２０４がオンする。

選択トランジスタ２０４がオンすると、増幅トランジスタ２０３はフローティングディフュージョンＦＤの電位を増幅してその電位に応じた電圧を画素信号線２０５に出力する。画素信号線２０５を通じて、各画素から出力された電圧は、画素信号読み出し部としてのカラムＡＤＣに出力される。

これらの動作は、例えば転送トランジスタ２０１、リセットトランジスタ２０２、および選択トランジスタ２０４の各ゲートが行単位で接続されていることから、１行分の各画素について同時並列的に行われる。なお、図７に画素構成の別の例としてセレクトレス型の画素構造を示す。図７に示す画素構成は、選択トランジスタ２０４が設けられていない点で図６に示す画素構成と異なっている。なお、図６および図７示す画素構成はあくまでも一例であり、画像構成はこれらの例に限定されない。

〔まとめ〕
本発明の態様１に係る固体撮像素子は、画素読み出し動作による電位をアナログデジタル変換するＡ／Ｄ変換回路を備えた固体撮像素子であって、画素読み出し電位にリセット電位およびシグナル電位の２つの異なる電位があり、前記リセット電位が特定の参照電位より高いか低いかを判別する判別回路と、前記判別回路の判別結果を保持するラッチ回路と、を備える構成である。

前記構成によれば、判別回路が、リセット電位が特定の参照電位より高いか低いかを判別することにより、画像の黒化現象が生じるか否かを判定することができる。ラッチ回路が、判別回路の判別結果を保持することで、画像の黒化現象が生じるか否かの判別結果を記憶することができる。これにより、回路規模を小さくしつつ、画像の黒化現象を防止することが可能になる。

本発明の態様２に係る固体撮像素子は、前記態様１において、前記ラッチ回路の出力結果に応じて、前記リセット電位が前記特定の参照電位より低くなることを防止する電位低下防止回路を備えることが好ましい。

前記構成によれば、電位低下防止回路によりリセット電位が前記特定の参照電位より低くなることを防止することで、画像の黒化現象を防止することができる。

本発明の態様３に係る固体撮像素子は、前記態様１において、前記ラッチ回路の出力結果に応じて、前記Ａ／Ｄ変換回路の出力結果に関わらず、特定のデジタルコードを出力する後段処理ロジック回路を搭載しても良い。前記構成によれば、太陽黒化による画像の黒化現象を防ぐことが可能になる。

本発明の態様４に係る固体撮像素子は、前記態様２において、前記判別回路は、前記リセット電位と前記特定の参照電位とを比較するコンパレータ回路を含み、前記電位低下防止回路は、電界効果トランジスタを含んでいても良い。

前記構成によれば、電界効果トランジスタによりリセット電位が前記特定の参照電位より低くなることを防止することで、画像の黒化現象を防止することができる。

〔付記事項〕
本発明は上述した各実施形態に限定されるものではなく、請求項に示した範囲で種々の変更が可能であり、異なる実施形態にそれぞれ開示された技術的手段を適宜組み合わせて得られる実施形態についても本発明の技術的範囲に含まれる。さらに、各実施形態にそれぞれ開示された技術的手段を組み合わせることにより、新しい技術的特徴を形成することができる。

１ 固体撮像素子
２ 画素部
３ 行選択回路
３ａ，３ｂ 太陽黒化判定回路
４ 定電流回路
６ ＡＤ変換器（Ａ／Ｄ変換回路）
７ 列選択回路
２１ 単位画素
２２ 垂直信号線
３１ コンパレータ回路
３２ ラッチ回路
３３ ＦＥＴ（電位低下防止回路）
３７ 後段処理ロジック回路（電位低下防止回路）
６１ 比較器
６３ カウンタ回路／ラッチ回路
７２ センサアンプ

Claims (3)

1. 画素読み出し動作による電位をアナログデジタル変換するＡ／Ｄ変換回路を備えた固体撮像素子であって、
   画素読み出し電位にリセット電位およびシグナル電位の２つの異なる電位があり、
   前記リセット電位が特定の参照電位より高いか低いかを判別する判別回路と、
   前記判別回路の判別結果を保持するラッチ回路と、
   前記ラッチ回路が保持する前記判別結果に応じて制御される電位低下防止回路と、を備え、
   前記電位低下防止回路は、前記リセット電位が前記特定の参照電位より低い場合、前記リセット電位を前記リセット電位以上の電位である画素電源電位に置き換え、
   前記判別回路は、１つまたは複数の単位画素と、前記Ａ／Ｄ変換回路と、を直接的に接続する信号線に、前記Ａ／Ｄ変換回路の入力側で接続されることを特徴とする固体撮像素子。
2. 画素読み出し動作による電位をアナログデジタル変換するＡ／Ｄ変換回路を備えた固体撮像素子であって、
   画素読み出し電位にリセット電位およびシグナル電位の２つの異なる電位があり、
   前記リセット電位が特定の参照電位より高いか低いかを判別する判別回路と、
   前記判別回路の判別結果を保持するラッチ回路と、
   前記ラッチ回路が保持する前記判別結果に応じて制御される後段処理ロジック回路と、を備え、
   前記後段処理ロジック回路は、前記リセット電位が前記特定の参照電位より低い場合、前記Ａ／Ｄ変換回路の出力結果に関わらず、特定のデジタルコードを出力し、
   前記判別回路は、１つまたは複数の単位画素と、前記Ａ／Ｄ変換回路と、を直接的に接続する信号線に、前記Ａ／Ｄ変換回路の入力側で接続されることを特徴とする固体撮像素子。
3. 前記判別回路は、前記リセット電位と前記特定の参照電位とを比較するコンパレータ回路を含み、前記電位低下防止回路は、電界効果トランジスタを含むことを特徴とする請求項１に記載の固体撮像素子。

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