JPWO2007055053A1 - オフセット調整回路 - Google Patents

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Abstract

ＡＤ変換器１０２からの１６画素分の出力値の平均値をＡＤ出力平均値演算回路１０３で求め、前記平均値と第１のＡＤ出力基準値との差の値を減算器１０５で求める。前記差の値をデータ保持回路１０８と減算器１０９からなるデジタル積分回路で積分して得たオフセット補正値から、ＤＡ変換器１１１とオフセット電圧発生回路１１２とによってオフセット補正電圧を発生させ、増幅器１０１のオフセットを補正するアナログオフセット補正と、ＡＤ変換器１０２の出力値に所定の値を加算器１１３ｂで加算することによってオフセット量を補正するデジタルオフセットとを、前記差の値に応じて、クリップ回路１０６で使い分ける。

Description

本発明は、増幅器出力等のオフセット補正を行うオフセット調整回路に関するものである。
例えばビデオや、カメラといったアナログ画像信号を扱う回路では、イメージセンサー出力を処理するアナログフロントエンド回路において、黒レベル調整や増幅器オフセット調整のためにオフセット調整回路が設けられる場合がある。
このようなオフセット調整回路としては、ＡＤ変換後の増幅器出力と所定の基準値との差をアナログ積分回路で積分することによって、所望のクランプ電圧（増幅器のオフセットを調整するための制御信号として用いられる）を発生し、増幅器の出力オフセット調整（クランプ調整）を行うように構成された回路が知られている（例えば特許文献１を参照）。この回路は、ビデオ信号処理における黒レベルクランプ回路の例である。
また、上記のアナログ積分回路の代わりに、デジタル積分回路を用いるものもある（例えば特許文献２を参照）。デジタル積分回路を用いたオフセット調整回路では、ＡＤ変換後の増幅器出力と所定の基準値との差をデジタル積分し、さらに積分結果をＤＡ変換器でアナログ信号に変換することによって、所望のクランプ電圧を発生している。
特開平５−１５３４２８号公報 特開２０００−２２４４４０号公報
しかしながら、アナログ積分回路を用いたオフセット調整回路を半導体回路として構成するには、アナログ積分回路を構成するための抵抗素子や容量素子を半導体回路の外部に設けなければならない場合があり、部品実装点数が増大するという問題があった。また、抵抗素子や容量素子を半導体回路に内蔵できた場合においても、アナログ積分回路の時定数が固定されてしまい、電源投入時など制御が安定化するまでに、ある程度の時間が必要なうえ、素子を内蔵した分だけ半導体回路の面積が増加するという問題があった。
これに対し、デジタル積分回路を用いたオフセット調整回路では、積分回路がデジタル化されたことでオフセット調整回路としては面積が小さくなるうえ、時定数の最適制御が可能となるので、アナログ積分回路を用いたものと比較して回路の安定性が増す。
しかし、デジタル積分回路を用いたオフセット調整回路では、クランプ電圧を発生するために、デジタル積分の結果をＤＡ変換器でアナログ信号に変換する必要がある。そのため、今後更にＡＤ変換器の高分解能化が進んだ場合に、ＤＡ変換器もＡＤ変換器と同様に高分解能化の必要があり、回路構成が複雑かつ大規模になるという問題に直面する。
上記のオフセット調整回路が利用されるビデオやカメラといった機器は、近年では更なる小型軽量化、低消費電力化が進んでいる。特にカメラにおいては、携帯電話搭載カメラやコンパクトデジタルカメラ等へ普及し、更なる小型化・低消費電力化の要求は避けることができない。しかも、年々更なる高性能化が要求されており、携帯電話カメラにいたっては、コンパクトデジタルカメラと変わらない性能が要求されている。
こうした小型機器にカメラモジュールを組み込む場合、外付け部品は小型化の障害となり、さらに、回路規模が増大して消費電力が増えるとバッテリーが長持ちしなくなるため、上記従来のオフセット調整回路ではこれらの要求を満たせない。
本発明は、前記の問題に着目してなされたものであり、回路規模を増大させることなく、オフセット補正精度と安定性を向上できるオフセット調整回路を提供することを目的としている。
前記の課題を解決するため、本発明の一態様は、
入力されたオフセット補正電圧に応じて出力のオフセット量の補正が可能な増幅器と、
前記増幅器の出力をデジタル値に変換するＡＤ変換器と、
前記ＡＤ変換器の出力値を所定回数サンプリングして算出した平均値であるＡＤ出力平均値を出力するＡＤ出力平均値演算回路と、
所定の出力基準値から前記ＡＤ出力平均値を減算した値を出力する減算回路と、
前記増幅器に対するオフセット補正量を示す第１の補正情報、および前記ＡＤ変換器の出力に対するオフセット補正量を示す第２の補正情報を生成するクリップ回路と、
前記第１の補正情報をデジタル積分した値であるオフセット補正値を出力するデジタル積分回路と、
前記オフセット補正値をアナログ信号に変換して出力するＤＡ変換器と、
前記ＤＡ変換器が出力したアナログ信号を所定の電圧に変換して、前記オフセット補正電圧として前記増幅器に出力するオフセット電圧発生回路と、
前記第２の補正情報と前記ＡＤ変換器の出力値とを加算して出力する加算回路と、
を備えたことを特徴とする。
これにより、増幅器の出力に対するオフセット補正（アナログオフセット補正）とＡＤ変換器の出力に対するオフセット補正（デジタルオフセット補正）とが使い分けられるので、前記ＡＤ変換器の高分解能化が行われても、デジタル積分結果のＤＡ変換に用いるＤＡ変換器の分解能を前記ＡＤ変換器の分解能よりも小さくできる。すなわち、回路規模の小型化や低消費電力化に貢献できる。
また、本発明の一態様は、
上記のオフセット調整回路であって、
さらに、前記加算回路の出力に対して所定の出力補正値を加算した値を出力する加算回路を備えていることを特徴とする。
これにより、オフセット調整回路の出力基準値を任意の値に設定できる。
また、本発明の一態様は、
上記のオフセット調整回路であって、
前記クリップ回路は、前記減算回路の出力に応じて、前記第１の補正情報および第２の補正情報を生成するように構成されていることを特徴とする。
これにより、出力基準値とＡＤ変換器の出力値との差に応じて、アナログオフセット補正とデジタルオフセット補正とが使い分けられる。
また、本発明の一態様は、
入力されたオフセット補正電圧に応じて出力のオフセット量の補正が可能な増幅器と、
前記増幅器の出力をデジタル値に変換するＡＤ変換器と、
前記ＡＤ変換器の出力値を所定回数サンプリングして算出した平均値である第１のＡＤ出力平均値を出力する第１のＡＤ出力平均値演算回路と、
所定の出力基準値から前記第１のＡＤ出力平均値を減算した値を出力する第１の減算回路と、
前記増幅器に対するオフセット補正量を示す第１の補正情報、および前記ＡＤ変換器の出力に対するオフセット補正の要否を示す第２の補正情報を生成するクリップ回路と、
前記第１の補正情報をデジタル積分した値であるオフセット補正値を出力する第１のデジタル積分回路と、
前記オフセット補正値をアナログ信号に変換するＤＡ変換器と、
前記ＤＡ変換器が出力したアナログ信号を所定の電圧に変換して、前記オフセット補正電圧として前記増幅器に出力するオフセット電圧発生回路と、
一方の加算入力値として、前記ＡＤ変換器の出力値が入力される加算回路と、
前記加算回路の出力値を所定回数サンプリングして算出した平均値である第２のＡＤ出力平均値を出力する第２のＡＤ出力平均値演算回路と、
前記出力基準値から前記第２のＡＤ出力平均値を減算した値を出力する第２の減算回路と、
前記第２の補正情報に応じて、前記第２の減算回路の出力をデジタル積分して、前記加算回路に他方の加算入力値として出力する第２のデジタル積分回路と、
を備えたことを特徴とする。
これにより、出力基準値とＡＤ変換器の出力値との差が積分されるので、より安定的にデジタルオフセット補正を行うことが可能になる。
また、本発明の一態様は、
上記のオフセット調整回路であって、
前記オフセット電圧発生回路は、前記ＡＤ変換器のリファレンス電圧もしくはリファレンス電圧発生源の電圧に応じて、前記オフセット補正電圧を発生するように構成されていることを特徴とする。
これにより、オフセット電圧発生回路は、ＡＤ変換器のリファレンス電圧（もしくは、リファレンス電圧発生源回路）を基にオフセット補正電圧を発生させるので、オフセット電圧発生回路の出力電圧とＡＤ変換器のリファレンス電圧の相対的ばらつきが軽減され、オフセット調整回路の補正精度・安定性が向上する。
また、本発明の一態様は、
上記のオフセット調整回路であって、
前記ＡＤ出力平均値演算回路は、
出力する平均値を保持するデータ保持回路と、
入力されたデータを所定範囲の値にクリップするＡＤ出力クリップ回路と、
前記ＡＤ出力クリップ回路から所定回数連続して入力されたデータの平均値を算出する第１の平均演算回路と、
前記データ保持回路に保持されている平均値と前記第１の平均演算回路が算出した平均値との平均値を求めて、前記データ保持回路に保持させるとともに出力する第２の平均演算回路とを備えていることを特徴とする。
また、本発明の一態様は、
上記のオフセット調整回路であって、
前記第１のＡＤ出力平均値演算回路、および第２のＡＤ出力平均値演算回路は、それぞれ、
出力する平均値を保持するデータ保持回路と、
入力されたデータを所定範囲の値にクリップするＡＤ出力クリップ回路と、
前記ＡＤ出力クリップ回路から所定回数連続して入力されたデータの平均値を算出する第１の平均演算回路と、
前記データ保持回路に保持されている平均値と前記第１の平均演算回路が算出した平均値との平均値を求めて、前記データ保持回路に保持させるとともに出力する第２の平均演算回路とを備えていることを特徴とする。
これらにより、ＡＤ出力平均値の算出の際に、前回のＡＤ出力平均値と相関を持たせられるので、例えば増幅器の入力に突発的にノイズが載った場合等に、その影響を少なくすることができる。
本発明によれば、回路規模を増大させることなく、オフセット補正精度と安定性を向上できる。
図１は、実施形態１に係るオフセット調整回路の構成を示すブロック図である。 図２は、イメージセンサーの画素領域の構成を示す図である。 図３は、オフセット調整回路の駆動タイミングを示す図である。 図４は、ＤＡ設定値に対するＡＤ出力のオフセット補正量の関係を示す図である。 図５は、ＡＤ出力平均値演算回路１０３の構成を示すブロック図である。 図６は、クリップ回路の入出力特性を示す図である。 図７は、図４の一部を拡大した図である。 図８は、アナログオフセット補正およびデジタルオフセット補正が行われた場合の信号のレベル変化を示す図である。 図９は、実施形態２に係るオフセット調整回路の構成を示すブロック図である。
符号の説明
１００ オフセット調整回路
１０１ 増幅器
１０２ ＡＤ変換器
１０３ ＡＤ出力平均値演算回路
１０３ａ ＮＯＲ回路
１０３ｂ クリップ回路
１０３ｃ 画素加算平均演算回路
１０３ｄ 加算平均演算回路
１０３ｅ データ保持回路
１０４ ＡＤ出力目標値用レジスタ
１０５ 減算器
１０６ クリップ回路
１０７ 割り算器
１０８ データ保持回路
１０９ 減算器
１１０ リファレンス電圧モニター
１１１ ＤＡ変換器
１１２ オフセット電圧発生回路
１１３ デジタルオフセット補正回路
１１３ａ 補正値用レジスタ
１１３ｂ 加算器
１１４ デジタルクランプ回路
１１４ａ 出力基準コード設定値レジスタ
１１４ｂ 加算器
２００ オフセット調整回路
２０１ クリップ回路
２０２ デジタルオフセット補正回路
２０２ａ 加算器
２０２ｂ ＡＤ出力平均値演算回路
２０２ｃ 減算器
２０２ｄ 割り算器
２０２ｅ データ保持回路
２０２ｆ 加算器
以下、本発明の実施形態について図面を参照しながら説明する。
《発明の実施形態１》
図１は、本発明の実施形態１に係るオフセット調整回路１００の構成を示すブロック図である。オフセット調整回路１００は、デジタルカメラなどにおいて、イメージセンサーの信号を信号処理するアナログフロントエンド回路の一部として用いられる。
イメージセンサーの信号処理を行うにあたり重要な要素の一つは、常に黒レベル基準が一定になるように出力をクランプすることである。オフセット調整回路１００は、イメージセンサーから出力される黒レベル信号のＡＤ変換出力値を一定の値にクランプする目的で使用される。
なお、黒レベル信号とは、イメージセンサーにおいてＯＢ画素領域と呼ばれる画素の出力信号である（図２を参照）。また、オフセット調整回路１００がオフセット補正動作を行うのは、図３に示すようにＨｉｇｈレベル（以下Ｈレベルと略記）のクランプパルスが出力されている期間である。オフセット調整回路１００では、クランプパルスがＨレベルの期間にＯＢ画素領域から出力された信号のＡＤ変換器出力が常に所定の出力基準値（以下、第１のＡＤ出力基準値と呼ぶ）になるように、出力のオフセットを補正する。
（オフセット調整回路１００の構成）
オフセット調整回路１００は、図１に示すように、増幅器１０１（図中ではＧＣＡと略記）、ＡＤ変換器１０２（図中ではＡＤＣと略記）、ＡＤ出力平均値演算回路１０３、ＡＤ出力目標値用レジスタ１０４、減算器１０５、クリップ回路１０６、割り算器１０７、データ保持回路１０８、減算器１０９、リファレンス電圧モニター１１０、ＤＡ変換器１１１（図中ではＤＡＣと略記）、オフセット電圧発生回路１１２、デジタルオフセット補正回路１１３、およびデジタルクランプ回路１１４を備えて構成されている。
増幅器１０１は、入力端子から入力された信号を増幅する可変利得増幅器であり、オフセット電圧発生回路１１２から入力されたオフセット補正電圧（後述）に応じて、出力のオフセットを調整するようになっている。
ＡＤ変換器１０２は、増幅器１０１の出力をＡＤ変換して出力するようになっている。本実施形態では、ＡＤ変換器１０２の分解能は１２ｂｉｔである。
ＡＤ出力平均値演算回路１０３は、ＡＤ変換器１０２から出力された１６画素分の出力（各画素の出力は１２ｂｉｔ出力）のそれぞれを所定の範囲の値にクリップするとともに、クリップ後の１６画素分の出力の平均値（以下、ＡＤ出力平均値と呼ぶ）を出力するようになっている。
ここで、本実施形態における、ＡＤ変換器１０２の出力でのオフセット調整範囲が、図４に示すように±５１２ＬＳＢであるとすれば、これを超える範囲のＡＤ出力平均値が発生した場合はオフセット調整範囲外となる。そのためＡＤ出力平均値演算回路１０３は、ＡＤ変換器１０２の１２ｂｉｔ出力の全てを用いて演算処理を行う必要はなく、下位ｂｉｔを切り出して演算処理を行えばよい。本実施形態では、ＡＤ出力平均値演算回路１０３が平均値演算に用いるのは、具体的には、ＡＤ変換器１０２の１２ｂｉｔ出力のうち下位１０ｂｉｔのデータである。
このように、平均値演算に用いるｂｉｔ幅は、オフセット調整回路の調整範囲による。例えば、±１０２３ＬＳＢまでのオフセット調整を可能にするには、平均値演算に用いるｂｉｔ幅も増やす必要がある。
ＡＤ出力平均値演算回路１０３は、詳しくは、図５に示すように、ＮＯＲ回路１０３ａ、クリップ回路１０３ｂ、画素加算平均演算回路１０３ｃ、加算平均演算回路１０３ｄ、およびデータ保持回路１０３ｅを備えて構成されている。
ＮＯＲ回路１０３ａは、ＡＤ変換器１０２の上位２ｂｉｔのデータが入力され、出力がクリップ回路１０３ｂに接続されている。これによりＮＯＲ回路１０３ａは、ＡＤ変換器１０２の出力した値が１０２３を超えた場合に、Ｌｏｗレベル（以下、Ｌレベルと略記）の信号をクリップ回路１０３ｂに出力する。
クリップ回路１０３ｂは、画素加算平均演算回路１０３ｃに入力するデータを１０２３以下の値にクリップするようになっている。詳しくは、クリップ回路１０３ｂはＡＤ変換器１０２の下位１０ｂｉｔのデータが入力され、ＡＤ変換器１０２の出力が１０２３を超えた場合（具体的にはＮＯＲ回路１０３ａの出力がＬレベルの場合）に、１０２３を画素加算平均演算回路１０３ｃに出力するとともに、ＡＤ変換器１０２の出力値が１０２３以下の場合に、ＡＤ変換器１０２の下位１０ｂｉｔのデータを画素加算平均演算回路１０３ｃに出力するようになっている。
画素加算平均演算回路１０３ｃは、１６画素分の画素加算平均演算回路１０３ｃの出力の平均値を求めるようになっている。
加算平均演算回路１０３ｄは、データ保持回路１０３ｅに保持されている値と画素加算平均演算回路１０３ｃの出力との平均値を求めるようになっている。例えば、加算平均演算回路１０３ｄの初期値が０、今回の画素加算平均演算回路１０３ｃの出力が１００だとした場合、加算平均演算回路１０３ｄの出力値（すなわちＡＤ出力平均値演算回路１０３の出力値）は５０となる。次の画素加算平均演算回路１０３ｃの出力が１５０だとした場合、ＡＤ出力平均値演算回路１０３の出力は１００となる。
データ保持回路１０３ｅは、加算平均演算回路１０３ｄの出力（動作開始時など、加算平均演算回路１０３ｄからの出力がまだない場合は、所定の初期値）を保持して、加算平均演算回路１０３ｄに帰還するようになっている。
以上のクリップ回路１０３ｂ、画素加算平均演算回路１０３ｃ、加算平均演算回路１０３ｄ、およびデータ保持回路１０３ｅの出力はそれぞれ１０ｂｉｔである。
ＡＤ出力目標値用レジスタ１０４は、第１のＡＤ出力基準値を保持するようになっている。本実施形態においては、第１のＡＤ出力基準値は固定値である。
減算器１０５は、ＡＤ出力平均値演算回路１０３の出力から第１のＡＤ出力基準値（ＡＤ出力目標値用レジスタ１０４に保持されている）を減算し、その結果をクリップ回路１０６に出力するようになっている。
クリップ回路１０６は、減算器１０５の出力を所定の値にクリップした値をＡポートから割り算器１０７に出力するとともに、Ｂポートからデジタルオフセット補正回路１１３に出力するようになっている。具体的にはクリップ回路１０６の出力特性は、例えば図６に示すように設定される。図６におけるＣがクリップ設定値である。図６に示すように、減算器１０５の出力が±Ｃの範囲よりも大きい場合（減算器１０５の出力＜−Ｃ、または＋Ｃ＜減算器１０５の出力）は、クリップ回路１０６はＡポートから減算器１０５のデータを出力し、Ｂポートから０を出力する。また、減算器１０５の出力が±Ｃの範囲内（−Ｃ≦減算器１０５の出力≦＋Ｃ）の場合には、クリップ回路１０６は、Ａポートから０を出力し、Ｂポートから減算器１０５のデータを出力する。このようにして、ＤＡ変換器１１１を用いた補正の範囲に不感帯を設けることができる。
上記のＣの値は、例えば減算器１０５にレジスタを設けることにより任意の値に設定可能である。この設定値によってオフセット調整回路の動作安定性が決定される。
以上のＡＤ出力目標値用レジスタ１０４、減算器１０５、およびクリップ回路１０６の出力は１０ｂｉｔである。
割り算器１０７は、クリップ回路１０６の出力（１０ｂｉｔ）を８ｂｉｔに変換して出力するようになっている。具体的には、１０ｂｉｔ出力の上位８ｂｉｔを下へ２ｂｉｔシフトさせる。割り算器１０７におけるシフト量は、ＤＡ変換器１１１への設定値とＡＤ変換器１０２の出力値の関係に応じて決める必要がある。例えば、後述するようにＤＡ変換器１１１の設定値とＡＤ変換器１０２の出力値の関係が１：４であれば、クリップ回路１０６の出力値を４以上の値でわり算する必要がある。
データ保持回路１０８は、ＤＡ変換器１１１への設定値（すなわち減算器１０９の出力値）を保持するようになっている。
減算器１０９は、データ保持回路１０８で保持されている値（すなわち前回のＤＡ変換器１１１への設定値）から今回の割り算器１０７の出力値を減算し、減算結果（以下、オフセット補正値と呼ぶ）をＤＡ変換器１１１に出力するようになっている。なお、減算器１０９は、データ保持回路１０８で保持された値が割り算器１０７から出力された値よりも小さかった場合には、０を出力する。減算器１０９と上記のデータ保持回路１０８とによって、デジタル積分回路が構成される。
リファレンス電圧モニター１１０は、ＡＤ変換器１０２のリファレンス電圧（もしくは、リファレンス電圧発生源回路の出力電圧）を示す情報をオフセット電圧発生回路１１２に出力するようになっている。
ＤＡ変換器１１１は、減算器１０９が出力した前記オフセット補正値が設定値（ＤＡ設定値）として入力され、クランプパルスがＬレベルの期間（図２を参照）に、前記ＤＡ設定値に応じた電圧をオフセット電圧発生回路１１２に出力するようになっている。本実施形態では、ＤＡ変換器１１１の分解能は８ｂｉｔである。
オフセット電圧発生回路１１２は、ＤＡ変換器１１１が出力した電圧に応じた電圧のオフセット補正電圧を増幅器１０１に出力することによって、増幅器１０１の出力のオフセット調整するようになっている（アナログオフセット補正と呼ぶ）。時刻Ｘにおけるオフセット補正電圧は、具体的には以下の式（１）または式（２）のＶｏｂｒｅｆ（Ｘ）で示される電圧である。
Figure 2007055053
Figure 2007055053
なお、上記の式（１）、式（２）において、それぞれのパラメータの意味は、以下のとおりである。
Ｖａｄｒｅｆ：ＡＤ変換器のリファレンス電圧幅ＶＲＥＦＨ−ＶＲＥＦＬ
Ｄ（Ｘ−１）：前回のＤＡ変換器１１１の設定値
ΔＶｒｅｆ：ＡＤのリファレンス電圧とオフセット電圧発生回路の微小な電圧誤差
また、時刻Ｘとは、Ｘ回目のクランプを意味している（すなわち、画素のサンプリング回数ではない）。
なお、本実施形態においては、クランプパルスがＨレベルの期間は１６画素分の信号期間とする。
上記のオフセット補正電圧によって、オフセット調整後のＡＤ変換器１０２の出力値ＤＡＤ（ｔ）は下記のように表現される。
Figure 2007055053
上記の式（３）において、それぞれのパラメータの意味は、以下のとおりである。
ｔ：１画素読み出す時間、すなわち１６画素読み出すには１６ｔかかる
Ｖｉｎ（ｔ）：時刻ｔにおける増幅器１０１への入力信号振幅
Ａ：増幅器１０１のゲイン値
式（３）からＶａｄｒｅｆに対して、Ｖｏｂｒｅｆ（Ｘ）値を可変することで出力オフセットを調整できることがわかる。本実施形態では、イメージセンサーの１ライン毎のＯＢ領域画素Ｈ（図２を参照）で、黒レベル基準を前記第１のＡＤ出力基準に合わせるようにオフセット調整を行っている。
なお、減算器１０５の出力が±Ｃの範囲内（−Ｃ≦減算器１０５の出力≦＋Ｃ）の場合には、上記のようにクリップ回路１０６がＡポートから０を出力するので、前記アナログオフセット補正は事実上行われないことになる。
また、本実施形態では、ＡＤ変換器１０２とＤＡ変換器１１１の分解能の関係から、ＤＡ変換器１１１の出力変化１ＬＳＢあたり、ＡＤ変換器１０２の出力値は４ＬＳＢ変化させることができる。すなわち、ＤＡ変換器１１１は、ＡＤ変換器１０２に比べて低分解能なので、ＤＡ変換器１１１の設定値の変化１ＬＳＢに対して、ＡＤ変換器１０２の出力値は４ＬＳＢ変化し（すなわち、ＤＡ変換器１１１の設定値とＡＤ変換器１０２の出力値とは１：４の関係にある。）、図７に示すように、アナログオフセット補正は不連続な補正になる。
それ以下の精度でのオフセット調整は、次に説明するデジタルオフセット補正回路１１３によるデジタルオフセット補正（後述）によって行われる。なお、本実形態におけるクリップ値の下限はＡＤ変換器１０２とＤＡ変換器１１１の関係から±４ＬＳＢである。
デジタルオフセット補正回路１１３は、ＡＤ変換器１０２の出力に対して所定の値を加算することによって、ＡＤ変換器１０２の出力に対してオフセット調整（デジタルオフセット補正と呼ぶ）を行うようになっている。減算器１０５の出力が±Ｃの範囲よりも大きい場合（減算器１０５の出力＜−Ｃ、または＋Ｃ＜減算器１０５の出力）は、上記のようにクリップ回路１０６がＢポートから０を出力するので、前記デジタルオフセット補正は事実上行われないことになる。また、上記Ｃの値はクリップ下限値より大きければ、回路の安定性、補正精度を損なわない範囲で任意に設定してよい。
デジタルオフセット補正回路１１３は、具体的には、補正値用レジスタ１１３ａと加算器１１３ｂとを備えて構成されている。
補正値用レジスタ１１３ａは、クリップ回路１０６のＢポートからの出力を保持するようになっている。
加算器１１３ｂは、ＡＤ変換器１０２の出力と補正値用レジスタ１１３ａが保持している値とを加算して出力するようになっている。
デジタルクランプ回路１１４は、黒レベル基準を任意の値に設定するようになっている。デジタルクランプ回路１１４は、具体的には出力基準コード設定値レジスタ１１４ａと加算器１１４ｂとを備えて構成されている。
出力基準コード設定値レジスタ１１４ａは、黒レベル基準を任意の値に設定するための所定の値を保持するようになっている。
加算器１１４ｂは、加算器１１３ｂの出力と出力基準コード設定値レジスタ１１４ａに保持されている値とを加算して出力するようになっている。
（オフセット調整回路１００の動作）
まず、ＯＢ領域画素Ｈからのイメージセンサー（図示せず）の出力は、相関２重サンプリング回路（図示せず。以下ＣＤＳ回路と略記する。なお、ＣＤＳはＣｏｒｒｅｌａｔｅｄ Ｄｏｕｂｌｅ Ｓａｍｐｌｉｎｇの略である。）によって、画像信号成分のみが抽出される。そして、抽出された画像信号成分（アナログ信号）がオフセット調整回路１００の入力端子に入力される（この入力は差動入力でもシングル入力でも構わない）。
増幅器１０１は、ＣＤＳ回路から前記入力端子を介して入力されたアナログ信号を増幅してＡＤ変換器１０２に出力する。このとき、オフセット電圧発生回路１１２は、前回オフセット調整を行った際に得られたオフセット補正電圧（または所定の初期電圧）を発生し、増幅器１０１に印可している。ＡＤ変換器１０２は、増幅器１０１が出力したアナログ信号を１２ｂｉｔのデジタル値に変換して、ＡＤ出力平均値演算回路１０３とデジタルオフセット補正回路１１３とに出力する。
ＡＤ出力平均値演算回路１０３では、まずクリップ回路１０３ｂが入力された１２ｂｉｔのデジタル値を１０ｂｉｔにクリップする。次いで画素加算平均演算回路１０３ｃは、１６画素分のクリップ回路１０３ｂの出力を平均して、ＡＤ出力平均値を求めて加算平均演算回路１０３ｄに出力する。加算平均演算回路１０３ｄは、データ保持回路１０３ｅに保持されている値（前回の加算平均演算回路１０３ｄの出力または所定の初期値）と画素加算平均演算回路１０３ｃの出力との平均値を求めて減算器１０５に出力する。このように、前回のＡＤ出力平均値を参照することで、クランプ期間ごとに求めたそれぞれのＡＤ出力平均値に相関を持たせられるので、イメージセンサーの出力に突発的にノイズが載った場合にもその影響を少なくすることができる。
減算器１０５は、ＡＤ出力平均値演算回路１０３の出力から第１のＡＤ出力基準値（ＡＤ出力目標値用レジスタ１０４に保持されている）を減算し、その結果をクリップ回路１０６に出力する。クリップ回路１０６は、図６に示す出力特性で、減算器１０５の出力を所定の値にクリップして、Ａポートから割り算器１０７に出力するとともに、Ｂポートから補正値用レジスタ１１３ａに出力する。ＡポートおよびＢポートからの出力は１０ｂｉｔのデータである。
割り算器１０７は、入力された１０ｂｉｔのデータを８ｂｉｔに変換して減算器１０９に出力する。減算器１０９は、データ保持回路１０８で保持されている値（すなわち前回のＤＡ変換器１１１への設定値）から今回の割り算器１０７の出力値の減算処理を行う。この結果が今回のオフセット補正値としてＤＡ変換器１１１へ出力される。
ＤＡ変換器１１１は、クランプパルスがＬレベルの期間（図２を参照）に、前記オフセット補正値に応じた電圧をオフセット電圧発生回路１１２へと出力する。これにより、前述した式（１）に従って、増幅器１０１のオフセットが調整される。このように、Ｘ番目のクランプパルスがＨレベルの期間において算出されたオフセット補正値は、Ｘ＋１番目のクランプ期間に反映され、Ｘ＋１番目におけるＡＤ変換器１０２の出力（ＡＤ出力）のアナログオフセット補正が行われる。
一方、デジタルオフセット補正回路１１３に入力されたＡＤ出力（１２ｂｉｔ）は、加算器１１３ｂにおいて、補正値用レジスタ１１３ａに保持されている値と加算処理されることによって、デジタルオフセット補正が行われ、デジタルクランプ回路１１４に出力される。以上により、デジタルオフセット補正回路１１３からイメージセンサーからの黒レベル信号を第１のＡＤ出力基準値にクランプして出力することができる。
オフセット調整回路１００よりも後段において、ＡＤ変換された画像信号に対してデジタル信号処理を行う場合に、デジタル信号処理を行う前の段階で、黒レベル基準を任意の値に設定することがある。この際、例えば、増幅器１０１のオフセット調整のために、第１のＡＤ出力基準をさまざまな値に変更することが考えられるが、ＡＤ変換器１０２のダイナミックレンジに対して、増幅器１０１の出力ダイナミックレンジが常に異なってしまう。特に第１のＡＤ出力基準値を高くするほど増幅器１０１の出力ダイナミックレンジが狭くなってしまうため、回路のＳ／Ｎ特性に悪影響を及ぼす恐れがある。そのため、ＤＡ変換器１１１によるアナログオフセット補正の値は常に一定とすることが望ましい。
そこで、この際は、第１のＡＤ出力基準値を変更するのではなく、予め出力基準コード設定値レジスタ１１４ａに任意の設定値（第２のＡＤ出力基準値と呼ぶ）を設定する。
例えば、第１のＡＤ出力基準値設定が１２８ＬＳＢで、オフセット調整回路１００の出力端子から出力したい黒レベル基準が２５６ＬＳＢの場合には、出力基準コード設定値レジスタ１１４ａに＋１２８ＬＳＢを設定する。
これにより、デジタルクランプ回路１１４において、デジタルオフセット補正回路１１３の出力と第２のＡＤ出力基準値とが加算器１１４ｂで加算され、前記出力端子から出力される黒レベル基準が２５６になる（図８を参照）。また、例えば第１のＡＤ出力基準値よりも低い値を黒レベル基準として出力したい場合には、負の値を第２のＡＤ出力基準値として出力基準コード設定値レジスタ１１４ａに設定する。これにより、ＤＡ変換器１１１によるアナログオフセット補正の値を一定になり、増幅器１０１のアナログ特性を安定にすることができる。
以上のように本実施形態によれば、アナログ積分回路を使用しないので、オフセット調整の安定性が向上し、さらに抵抗素子などの外付け部品を削減できる。
また、オフセット量に応じて、アナログオフセット補正とデジタルオフセット補正とが使い分けられるので、増幅器の出力をＡＤ変換するＡＤ変換器の高分解能化が行われても、デジタル積分結果のＤＡ変換に用いるＤＡ変換器の分解能を前記ＡＤ変換器の分解能よりも小さくできる。すなわち、回路規模の小型化や低消費電力化に貢献できる。
また、オフセット電圧発生回路１１２は、ＡＤ変換器１０２のリファレンス電圧（もしくは、リファレンス電圧発生源回路）を基にオフセット補正電圧を発生させるので、ＡＤ出力のリファレンス電圧や電源電圧への依存特性、さらには温度依存特性で電圧値が変動することによる出力値への影響を軽減できる。すなわち、オフセット電圧発生回路１１２の出力電圧とＡＤ変換器１０２のリファレンス電圧の相対的ばらつきが軽減され、オフセット調整回路の補正精度・安定性はさらに向上する。
《発明の実施形態２》
図９は、本発明の実施形態２に係るオフセット調整回路２００の構成を示すブロック図である。オフセット調整回路２００は、図９に示すように、オフセット調整回路１００と比べ、クリップ回路１０６に代えてクリップ回路２０１、デジタルオフセット補正回路１１３に代えてデジタルオフセット補正回路２０２を備えて構成されている点が異なっている。なお、以下の説明では、前記の実施形態１と同様の機能を有する構成要素については、同一の符号を付して説明を省略する。
クリップ回路２０１は、減算器１０５の出力が±Ｃの範囲よりも大きい場合（すなわち、減算器１０５の出力＜−Ｃ、または＋Ｃ＜減算器１０５の出力）は、Ａポートから減算器１０５のデータを出力し（図６を参照）、ＢポートからＨレベルの制御信号をデジタルオフセット補正回路２０２に出力するとともに、減算器１０５の出力が±Ｃの範囲内（−Ｃ≦減算器１０５の出力≦＋Ｃ）の場合は、Ａポートから０を出力し、ＢポートからＬレベルの制御信号をデジタルオフセット補正回路２０２に出力するようになっている。
オフセット調整回路が安定して動作するためには、アナログオフセット補正とデジタルオフセット補正のそれぞれの動作を確実に分ける必要がある。アナログオフセット補正とデジタルオフセット補正が同時に行われた場合は、回路が不安定になり最悪の場合収束しない恐れがあるため注意が必要である。本実施形態においても、クリップ回路２０１におけるアナログオフセット補正領域とデジタルオフセット補正領域にそれぞれ不感帯を設けることで、常にどちらか一方のオフセット値しか更新されない構成を実現している。
デジタルオフセット補正回路２０２は、加算器２０２ａ、ＡＤ出力平均値演算回路２０２ｂ、減算器２０２ｃ、割り算器２０２ｄ、データ保持回路２０２ｅ、および加算器２０２ｆを備えて構成されている。
加算器２０２ａは、ＡＤ変換器１０２の出力と加算器２０２ｆの出力とを加算して出力するようになっている。
ＡＤ出力平均値演算回路２０２ｂは、ＡＤ出力平均値演算回路１０３と同様の回路構成を有し、加算器２０２ａから出力された１６画素分の出力（１２ｂｉｔ出力）のそれぞれを所定の範囲の値にクリップするとともに、クリップ後の１６画素分の出力の平均値（１０ｂｉｔ）を出力するようになっている。
減算器２０２ｃは、ＡＤ出力目標値用レジスタ１０４で保持されている第１のＡＤ出力基準値からＡＤ出力平均値演算回路２０２ｂの出力値を減算するようになっている。
割り算器２０２ｄは、減算器２０２ｃの出力（１０ｂｉｔ）を９ｂｉｔに変換（ｂｉｔ変換）して出力するようになっている。具体的には、１０ｂｉｔ出力の上位９ｂｉｔを下へ１ｂｉｔシフトさせる。１ｂｉｔシフトを行うことは２で割り算をすることに等しく、この操作により減算器２０２ｃの出力が２ＬＳＢ以上変化するとデジタルオフセット補正回路２０２によってデジタルオフセット補正が行われる。なお、このオフセット調整回路を用いる状況によっては、ｂｉｔ変換は必ずしも行う必要はない。また、割り算器２０２ｄには、クリップ回路２０１が出力する制御信号が入力され、入力された制御信号がＨレベルの場合に、出力値が０にリセットされるようになっている。
データ保持回路２０２ｅは、加算器２０２ｆの出力を保持するようになっている。また、データ保持回路２０２ｅにもクリップ回路２０１が出力する制御信号が入力され、この制御信号がＨレベルの場合に、出力値が０にリセットされるようになっている。
加算器２０２ｆは、データ保持回路２０２ｅの出力（すなわち、前回の加算器２０２ｆの出力）と割り算器２０２ｄの出力とを加算して、補正値として加算器２０２ａに出力するようになっている。加算器２０２ｆと上記のデータ保持回路２０２ｅによって、デジタル積分回路が構成される。
上記のオフセット調整回路２００では、減算器１０５の出力が±Ｃの範囲よりも大きい場合には、オフセット調整回路１００と同様にしてアナログオフセット補正が行われる。この際、デジタルオフセット補正回路２０２には、クリップ回路２０１のＢポートからＨレベルの制御信号が入力されるので、割り算器２０２ｄおよびデータ保持回路２０２ｅの出力が０にリセットされる。これにより加算器２０２ｆの出力が０になり、デジタルオフセット補正は行われない。
一方、減算器１０５の出力が±Ｃの範囲内の場合には、クリップ回路２０１がＡポートから０を出力するのでアナログオフセット補正値は更新されず前回の補正値に固定される。そして、以下のようにして、デジタルオフセット補正回路２０２によるデジタルオフセット補正が行われる。
まず、ＡＤ出力平均値演算回路２０２ｂは、加算器２０２ａから出力された１６画素分のデータからＡＤ出力平均値を演算して、減算器２０２ｃに出力する。減算器２０２ｃは、第１のＡＤ出力基準値からＡＤ出力平均値演算回路２０２ｂが出力したＡＤ出力平均値出力を減算する。減算器２０２ｃの出力は、割り算器２０２ｄへ入力されて、１０ｂｉｔから９ｂｉｔへｂｉｔシフトが行われる。割り算器２０２ｄからの出力は、加算器２０２ｆでデータ保持回路２０２ｅに保持されている値（すなわち前回の補正値）と加算され加算器２０２ａに出力される。加算器２０２ａは、加算器２０２ｆの出力値とＡＤ変換器１０２のＡＤ出力値とを加算してデジタルクランプ回路１１４とＡＤ出力平均値演算回路２０２ｂとに出力する。
上記のように、デジタルオフセット補正回路２０２においては、データ保持回路２０２ｅと加算器２０２ｆによって、クランプ期間ごとに求めたそれぞれのＡＤ出力平均値に相関を持たせられるので、より安定的にデジタルオフセット補正を行うことが可能になる。
なお、上記の各実施形態では、イメージセンサーの１ライン毎のＯＢ領域画素Ｈでオフセット調整を行っているが、ＯＢ領域画素Ｖを用いて、１画面に１回だけオフセット調整を行うようにしてもよい。また、両方のＯＢ領域画素を用いてオフセット調整を行ってもよい。また、上記の各実施形態では、１６画素のＯＢ領域画素を用いて平均値を演算したが、平均値の演算に用いる画素数はこれに限らない。
本発明に係るオフセット調整回路は、回路規模を増大させることなく、オフセット補正精度と安定性を向上できるという効果を有し、増幅器出力等のオフセット補正を行うオフセット調整回路等として有用である。
本発明は、増幅器出力等のオフセット補正を行うオフセット調整回路に関するものである。
例えばビデオや、カメラといったアナログ画像信号を扱う回路では、イメージセンサー出力を処理するアナログフロントエンド回路において、黒レベル調整や増幅器オフセット調整のためにオフセット調整回路が設けられる場合がある。
このようなオフセット調整回路としては、ＡＤ変換後の増幅器出力と所定の基準値との差をアナログ積分回路で積分することによって、所望のクランプ電圧（増幅器のオフセットを調整するための制御信号として用いられる）を発生し、増幅器の出力オフセット調整（クランプ調整）を行うように構成された回路が知られている（例えば特許文献１を参照）。この回路は、ビデオ信号処理における黒レベルクランプ回路の例である。
また、上記のアナログ積分回路の代わりに、デジタル積分回路を用いるものもある（例えば特許文献２を参照）。デジタル積分回路を用いたオフセット調整回路では、ＡＤ変換後の増幅器出力と所定の基準値との差をデジタル積分し、さらに積分結果をＤＡ変換器でアナログ信号に変換することによって、所望のクランプ電圧を発生している。
特開平５−１５３４２８号公報 特開２０００−２２４４４０号公報
しかしながら、アナログ積分回路を用いたオフセット調整回路を半導体回路として構成するには、アナログ積分回路を構成するための抵抗素子や容量素子を半導体回路の外部に設けなければならない場合があり、部品実装点数が増大するという問題があった。また、抵抗素子や容量素子を半導体回路に内蔵できた場合においても、アナログ積分回路の時定数が固定されてしまい、電源投入時など制御が安定化するまでに、ある程度の時間が必要なうえ、素子を内蔵した分だけ半導体回路の面積が増加するという問題があった。
これに対し、デジタル積分回路を用いたオフセット調整回路では、積分回路がデジタル化されたことでオフセット調整回路としては面積が小さくなるうえ、時定数の最適制御が可能となるので、アナログ積分回路を用いたものと比較して回路の安定性が増す。
しかし、デジタル積分回路を用いたオフセット調整回路では、クランプ電圧を発生するために、デジタル積分の結果をＤＡ変換器でアナログ信号に変換する必要がある。そのため、今後更にＡＤ変換器の高分解能化が進んだ場合に、ＤＡ変換器もＡＤ変換器と同様に高分解能化の必要があり、回路構成が複雑かつ大規模になるという問題に直面する。
上記のオフセット調整回路が利用されるビデオやカメラといった機器は、近年では更なる小型軽量化、低消費電力化が進んでいる。特にカメラにおいては、携帯電話搭載カメラやコンパクトデジタルカメラ等へ普及し、更なる小型化・低消費電力化の要求は避けることができない。しかも、年々更なる高性能化が要求されており、携帯電話カメラにいたっては、コンパクトデジタルカメラと変わらない性能が要求されている。
こうした小型機器にカメラモジュールを組み込む場合、外付け部品は小型化の障害となり、さらに、回路規模が増大して消費電力が増えるとバッテリーが長持ちしなくなるため、上記従来のオフセット調整回路ではこれらの要求を満たせない。
本発明は、前記の問題に着目してなされたものであり、回路規模を増大させることなく、オフセット補正精度と安定性を向上できるオフセット調整回路を提供することを目的としている。
前記の課題を解決するため、本発明の一態様は、
入力されたオフセット補正電圧に応じて出力のオフセット量の補正が可能な増幅器と、
前記増幅器の出力をデジタル値に変換するＡＤ変換器と、
前記ＡＤ変換器の出力値を所定回数サンプリングして算出した平均値であるＡＤ出力平均値を出力するＡＤ出力平均値演算回路と、
所定の出力基準値から前記ＡＤ出力平均値を減算した値を出力する減算回路と、
前記増幅器に対するオフセット補正量を示す第１の補正情報、および前記ＡＤ変換器の出力に対するオフセット補正量を示す第２の補正情報を生成するクリップ回路と、
前記第１の補正情報をデジタル積分した値であるオフセット補正値を出力するデジタル積分回路と、
前記オフセット補正値をアナログ信号に変換して出力するＤＡ変換器と、
前記ＤＡ変換器が出力したアナログ信号を所定の電圧に変換して、前記オフセット補正電圧として前記増幅器に出力するオフセット電圧発生回路と、
前記第２の補正情報と前記ＡＤ変換器の出力値とを加算して出力する加算回路と、
を備えたことを特徴とする。
これにより、増幅器の出力に対するオフセット補正（アナログオフセット補正）とＡＤ変換器の出力に対するオフセット補正（デジタルオフセット補正）とが使い分けられるので、前記ＡＤ変換器の高分解能化が行われても、デジタル積分結果のＤＡ変換に用いるＤＡ変換器の分解能を前記ＡＤ変換器の分解能よりも小さくできる。すなわち、回路規模の小型化や低消費電力化に貢献できる。
また、本発明の一態様は、
上記のオフセット調整回路であって、
さらに、前記加算回路の出力に対して所定の出力補正値を加算した値を出力する加算回路を備えていることを特徴とする。
これにより、オフセット調整回路の出力基準値を任意の値に設定できる。
また、本発明の一態様は、
上記のオフセット調整回路であって、
前記クリップ回路は、前記減算回路の出力に応じて、前記第１の補正情報および第２の補正情報を生成するように構成されていることを特徴とする。
これにより、出力基準値とＡＤ変換器の出力値との差に応じて、アナログオフセット補正とデジタルオフセット補正とが使い分けられる。
また、本発明の一態様は、
入力されたオフセット補正電圧に応じて出力のオフセット量の補正が可能な増幅器と、
前記増幅器の出力をデジタル値に変換するＡＤ変換器と、
前記ＡＤ変換器の出力値を所定回数サンプリングして算出した平均値である第１のＡＤ出力平均値を出力する第１のＡＤ出力平均値演算回路と、
所定の出力基準値から前記第１のＡＤ出力平均値を減算した値を出力する第１の減算回路と、
前記増幅器に対するオフセット補正量を示す第１の補正情報、および前記ＡＤ変換器の出力に対するオフセット補正の要否を示す第２の補正情報を生成するクリップ回路と、
前記第１の補正情報をデジタル積分した値であるオフセット補正値を出力する第１のデジタル積分回路と、
前記オフセット補正値をアナログ信号に変換するＤＡ変換器と、
前記ＤＡ変換器が出力したアナログ信号を所定の電圧に変換して、前記オフセット補正電圧として前記増幅器に出力するオフセット電圧発生回路と、
一方の加算入力値として、前記ＡＤ変換器の出力値が入力される加算回路と、
前記加算回路の出力値を所定回数サンプリングして算出した平均値である第２のＡＤ出力平均値を出力する第２のＡＤ出力平均値演算回路と、
前記出力基準値から前記第２のＡＤ出力平均値を減算した値を出力する第２の減算回路と、
前記第２の補正情報に応じて、前記第２の減算回路の出力をデジタル積分して、前記加算回路に他方の加算入力値として出力する第２のデジタル積分回路と、
を備えたことを特徴とする。
これにより、出力基準値とＡＤ変換器の出力値との差が積分されるので、より安定的にデジタルオフセット補正を行うことが可能になる。
また、本発明の一態様は、
上記のオフセット調整回路であって、
前記オフセット電圧発生回路は、前記ＡＤ変換器のリファレンス電圧もしくはリファレンス電圧発生源の電圧に応じて、前記オフセット補正電圧を発生するように構成されていることを特徴とする。
これにより、オフセット電圧発生回路は、ＡＤ変換器のリファレンス電圧（もしくは、リファレンス電圧発生源回路）を基にオフセット補正電圧を発生させるので、オフセット電圧発生回路の出力電圧とＡＤ変換器のリファレンス電圧の相対的ばらつきが軽減され、オフセット調整回路の補正精度・安定性が向上する。
また、本発明の一態様は、
上記のオフセット調整回路であって、
前記ＡＤ出力平均値演算回路は、
出力する平均値を保持するデータ保持回路と、
入力されたデータを所定範囲の値にクリップするＡＤ出力クリップ回路と、
前記ＡＤ出力クリップ回路から所定回数連続して入力されたデータの平均値を算出する第１の平均演算回路と、
前記データ保持回路に保持されている平均値と前記第１の平均演算回路が算出した平均値との平均値を求めて、前記データ保持回路に保持させるとともに出力する第２の平均演算回路とを備えていることを特徴とする。
また、本発明の一態様は、
上記のオフセット調整回路であって、
前記第１のＡＤ出力平均値演算回路、および第２のＡＤ出力平均値演算回路は、それぞれ、
出力する平均値を保持するデータ保持回路と、
入力されたデータを所定範囲の値にクリップするＡＤ出力クリップ回路と、
前記ＡＤ出力クリップ回路から所定回数連続して入力されたデータの平均値を算出する第１の平均演算回路と、
前記データ保持回路に保持されている平均値と前記第１の平均演算回路が算出した平均値との平均値を求めて、前記データ保持回路に保持させるとともに出力する第２の平均演算回路とを備えていることを特徴とする。
これらにより、ＡＤ出力平均値の算出の際に、前回のＡＤ出力平均値と相関を持たせられるので、例えば増幅器の入力に突発的にノイズが載った場合等に、その影響を少なくすることができる。
本発明によれば、回路規模を増大させることなく、オフセット補正精度と安定性を向上できる。
以下、本発明の実施形態について図面を参照しながら説明する。
《発明の実施形態１》
図１は、本発明の実施形態１に係るオフセット調整回路１００の構成を示すブロック図である。オフセット調整回路１００は、デジタルカメラなどにおいて、イメージセンサーの信号を信号処理するアナログフロントエンド回路の一部として用いられる。
イメージセンサーの信号処理を行うにあたり重要な要素の一つは、常に黒レベル基準が一定になるように出力をクランプすることである。オフセット調整回路１００は、イメージセンサーから出力される黒レベル信号のＡＤ変換出力値を一定の値にクランプする目的で使用される。
なお、黒レベル信号とは、イメージセンサーにおいてＯＢ画素領域と呼ばれる画素の出力信号である（図２を参照）。また、オフセット調整回路１００がオフセット補正動作を行うのは、図３に示すようにＨｉｇｈレベル（以下Ｈレベルと略記）のクランプパルスが出力されている期間である。オフセット調整回路１００では、クランプパルスがＨレベルの期間にＯＢ画素領域から出力された信号のＡＤ変換器出力が常に所定の出力基準値（以下、第１のＡＤ出力基準値と呼ぶ）になるように、出力のオフセットを補正する。
（オフセット調整回路１００の構成）
オフセット調整回路１００は、図１に示すように、増幅器１０１（図中ではＧＣＡと略記）、ＡＤ変換器１０２（図中ではＡＤＣと略記）、ＡＤ出力平均値演算回路１０３、ＡＤ出力目標値用レジスタ１０４、減算器１０５、クリップ回路１０６、割り算器１０７、データ保持回路１０８、減算器１０９、リファレンス電圧モニター１１０、ＤＡ変換器１１１（図中ではＤＡＣと略記）、オフセット電圧発生回路１１２、デジタルオフセット補正回路１１３、およびデジタルクランプ回路１１４を備えて構成されている。
増幅器１０１は、入力端子から入力された信号を増幅する可変利得増幅器であり、オフセット電圧発生回路１１２から入力されたオフセット補正電圧（後述）に応じて、出力のオフセットを調整するようになっている。
ＡＤ変換器１０２は、増幅器１０１の出力をＡＤ変換して出力するようになっている。本実施形態では、ＡＤ変換器１０２の分解能は１２ｂｉｔである。
ＡＤ出力平均値演算回路１０３は、ＡＤ変換器１０２から出力された１６画素分の出力（各画素の出力は１２ｂｉｔ出力）のそれぞれを所定の範囲の値にクリップするとともに、クリップ後の１６画素分の出力の平均値（以下、ＡＤ出力平均値と呼ぶ）を出力するようになっている。
ここで、本実施形態における、ＡＤ変換器１０２の出力でのオフセット調整範囲が、図４に示すように±５１２ＬＳＢであるとすれば、これを超える範囲のＡＤ出力平均値が発生した場合はオフセット調整範囲外となる。そのためＡＤ出力平均値演算回路１０３は、ＡＤ変換器１０２の１２ｂｉｔ出力の全てを用いて演算処理を行う必要はなく、下位ｂｉｔを切り出して演算処理を行えばよい。本実施形態では、ＡＤ出力平均値演算回路１０３が平均値演算に用いるのは、具体的には、ＡＤ変換器１０２の１２ｂｉｔ出力のうち下位１０ｂｉｔのデータである。
このように、平均値演算に用いるｂｉｔ幅は、オフセット調整回路の調整範囲による。例えば、±１０２３ＬＳＢまでのオフセット調整を可能にするには、平均値演算に用いるｂｉｔ幅も増やす必要がある。
ＡＤ出力平均値演算回路１０３は、詳しくは、図５に示すように、ＮＯＲ回路１０３ａ、クリップ回路１０３ｂ、画素加算平均演算回路１０３ｃ、加算平均演算回路１０３ｄ、およびデータ保持回路１０３ｅを備えて構成されている。
ＮＯＲ回路１０３ａは、ＡＤ変換器１０２の上位２ｂｉｔのデータが入力され、出力がクリップ回路１０３ｂに接続されている。これによりＮＯＲ回路１０３ａは、ＡＤ変換器１０２の出力した値が１０２３を超えた場合に、Ｌｏｗレベル（以下、Ｌレベルと略記）の信号をクリップ回路１０３ｂに出力する。
クリップ回路１０３ｂは、画素加算平均演算回路１０３ｃに入力するデータを１０２３以下の値にクリップするようになっている。詳しくは、クリップ回路１０３ｂはＡＤ変換器１０２の下位１０ｂｉｔのデータが入力され、ＡＤ変換器１０２の出力が１０２３を超えた場合（具体的にはＮＯＲ回路１０３ａの出力がＬレベルの場合）に、１０２３を画素加算平均演算回路１０３ｃに出力するとともに、ＡＤ変換器１０２の出力値が１０２３以下の場合に、ＡＤ変換器１０２の下位１０ｂｉｔのデータを画素加算平均演算回路１０３ｃに出力するようになっている。
画素加算平均演算回路１０３ｃは、１６画素分の画素加算平均演算回路１０３ｃの出力の平均値を求めるようになっている。
加算平均演算回路１０３ｄは、データ保持回路１０３ｅに保持されている値と画素加算平均演算回路１０３ｃの出力との平均値を求めるようになっている。例えば、加算平均演算回路１０３ｄの初期値が０、今回の画素加算平均演算回路１０３ｃの出力が１００だとした場合、加算平均演算回路１０３ｄの出力値（すなわちＡＤ出力平均値演算回路１０３の出力値）は５０となる。次の画素加算平均演算回路１０３ｃの出力が１５０だとした場合、ＡＤ出力平均値演算回路１０３の出力は１００となる。
データ保持回路１０３ｅは、加算平均演算回路１０３ｄの出力（動作開始時など、加算平均演算回路１０３ｄからの出力がまだない場合は、所定の初期値）を保持して、加算平均演算回路１０３ｄに帰還するようになっている。
以上のクリップ回路１０３ｂ、画素加算平均演算回路１０３ｃ、加算平均演算回路１０３ｄ、およびデータ保持回路１０３ｅの出力はそれぞれ１０ｂｉｔである。
ＡＤ出力目標値用レジスタ１０４は、第１のＡＤ出力基準値を保持するようになっている。本実施形態においては、第１のＡＤ出力基準値は固定値である。
減算器１０５は、ＡＤ出力平均値演算回路１０３の出力から第１のＡＤ出力基準値（ＡＤ出力目標値用レジスタ１０４に保持されている）を減算し、その結果をクリップ回路１０６に出力するようになっている。
クリップ回路１０６は、減算器１０５の出力を所定の値にクリップした値をＡポートから割り算器１０７に出力するとともに、Ｂポートからデジタルオフセット補正回路１１３に出力するようになっている。具体的にはクリップ回路１０６の出力特性は、例えば図６に示すように設定される。図６におけるＣがクリップ設定値である。図６に示すように、減算器１０５の出力が±Ｃの範囲よりも大きい場合（減算器１０５の出力＜−Ｃ、または＋Ｃ＜減算器１０５の出力）は、クリップ回路１０６はＡポートから減算器１０５のデータを出力し、Ｂポートから０を出力する。また、減算器１０５の出力が±Ｃの範囲内（−Ｃ≦減算器１０５の出力≦＋Ｃ）の場合には、クリップ回路１０６は、Ａポートから０を出力し、Ｂポートから減算器１０５のデータを出力する。このようにして、ＤＡ変換器１１１を用いた補正の範囲に不感帯を設けることができる。
上記のＣの値は、例えば減算器１０５にレジスタを設けることにより任意の値に設定可能である。この設定値によってオフセット調整回路の動作安定性が決定される。
以上のＡＤ出力目標値用レジスタ１０４、減算器１０５、およびクリップ回路１０６の出力は１０ｂｉｔである。
割り算器１０７は、クリップ回路１０６の出力（１０ｂｉｔ）を８ｂｉｔに変換して出力するようになっている。具体的には、１０ｂｉｔ出力の上位８ｂｉｔを下へ２ｂｉｔシフトさせる。割り算器１０７におけるシフト量は、ＤＡ変換器１１１への設定値とＡＤ変換器１０２の出力値の関係に応じて決める必要がある。例えば、後述するようにＤＡ変換器１１１の設定値とＡＤ変換器１０２の出力値の関係が１：４であれば、クリップ回路１０６の出力値を４以上の値でわり算する必要がある。
データ保持回路１０８は、ＤＡ変換器１１１への設定値（すなわち減算器１０９の出力値）を保持するようになっている。
減算器１０９は、データ保持回路１０８で保持されている値（すなわち前回のＤＡ変換器１１１への設定値）から今回の割り算器１０７の出力値を減算し、減算結果（以下、オフセット補正値と呼ぶ）をＤＡ変換器１１１に出力するようになっている。なお、減算器１０９は、データ保持回路１０８で保持された値が割り算器１０７から出力された値よりも小さかった場合には、０を出力する。減算器１０９と上記のデータ保持回路１０８とによって、デジタル積分回路が構成される。
リファレンス電圧モニター１１０は、ＡＤ変換器１０２のリファレンス電圧（もしくは、リファレンス電圧発生源回路の出力電圧）を示す情報をオフセット電圧発生回路１１２に出力するようになっている。
ＤＡ変換器１１１は、減算器１０９が出力した前記オフセット補正値が設定値（ＤＡ設定値）として入力され、クランプパルスがＬレベルの期間（図２を参照）に、前記ＤＡ設定値に応じた電圧をオフセット電圧発生回路１１２に出力するようになっている。本実施形態では、ＤＡ変換器１１１の分解能は８ｂｉｔである。
オフセット電圧発生回路１１２は、ＤＡ変換器１１１が出力した電圧に応じた電圧のオフセット補正電圧を増幅器１０１に出力することによって、増幅器１０１の出力のオフセット調整するようになっている（アナログオフセット補正と呼ぶ）。時刻Ｘにおけるオフセット補正電圧は、具体的には以下の式（１）または式（２）のＶｏｂｒｅｆ（Ｘ）で示される電圧である。
Figure 2007055053
Figure 2007055053
 なお、上記の式（１）、式（２）において、それぞれのパラメータの意味は、以下のとおりである。
Ｖａｄｒｅｆ：ＡＤ変換器のリファレンス電圧幅ＶＲＥＦＨ−ＶＲＥＦＬ
Ｄ（Ｘ−１）：前回のＤＡ変換器１１１の設定値
ΔＶｒｅｆ：ＡＤのリファレンス電圧とオフセット電圧発生回路の微小な電圧誤差
また、時刻Ｘとは、Ｘ回目のクランプを意味している（すなわち、画素のサンプリング回数ではない）。
なお、本実施形態においては、クランプパルスがＨレベルの期間は１６画素分の信号期間とする。
上記のオフセット補正電圧によって、オフセット調整後のＡＤ変換器１０２の出力値ＤＡＤ（ｔ）は下記のように表現される。
Figure 2007055053
 上記の式（３）において、それぞれのパラメータの意味は、以下のとおりである。
ｔ：１画素読み出す時間、すなわち１６画素読み出すには１６ｔかかる
Ｖｉｎ（ｔ）：時刻ｔにおける増幅器１０１への入力信号振幅
Ａ：増幅器１０１のゲイン値
式（３）からＶａｄｒｅｆに対して、Ｖｏｂｒｅｆ（Ｘ）値を可変することで出力オフセットを調整できることがわかる。本実施形態では、イメージセンサーの１ライン毎のＯＢ領域画素Ｈ（図２を参照）で、黒レベル基準を前記第１のＡＤ出力基準に合わせるようにオフセット調整を行っている。
なお、減算器１０５の出力が±Ｃの範囲内（−Ｃ≦減算器１０５の出力≦＋Ｃ）の場合には、上記のようにクリップ回路１０６がＡポートから０を出力するので、前記アナログオフセット補正は事実上行われないことになる。
また、本実施形態では、ＡＤ変換器１０２とＤＡ変換器１１１の分解能の関係から、ＤＡ変換器１１１の出力変化１ＬＳＢあたり、ＡＤ変換器１０２の出力値は４ＬＳＢ変化させることができる。すなわち、ＤＡ変換器１１１は、ＡＤ変換器１０２に比べて低分解能なので、ＤＡ変換器１１１の設定値の変化１ＬＳＢに対して、ＡＤ変換器１０２の出力値は４ＬＳＢ変化し（すなわち、ＤＡ変換器１１１の設定値とＡＤ変換器１０２の出力値とは１：４の関係にある。）、図７に示すように、アナログオフセット補正は不連続な補正になる。
それ以下の精度でのオフセット調整は、次に説明するデジタルオフセット補正回路１１３によるデジタルオフセット補正（後述）によって行われる。なお、本実形態におけるクリップ値の下限はＡＤ変換器１０２とＤＡ変換器１１１の関係から±４ＬＳＢである。
デジタルオフセット補正回路１１３は、ＡＤ変換器１０２の出力に対して所定の値を加算することによって、ＡＤ変換器１０２の出力に対してオフセット調整（デジタルオフセット補正と呼ぶ）を行うようになっている。減算器１０５の出力が±Ｃの範囲よりも大きい場合（減算器１０５の出力＜−Ｃ、または＋Ｃ＜減算器１０５の出力）は、上記のようにクリップ回路１０６がＢポートから０を出力するので、前記デジタルオフセット補正は事実上行われないことになる。また、上記Ｃの値はクリップ下限値より大きければ、回路の安定性、補正精度を損なわない範囲で任意に設定してよい。
デジタルオフセット補正回路１１３は、具体的には、補正値用レジスタ１１３ａと加算器１１３ｂとを備えて構成されている。
補正値用レジスタ１１３ａは、クリップ回路１０６のＢポートからの出力を保持するようになっている。
加算器１１３ｂは、ＡＤ変換器１０２の出力と補正値用レジスタ１１３ａが保持している値とを加算して出力するようになっている。
デジタルクランプ回路１１４は、黒レベル基準を任意の値に設定するようになっている。デジタルクランプ回路１１４は、具体的には出力基準コード設定値レジスタ１１４ａと加算器１１４ｂとを備えて構成されている。
出力基準コード設定値レジスタ１１４ａは、黒レベル基準を任意の値に設定するための所定の値を保持するようになっている。
加算器１１４ｂは、加算器１１３ｂの出力と出力基準コード設定値レジスタ１１４ａに保持されている値とを加算して出力するようになっている。
（オフセット調整回路１００の動作）
まず、ＯＢ領域画素Ｈからのイメージセンサー（図示せず）の出力は、相関２重サンプリング回路（図示せず。以下ＣＤＳ回路と略記する。なお、ＣＤＳはＣｏｒｒｅｌａｔｅｄ Ｄｏｕｂｌｅ Ｓａｍｐｌｉｎｇの略である。）によって、画像信号成分のみが抽出される。そして、抽出された画像信号成分（アナログ信号）がオフセット調整回路１００の入力端子に入力される（この入力は差動入力でもシングル入力でも構わない）。
増幅器１０１は、ＣＤＳ回路から前記入力端子を介して入力されたアナログ信号を増幅してＡＤ変換器１０２に出力する。このとき、オフセット電圧発生回路１１２は、前回オフセット調整を行った際に得られたオフセット補正電圧（または所定の初期電圧）を発生し、増幅器１０１に印可している。ＡＤ変換器１０２は、増幅器１０１が出力したアナログ信号を１２ｂｉｔのデジタル値に変換して、ＡＤ出力平均値演算回路１０３とデジタルオフセット補正回路１１３とに出力する。
ＡＤ出力平均値演算回路１０３では、まずクリップ回路１０３ｂが入力された１２ｂｉｔのデジタル値を１０ｂｉｔにクリップする。次いで画素加算平均演算回路１０３ｃは、１６画素分のクリップ回路１０３ｂの出力を平均して、ＡＤ出力平均値を求めて加算平均演算回路１０３ｄに出力する。加算平均演算回路１０３ｄは、データ保持回路１０３ｅに保持されている値（前回の加算平均演算回路１０３ｄの出力または所定の初期値）と画素加算平均演算回路１０３ｃの出力との平均値を求めて減算器１０５に出力する。このように、前回のＡＤ出力平均値を参照することで、クランプ期間ごとに求めたそれぞれのＡＤ出力平均値に相関を持たせられるので、イメージセンサーの出力に突発的にノイズが載った場合にもその影響を少なくすることができる。
減算器１０５は、ＡＤ出力平均値演算回路１０３の出力から第１のＡＤ出力基準値（ＡＤ出力目標値用レジスタ１０４に保持されている）を減算し、その結果をクリップ回路１０６に出力する。クリップ回路１０６は、図６に示す出力特性で、減算器１０５の出力を所定の値にクリップして、Ａポートから割り算器１０７に出力するとともに、Ｂポートから補正値用レジスタ１１３ａに出力する。ＡポートおよびＢポートからの出力は１０ｂｉｔのデータである。
割り算器１０７は、入力された１０ｂｉｔのデータを８ｂｉｔに変換して減算器１０９に出力する。減算器１０９は、データ保持回路１０８で保持されている値（すなわち前回のＤＡ変換器１１１への設定値）から今回の割り算器１０７の出力値の減算処理を行う。この結果が今回のオフセット補正値としてＤＡ変換器１１１へ出力される。
ＤＡ変換器１１１は、クランプパルスがＬレベルの期間（図２を参照）に、前記オフセット補正値に応じた電圧をオフセット電圧発生回路１１２へと出力する。これにより、前述した式（１）に従って、増幅器１０１のオフセットが調整される。このように、Ｘ番目のクランプパルスがＨレベルの期間において算出されたオフセット補正値は、Ｘ＋１番目のクランプ期間に反映され、Ｘ＋１番目におけるＡＤ変換器１０２の出力（ＡＤ出力）のアナログオフセット補正が行われる。
一方、デジタルオフセット補正回路１１３に入力されたＡＤ出力（１２ｂｉｔ）は、加算器１１３ｂにおいて、補正値用レジスタ１１３ａに保持されている値と加算処理されることによって、デジタルオフセット補正が行われ、デジタルクランプ回路１１４に出力される。以上により、デジタルオフセット補正回路１１３からイメージセンサーからの黒レベル信号を第１のＡＤ出力基準値にクランプして出力することができる。
オフセット調整回路１００よりも後段において、ＡＤ変換された画像信号に対してデジタル信号処理を行う場合に、デジタル信号処理を行う前の段階で、黒レベル基準を任意の値に設定することがある。この際、例えば、増幅器１０１のオフセット調整のために、第１のＡＤ出力基準をさまざまな値に変更することが考えられるが、ＡＤ変換器１０２のダイナミックレンジに対して、増幅器１０１の出力ダイナミックレンジが常に異なってしまう。特に第１のＡＤ出力基準値を高くするほど増幅器１０１の出力ダイナミックレンジが狭くなってしまうため、回路のＳ／Ｎ特性に悪影響を及ぼす恐れがある。そのため、ＤＡ変換器１１１によるアナログオフセット補正の値は常に一定とすることが望ましい。
そこで、この際は、第１のＡＤ出力基準値を変更するのではなく、予め出力基準コード設定値レジスタ１１４ａに任意の設定値（第２のＡＤ出力基準値と呼ぶ）を設定する。
例えば、第１のＡＤ出力基準値設定が１２８ＬＳＢで、オフセット調整回路１００の出力端子から出力したい黒レベル基準が２５６ＬＳＢの場合には、出力基準コード設定値レジスタ１１４ａに＋１２８ＬＳＢを設定する。
これにより、デジタルクランプ回路１１４において、デジタルオフセット補正回路１１３の出力と第２のＡＤ出力基準値とが加算器１１４ｂで加算され、前記出力端子から出力される黒レベル基準が２５６になる（図８を参照）。また、例えば第１のＡＤ出力基準値よりも低い値を黒レベル基準として出力したい場合には、負の値を第２のＡＤ出力基準値として出力基準コード設定値レジスタ１１４ａに設定する。これにより、ＤＡ変換器１１１によるアナログオフセット補正の値を一定になり、増幅器１０１のアナログ特性を安定にすることができる。
以上のように本実施形態によれば、アナログ積分回路を使用しないので、オフセット調整の安定性が向上し、さらに抵抗素子などの外付け部品を削減できる。
また、オフセット量に応じて、アナログオフセット補正とデジタルオフセット補正とが使い分けられるので、増幅器の出力をＡＤ変換するＡＤ変換器の高分解能化が行われても、デジタル積分結果のＤＡ変換に用いるＤＡ変換器の分解能を前記ＡＤ変換器の分解能よりも小さくできる。すなわち、回路規模の小型化や低消費電力化に貢献できる。
また、オフセット電圧発生回路１１２は、ＡＤ変換器１０２のリファレンス電圧（もしくは、リファレンス電圧発生源回路）を基にオフセット補正電圧を発生させるので、ＡＤ出力のリファレンス電圧や電源電圧への依存特性、さらには温度依存特性で電圧値が変動することによる出力値への影響を軽減できる。すなわち、オフセット電圧発生回路１１２の出力電圧とＡＤ変換器１０２のリファレンス電圧の相対的ばらつきが軽減され、オフセット調整回路の補正精度・安定性はさらに向上する。
《発明の実施形態２》
図９は、本発明の実施形態２に係るオフセット調整回路２００の構成を示すブロック図である。オフセット調整回路２００は、図９に示すように、オフセット調整回路１００と比べ、クリップ回路１０６に代えてクリップ回路２０１、デジタルオフセット補正回路１１３に代えてデジタルオフセット補正回路２０２を備えて構成されている点が異なっている。なお、以下の説明では、前記の実施形態１と同様の機能を有する構成要素については、同一の符号を付して説明を省略する。
クリップ回路２０１は、減算器１０５の出力が±Ｃの範囲よりも大きい場合（すなわち、減算器１０５の出力＜−Ｃ、または＋Ｃ＜減算器１０５の出力）は、Ａポートから減算器１０５のデータを出力し（図６を参照）、ＢポートからＨレベルの制御信号をデジタルオフセット補正回路２０２に出力するとともに、減算器１０５の出力が±Ｃの範囲内（−Ｃ≦減算器１０５の出力≦＋Ｃ）の場合は、Ａポートから０を出力し、ＢポートからＬレベルの制御信号をデジタルオフセット補正回路２０２に出力するようになっている。
オフセット調整回路が安定して動作するためには、アナログオフセット補正とデジタルオフセット補正のそれぞれの動作を確実に分ける必要がある。アナログオフセット補正とデジタルオフセット補正が同時に行われた場合は、回路が不安定になり最悪の場合収束しない恐れがあるため注意が必要である。本実施形態においても、クリップ回路２０１におけるアナログオフセット補正領域とデジタルオフセット補正領域にそれぞれ不感帯を設けることで、常にどちらか一方のオフセット値しか更新されない構成を実現している。
デジタルオフセット補正回路２０２は、加算器２０２ａ、ＡＤ出力平均値演算回路２０２ｂ、減算器２０２ｃ、割り算器２０２ｄ、データ保持回路２０２ｅ、および加算器２０２ｆを備えて構成されている。
加算器２０２ａは、ＡＤ変換器１０２の出力と加算器２０２ｆの出力とを加算して出力するようになっている。
ＡＤ出力平均値演算回路２０２ｂは、ＡＤ出力平均値演算回路１０３と同様の回路構成を有し、加算器２０２ａから出力された１６画素分の出力（１２ｂｉｔ出力）のそれぞれを所定の範囲の値にクリップするとともに、クリップ後の１６画素分の出力の平均値（１０ｂｉｔ）を出力するようになっている。
減算器２０２ｃは、ＡＤ出力目標値用レジスタ１０４で保持されている第１のＡＤ出力基準値からＡＤ出力平均値演算回路２０２ｂの出力値を減算するようになっている。
割り算器２０２ｄは、減算器２０２ｃの出力（１０ｂｉｔ）を９ｂｉｔに変換（ｂｉｔ変換）して出力するようになっている。具体的には、１０ｂｉｔ出力の上位９ｂｉｔを下へ１ｂｉｔシフトさせる。１ｂｉｔシフトを行うことは２で割り算をすることに等しく、この操作により減算器２０２ｃの出力が２ＬＳＢ以上変化するとデジタルオフセット補正回路２０２によってデジタルオフセット補正が行われる。なお、このオフセット調整回路を用いる状況によっては、ｂｉｔ変換は必ずしも行う必要はない。また、割り算器２０２ｄには、クリップ回路２０１が出力する制御信号が入力され、入力された制御信号がＨレベルの場合に、出力値が０にリセットされるようになっている。
データ保持回路２０２ｅは、加算器２０２ｆの出力を保持するようになっている。また、データ保持回路２０２ｅにもクリップ回路２０１が出力する制御信号が入力され、この制御信号がＨレベルの場合に、出力値が０にリセットされるようになっている。
加算器２０２ｆは、データ保持回路２０２ｅの出力（すなわち、前回の加算器２０２ｆの出力）と割り算器２０２ｄの出力とを加算して、補正値として加算器２０２ａに出力するようになっている。加算器２０２ｆと上記のデータ保持回路２０２ｅによって、デジタル積分回路が構成される。
上記のオフセット調整回路２００では、減算器１０５の出力が±Ｃの範囲よりも大きい場合には、オフセット調整回路１００と同様にしてアナログオフセット補正が行われる。この際、デジタルオフセット補正回路２０２には、クリップ回路２０１のＢポートからＨレベルの制御信号が入力されるので、割り算器２０２ｄおよびデータ保持回路２０２ｅの出力が０にリセットされる。これにより加算器２０２ｆの出力が０になり、デジタルオフセット補正は行われない。
一方、減算器１０５の出力が±Ｃの範囲内の場合には、クリップ回路２０１がＡポートから０を出力するのでアナログオフセット補正値は更新されず前回の補正値に固定される。そして、以下のようにして、デジタルオフセット補正回路２０２によるデジタルオフセット補正が行われる。
まず、ＡＤ出力平均値演算回路２０２ｂは、加算器２０２ａから出力された１６画素分のデータからＡＤ出力平均値を演算して、減算器２０２ｃに出力する。減算器２０２ｃは、第１のＡＤ出力基準値からＡＤ出力平均値演算回路２０２ｂが出力したＡＤ出力平均値出力を減算する。減算器２０２ｃの出力は、割り算器２０２ｄへ入力されて、１０ｂｉｔから９ｂｉｔへｂｉｔシフトが行われる。割り算器２０２ｄからの出力は、加算器２０２ｆでデータ保持回路２０２ｅに保持されている値（すなわち前回の補正値）と加算され加算器２０２ａに出力される。加算器２０２ａは、加算器２０２ｆの出力値とＡＤ変換器１０２のＡＤ出力値とを加算してデジタルクランプ回路１１４とＡＤ出力平均値演算回路２０２ｂとに出力する。
上記のように、デジタルオフセット補正回路２０２においては、データ保持回路２０２ｅと加算器２０２ｆによって、クランプ期間ごとに求めたそれぞれのＡＤ出力平均値に相関を持たせられるので、より安定的にデジタルオフセット補正を行うことが可能になる。
なお、上記の各実施形態では、イメージセンサーの１ライン毎のＯＢ領域画素Ｈでオフセット調整を行っているが、ＯＢ領域画素Ｖを用いて、１画面に１回だけオフセット調整を行うようにしてもよい。また、両方のＯＢ領域画素を用いてオフセット調整を行ってもよい。また、上記の各実施形態では、１６画素のＯＢ領域画素を用いて平均値を演算したが、平均値の演算に用いる画素数はこれに限らない。
本発明に係るオフセット調整回路は、回路規模を増大させることなく、オフセット補正精度と安定性を向上できるという効果を有し、増幅器出力等のオフセット補正を行うオフセット調整回路等として有用である。
図１は、実施形態１に係るオフセット調整回路の構成を示すブロック図である。 図２は、イメージセンサーの画素領域の構成を示す図である。 図３は、オフセット調整回路の駆動タイミングを示す図である。 図４は、ＤＡ設定値に対するＡＤ出力のオフセット補正量の関係を示す図である。 図５は、ＡＤ出力平均値演算回路１０３の構成を示すブロック図である。 図６は、クリップ回路の入出力特性を示す図である。 図７は、図４の一部を拡大した図である。 図８は、アナログオフセット補正およびデジタルオフセット補正が行われた場合の信号のレベル変化を示す図である。 図９は、実施形態２に係るオフセット調整回路の構成を示すブロック図である。
符号の説明
１００ オフセット調整回路
１０１ 増幅器
１０２ ＡＤ変換器
１０３ ＡＤ出力平均値演算回路
１０３ａ ＮＯＲ回路
１０３ｂ クリップ回路
１０３ｃ 画素加算平均演算回路
１０３ｄ 加算平均演算回路
１０３ｅ データ保持回路
１０４ ＡＤ出力目標値用レジスタ
１０５ 減算器
１０６ クリップ回路
１０７ 割り算器
１０８ データ保持回路
１０９ 減算器
１１０ リファレンス電圧モニター
１１１ ＤＡ変換器
１１２ オフセット電圧発生回路
１１３ デジタルオフセット補正回路
１１３ａ 補正値用レジスタ
１１３ｂ 加算器
１１４ デジタルクランプ回路
１１４ａ 出力基準コード設定値レジスタ
１１４ｂ 加算器
２００ オフセット調整回路
２０１ クリップ回路
２０２ デジタルオフセット補正回路
２０２ａ 加算器
２０２ｂ ＡＤ出力平均値演算回路
２０２ｃ 減算器
２０２ｄ 割り算器
２０２ｅ データ保持回路
２０２ｆ 加算器

Claims (8)

  1. 入力されたオフセット補正電圧に応じて出力のオフセット量の補正が可能な増幅器と、
    前記増幅器の出力をデジタル値に変換するＡＤ変換器と、
    前記ＡＤ変換器の出力値を所定回数サンプリングして算出した平均値であるＡＤ出力平均値を出力するＡＤ出力平均値演算回路と、
    所定の出力基準値から前記ＡＤ出力平均値を減算した値を出力する減算回路と、
    前記増幅器に対するオフセット補正量を示す第１の補正情報、および前記ＡＤ変換器の出力に対するオフセット補正量を示す第２の補正情報を生成するクリップ回路と、
    前記第１の補正情報をデジタル積分した値であるオフセット補正値を出力するデジタル積分回路と、
    前記オフセット補正値をアナログ信号に変換して出力するＤＡ変換器と、
    前記ＤＡ変換器が出力したアナログ信号を所定の電圧に変換して、前記オフセット補正電圧として前記増幅器に出力するオフセット電圧発生回路と、
    前記第２の補正情報と前記ＡＤ変換器の出力値とを加算して出力する加算回路と、
    を備えたことを特徴とするオフセット調整回路。
  2. 請求項１のオフセット調整回路であって、
    さらに、前記加算回路の出力に対して所定の出力補正値を加算した値を出力する加算回路を備えていることを特徴とするオフセット調整回路。
  3. 請求項１のオフセット調整回路であって、
    前記クリップ回路は、前記減算回路の出力に応じて、前記第１の補正情報および第２の補正情報を生成するように構成されていることを特徴とするオフセット調整回路。
  4. 入力されたオフセット補正電圧に応じて出力のオフセット量の補正が可能な増幅器と、
    前記増幅器の出力をデジタル値に変換するＡＤ変換器と、
    前記ＡＤ変換器の出力値を所定回数サンプリングして算出した平均値である第１のＡＤ出力平均値を出力する第１のＡＤ出力平均値演算回路と、
    所定の出力基準値から前記第１のＡＤ出力平均値を減算した値を出力する第１の減算回路と、
    前記増幅器に対するオフセット補正量を示す第１の補正情報、および前記ＡＤ変換器の出力に対するオフセット補正の要否を示す第２の補正情報を生成するクリップ回路と、
    前記第１の補正情報をデジタル積分した値であるオフセット補正値を出力する第１のデジタル積分回路と、
    前記オフセット補正値をアナログ信号に変換するＤＡ変換器と、
    前記ＤＡ変換器が出力したアナログ信号を所定の電圧に変換して、前記オフセット補正電圧として前記増幅器に出力するオフセット電圧発生回路と、
    一方の加算入力値として、前記ＡＤ変換器の出力値が入力される加算回路と、
    前記加算回路の出力値を所定回数サンプリングして算出した平均値である第２のＡＤ出力平均値を出力する第２のＡＤ出力平均値演算回路と、
    前記出力基準値から前記第２のＡＤ出力平均値を減算した値を出力する第２の減算回路と、
    前記第２の補正情報に応じて、前記第２の減算回路の出力をデジタル積分して、前記加算回路に他方の加算入力値として出力する第２のデジタル積分回路と、
    を備えたことを特徴とするオフセット調整回路。
  5. 請求項１のオフセット調整回路であって、
    前記オフセット電圧発生回路は、前記ＡＤ変換器のリファレンス電圧もしくはリファレンス電圧発生源の電圧に応じて、前記オフセット補正電圧を発生するように構成されていることを特徴とするオフセット調整回路。
  6. 請求項４のオフセット調整回路であって、
    前記オフセット電圧発生回路は、前記ＡＤ変換器のリファレンス電圧もしくはリファレンス電圧発生源の電圧に応じて、前記オフセット補正電圧を発生するように構成されていることを特徴とするオフセット調整回路。
  7. 請求項１のオフセット調整回路であって、
    前記ＡＤ出力平均値演算回路は、
    出力する平均値を保持するデータ保持回路と、
    入力されたデータを所定範囲の値にクリップするＡＤ出力クリップ回路と、
    前記ＡＤ出力クリップ回路から所定回数連続して入力されたデータの平均値を算出する第１の平均演算回路と、
    前記データ保持回路に保持されている平均値と前記第１の平均演算回路が算出した平均値との平均値を求めて、前記データ保持回路に保持させるとともに出力する第２の平均演算回路とを備えていることを特徴とするオフセット調整回路。
  8. 請求項４のオフセット調整回路であって、
    前記第１のＡＤ出力平均値演算回路、および第２のＡＤ出力平均値演算回路は、それぞれ、
    出力する平均値を保持するデータ保持回路と、
    入力されたデータを所定範囲の値にクリップするＡＤ出力クリップ回路と、
    前記ＡＤ出力クリップ回路から所定回数連続して入力されたデータの平均値を算出する第１の平均演算回路と、
    前記データ保持回路に保持されている平均値と前記第１の平均演算回路が算出した平均値との平均値を求めて、前記データ保持回路に保持させるとともに出力する第２の平均演算回路とを備えていることを特徴とするオフセット調整回路。
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