JP4345004B2

JP4345004B2 - 光学的黒レベル調整回路

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Publication number: JP4345004B2
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Description

本発明は、固体撮像素子の光学的黒レベルの調整回路およびその装置に関するものである。

ＣＣＤやＣＭＯＳセンサ等のイメージセンサの光学的黒レベル補正回路（OB補正回路：Optical Black補正回路）の例を図５に示す。ＯＢ補正回路は、イメージセンサの黒レベル信号出力領域の黒レベル信号をOB Codeと一致するように補正する回路である。図５の光学的黒レベル補正回路には、イメージセンサ等から信号が出力された後の信号処理回路の一部を示してあり、サンプル・ホールド回路（Ｓ／Ｈ）８１、アナログ・ディジタル変換回路（ＡＤＣ）８２、減算器８３、デコーダ８４、Ｉ−ＤＡＣ（電流出力型ディジタル・アナログ変換器）８５、外付コンデンサ（キャパシタ）８７,８８と増幅器８６で構成されるローパス・フィルタＬＰ２で構成されている。

イメージセンサ（図示せず）からの出力が入力端子Ｔ１からＳ／Ｈ回路８１に入力され、Ｓ／Ｈ回路８１の出力は次段のＡＤＣ８２に接続されている。

ＡＤＣ８２の出力はＯＢ補正回路の出力端子Ｔ２と減算器８３の一方の入力端子に接続されている。この減算器８３の他方の入力端子はOB Code（Optical Black Code:光学的黒レベルコード）回路の出力に接続されて、デジタル化された光学的黒レベル補正信号が供給される。またこの減算器８２の出力はデコーダ８４の入力に接続され、デコーダ８４の出力はＩ−ＤＡＣ８５の入力に接続される。Ｉ−ＤＡＣ８５は、入力されるディジタル信号をアナログ信号に変換し、その出力がローパスフィルタ（ＬＰＦ２）を構成する増幅器８６の入力と外付コンデンサ８８に接続される。この増幅器８６の出力は外付コンデンサ８７とＳ／Ｈ８１の他の入力に接続されている。
ここで、このローパスフィルタ（ＬＰＦ２）を構成するコンデンサは光学的黒レベルを補正するためには容量値を大きく設定する必要があり、容量値が０．１uＦ程度と大きいためにＩＣ化が困難であり、外付コンデンサ８７，８８としてＩＣ外部に取り付けられている。

イメージセンサなどから出力されたアナログビデオ信号はＳ／Ｈ回路８１に入力され、ここで所定の周期でサンプリングされ、ホールドされた信号が次段のＡＤＣ８２に供給される。供給されたアナログビデオ信号はＡＤＣ８２でディジタル信号に変換され、例えば１２〜１６ビットのディジタル信号になり、出力端子から後段のディジタル信号処理回路へ供給される。また、このディジタル信号は減算器８３に供給され、ここで入力端子Ｔ３から供給されたディジタルOB Code（光学的黒レベル補正コード）で減算処理され、その結果得られた差（ディジタル信号）信号がデコーダ８４に出力される。

デコーダ（ＤＥＣ）８４に供給されたデータに基づいてビット数を選択するためのコードが発生され、この発生したコードでＩ−ＤＡＣ８５を制御し、その結果Ｉ−ＤＡＣ８５から上述のディジタル化された差信号が、アナログ電流（信号）として出力される。次に、このアナログ化された電流（信号）をＬＰＦ２に供給して電圧に変換する。この時、Ｉ−ＤＡＣ８５の定電流回路の電流供給能力によってコンデンサの充放電時間が決まる。コンデンサに現われる電圧信号を上述したＳ／Ｈ回路８１の他の入力に供給し、Ｓ／Ｈ回路８１で入力信号と実質的に加算または減算処理し、Ｓ／Ｈ回路８１の出力信号を補正する。しかし、コンデンサの充放電時間が長い場合、コンデンサの電圧がサンプリングクロック期間に目標値に到達せず、誤差電圧が生じることになる。このことから、Ｉ−ＤＡＣ８５の電流供給能力とコンデンサの容量値の設定は、上記誤差電圧が生じないようにする必要がある。入力アナログビデオ信号は、黒レベルの補正値であるOBコードにより補正される。

ところで、上述の黒レベル補正回路は、ローパスフィルタ（ＬＰＦ２）を外付コンデンサ８７、８８で構成しているため、湿度変化に起因する静電容量値の変動、湿度によるリークや、経年変化による特性の劣化によるリークにより黒レベルの補正値がずれてしまう問題があった。
本発明の目的は、粗調整回路と精密調整回路の２つの調整回路を用いて光学的黒レベル調整の精度を向上させることである。また、光学的黒レベル調整（補正）の誤差信号をディジタル処理することにより、コンデンサを用いずに、任意の調整時間を設定できるようにすることである。さらに、イメージセンサなどに入力される受信状態に対して、時定数を切り替え、入力ビデオ信号の状況が変動する種々のモードに対応できるようにすることである。

上記目的を達成するため、本発明の光学的黒レベル調整回路は、光学的黒レベルと基準光学的黒レベル信号との出力誤差が所定範囲内の時、与えられた時定数を用いて誤差が所定値以内になるようにディジタル演算により黒レベル補正信号を生成するディジタル黒レベル調整回路と、前記誤差が所定範囲を超えた時、上記誤差をアナログ的に相殺させるアナログ黒レベル調整回路とを有し、前記ディジタル黒レベル調整回路が、誤差処理用の演算回路と、該演算回路の補正演算するための補正係数を設定する時定数回路とを備える。

また、本発明の光学的黒レベル調整回路は、光学的黒レベルと基準光学的黒レベル信号との出力誤差が所定範囲内の時、与えられた時定数を用いて誤差が所定値以内になるようにディジタル演算により黒レベル補正信号を生成するディジタル黒レベル調整回路と、前記誤差が所定範囲を超えた時、上記誤差をアナログ的に相殺させるアナログ黒レベル調整回路と、を有し、前記ディジタル黒レベル調整回路が、前記光学的黒レベル信号を水平ライン数に応じて演算条件を設定し演算処理する演算器を備える。

また、本発明の光学的黒レベル調整回路は、光学的黒レベルと基準光学的黒レベル信号との出力誤差が所定範囲内の時、与えられた時定数を用いて誤差が所定値以内になるようにディジタル演算により黒レベル補正信号を生成するディジタル黒レベル調整回路と、前記誤差が所定範囲を超えた時、上記誤差をアナログ的に相殺させるアナログ黒レベル調整回路と、を有し、前記ディジタル黒レベル調整回路は、水平ラインを計数するカウンタと、光学的黒レベルの補正値を演算する演算器と、前記カウンタ値に応じて前記演算器の出力データをラッチする記憶回路と、前記カウンタの計数値に応じて、前記記憶回路から前記記憶回路のデータを導出する制御回路とを備える。

また、本発明の光学的黒レベル調整回路は、光学的黒レベルと基準光学的黒レベル信号との出力誤差が所定範囲内の時、与えられた時定数を用いて誤差が所定値以内になるようにディジタル演算により黒レベル補正信号を生成するディジタル黒レベル調整回路と、前記誤差が所定範囲を超えた時、上記誤差をアナログ的に相殺させるアナログ黒レベル調整回路と、を有し、前記ディジタル黒レベル調整回路は、水平ラインを計数するカウンタと、光学的黒レベルの調整値を求める演算器と、該演算器の演算調整係数を設定する係数設定回路と、前記カウンタの計数値が所定以下のとき、システム動作に対応した黒レベル調整回路を切り替えるモード発生器とを備える。

以上説明したように、本発明によれば、ライン数に対応して、時定数を切り替えることにより、アナログ方式では不可能であった、数ラインで黒レベル補正動作の収束が可能になった。また、モニターを見ながらの撮影などにおいて、明るさの変化に応じてゲインを切り替えた場合でも、高速で動作が収束するので、フレームに不自然な色つきが発生することを防止できる。
また、アナログ方式の場合、湿度が高い環境下では、ＬＰＦなどに用いる容量のリーク電流により、黒レベルの補正レベルが変わることから、画面の上部と下部で黒レベルが変化するなどの弊害が起きたが、本発明の構成においては、このような弊害は発生しない。またこの外、本発明では、エラーリミット機能により、画素欠陥による黒レベルの変動を防止でき、さらにエラーラッチ機能を備えることにより、フレーム内で黒レベルを一定にできるので、ラインノイズの発生を防止することもできる。この外、ゲインを可変する場合などのように、条件を変更する場合、高速収束モードに一時移行することにより、数ラインでの収束が可能になり、フレームの最初から正常な画像を出力することができる。

図１は本発明に係る光学的黒レベル調整回路のＣＣＤシステム１０の構成図である。
図示のように、本実施形態の光学的黒レベル調整回路のＣＣＤシステム１０は、ＣＣＤ（またはＣＭＯＳ）センサなどからなるイメージセンサ１、画素がマトリックス状に配列されたイメージセンサ１を水平方向に駆動する水平方向ドライバ２、イメージセンサ１を垂直方向にドライブする垂直方向ドライバ３、タイミングクロックを発生するタイミングジェネレータ４、さらに、ラインカウンタ６、光学的黒レベル調整回路５などを含みアナログ入力信号をディジタル信号に変換しかつレベル補正するアナログ・フロント・エンド（ＡＦＥ）７などによって構成されている。
なお、本実施形態の光学的黒レベル調整回路によって、黒レベルが変動する画像処理装置、例えば、イメージセンサを用いた画像受像装置を構成できる。具体的には、ＣＣＤ（またはＣＭＯＳ）カメラ、カメラ付き携帯電話、８ｍｍビデオ、記憶再生装置などの一部を構成できる。

イメージセンサ１は、たとえばＣＣＤの場合、複数のＣＣＤ素子がマトリックス状にｍ（行）×ｎ（列）と配列される。列方向すなわち水平方向にｎ個のＣＣＤが配置され、かつアクティブ領域と非動作領域に分けられていて、アクティブ領域では外部からの光を受けて、光電流の信号電荷を発生する。この光電流（電荷量）は受光量と時間により決まる。一方、非動作領域は、ＣＣＤをたとえばアルミニウム層で避光して外部から光が入らないようにしている。したがって、この非動作領域においてＣＣＤから信号レベルに相当する光電流は発生せず、暗電流のみを発生する。この暗電流は常に出力信号電流に重畳されているので、電流としては不要であり、信号電流から取り除く必要がある。

ＣＣＤ１は列方向（Ｘ方向）にｎ個、行方向（Ｙ方向）にｍ個配置されていて、トータルでｍ×ｎ個の素子で構成されている。また列方向にはＣＣＤに隣接して垂直レジスタが配置されていて、ＣＣＤから発生した信号電荷を取り入れて垂直方向に転送する機能を果たしている。さらに、各垂直レジスタの出力から信号電荷を取り出して水平方向に転送するための水平レジスタも備えている。
これらの垂直レジスタと水平レジスタは、水平方向ドライバ２と垂直方向ドライバ３により駆動され、タイミングジェネレータ（ＴＧ）４から供給されるタイミング信号に同期して動作し、それぞれ信号電荷を転送する。

タイミングジェネレータＴＧ（４）は水平方向ドライバ２と垂直方向ドライバ３に供給するためのタイミング信号をつくり、位相をずらした複数のクロックを発生する。

そして、ＣＣＤから取り出した信号を処理するアナログ・フロント・エンド（ＡＦＥ）７は、ＣＣＤから出力されたアナログ信号をサンプリングし、かつホールドするＳ／Ｈ回路、さらにこのサンプル・ホールドされた信号をＡＤＣを用いてディジタル信号に変換するＡＤＣ、ＡＤＣからのディジタル信号から光学的黒レベルの調整（補正）信号を減算する減算回路、この減算回路を含む演算処理部の演算結果を用いてＤＡＣを制御するデコーダ（ＤＥＣ）、さらにＤＥＣからの制御信号によりディジタル信号をアナログ信号に変換しこのアナログ信号を補正信号としてＳ／Ｈ回路に供給するＤＡＣ、ＴＧから供給されたタイミング信号に同期してＣＣＤの水平方向のラインを計数するラインカウンタ等を有する光学的黒レベル調整回路を含む。この光学的黒レベル調整回路（ＯＢ補正回路）５の詳細な構成とその動作については後で詳細に説明する。

図２にＯＢ補正回路５の動作形態図を示す。
ＯＢ補正回路５は、入力端子Ｔ１から入力されるＣＣＤ１において光学的に遮蔽された部分の信号である黒レベル信号ＳＩＮを、基準の黒レベル信号すなわち、光学的黒レベルペデスタル値ＯＢ−ＰＤに補正するための回路である。精密ディジタル光学的黒レベル調整回路３０は、入力黒レベル信号ＳＩＮと光学的黒レベルペデスタル値ＯＢ―ＰＤとの誤差が所定範囲以内にある間、ディジタル的に補正を行ない、出力端子Ｔ２から補正黒レベル信号Ｓｏｕｔを出力する。その補正用誤差値は第１レジスタ３４に保持される。
粗アナログ光学的黒レベル調整部２０内のデコーダ１４は、第１レジスタ３４に保持されている補正用誤差値が、閾値を超える時に動作して、Ｖ−ＤＡＣ１５の出力の補正を行い、Ｖ−ＤＡＣ１５からＣＤＳ１１に出力される基準信号の値を大きく変化させる。このとき、デコーダ１４は、第１レジスタ３４に保持されている値をＶ−ＤＡＣ１５の変化と等しい値だけ変化させる。
このように、精密光学的レベル調整部３０は、誤差が閾値内にある期間に動作し、粗アナログ光学的黒レベル調整部２０は、誤差が閾値を超えた時にＣＤＳ１１に入力される基準信号を大きく変化させる動作を行う。

粗アナログ光学的黒レベル調整部２０は、相関２重サンプリング回路と呼ばれるＣＤＳ（Correlated Double Sampler）１１、ＡＤＣ１２、第１減算器１３、デコーダ１４、Ｖ−ＤＡＣ１５で構成されている。精密ディジタル光学的黒レベル調整部３０は、第２減算器３１、丸め回路３２、加算器３３、演算器３５、レジスタ３４、時定数Ｋ２とOB-ぺデスタルコード４２を保持するレジスタ４０とで構成されている。
以下、上述した各構成部分について説明する。

粗アナログ光学的黒レベル調整部２０について説明する。ＣＤＳ１１は相関二重サンプリング回路とよばれ、高速のクランプ回路とサンプル回路で構成され、ここでは、クランプに相当する黒レベルの補正電圧（基準信号）を後述のＶ−ＤＡＣ１５から供給してＣＤＳ１１に入力し、入力端子Ｔ１から入力される黒レベルを示すアナログ信号と上記基準信号の差分を示す信号（アナログ信号）を取り出している。ＡＤＣ１２はアナログ信号をディジタル信号に変換する回路であり、ここでは、上記ＣＤＳ１１から出力されたホールド信号が入力に供給され、ＴＧ４から供給されたタイミング信号（ＣＬＫ）に同期してディジタル信号に変換する。出力されるディジタル信号の精度は１２ビット以上が好ましく、１２〜１６ビットである。第１減算器１３はＡＤＣ１２でデジィタル化されたデータからＣＣＤが光学的に遮蔽された状態における光学的黒レベルペデスタルコード（値）（OB Pedestal code ）を減算処理するディジタル演算回路である。ペデスタル値はディジタル化されている。

デコーダ１４は第１レジスタ３４から入力される補正用誤差信号を入力し、所定の演算を行なってＶ−ＤＡＣ１５の出力アナログ信号を制御する。例えば、補正用誤差信号のビット数を１４ビット、Ｖ−ＤＡＣ１５の入力信号のビット数を６ビットとし、補正用誤差信号が±２５６の範囲外にあるとき、補正用誤差信号を１２８で割り算し、その商を四捨五入した値を求め、その値の分だけＶ−ＤＡＣ１５の入力値を変化させる。即ち、補正用誤差信号が所定の範囲内にないとき、Ｖ−ＤＡＣ１５から出力される基準信号を大きく変化させる。このとき、デコーダ１４は、Ｖ−ＤＡＣ１５の変化量、即ち、上記値に１２８を乗じた分だけレジスタ３４の値を変化させる。この例では補正用誤差信号とＶ−ＤＡＣ１５の入力信号の解像度を異なるものとしているが、両者を同じ解像度とする場合には、１２８による演算は不要となる。Ｖ−ＤＡＣ１５は電圧出力の高速ＤＡＣであり、電圧出力するために、従来の電流出力型のＤＡＣを用いる必要はない。

次に精密ディジタル光学的黒レベル調整部３０の構成について説明する。第２減算器３１の動作は基本的に、上述した前段に設けられた第１減算器１３と同じである。この第２減算器３１には、前段の第１減算器１３から出力されたディジタル補正データＤと第１レジスタ３４からのデータ（補正用誤差信号）Ａが供給され、演算処理してその差Ｄ１を出力する。丸め回路３２は減算器３１から供給されたデータＤ１の丸め込みを行ない、たとえば２８ビットバイナリデータをたとえば１５ビットバイナリデータに処理する。これは、後段でデータ処理に実質的に必要なビット数にするため、入力されたデータのＭＳＢから必要なビットを残し、それ下位の不要なビットを切り捨てて、ビット数を減らすものである。

演算器３５は、時定数回路４１から設定される時定数Ｋ２と減算器３１から出力される今回の誤差Ｄ１と第１レジスタ３４に保持されている前回の補正用誤差信号Ａとを用いて、下記のフィルタリング演算を行う。

Ａ＋Ｄ１×Ｋ２

時定数Ｋ２は、ＣＣＤ１のライン毎に異ならせることができる。したがって、本実施形態においては、時定数回路４１はＣＣＤ１のライン数に応じた時定数Ｋ２を保持可能になっており、ラインカウンタ４４から出力されるライン数に応じて、時定数Ｋ２が演算器３５に出力されて誤差演算が行われる。なお、時定数Ｋ２をライン毎異ならせるのは、ライン毎に誤差収束時間を異ならせることができるようにするためである。その具体例は後述する。

第１レジスタ３４には演算器３５から供給された過去のデータ（補正用誤差信号）Ａが記憶されていて、演算器３５からの出力データに応じて逐次更新され、一時的に記憶される。この第１レジスタ３４からの出力データは演算器３５にフィードバックされるだけでなく、第２減算回路３１とさらに粗光学的アナログ黒レベル調整部２０のデコーダ１４にも供給される。時定数回路（Ｋ２）４１は、上述したように、演算器３５で光学的黒レベル補正を行う演算処理において、第２減算器３１からの出力データＤ１に任意の値を乗算するため、乗算係数（ディジタルデータ）を発生する。この乗算係数すなわち時定数は、水平ライン数に対して可変に設定できるように成されていて、ラインカウンタ（ＬＣ）４４から供給される制御信号に応じて設定される。ラインカウンタ４４はフレーム信号をスタート基準にしてＣＣＤにおけるラインを検知するための回路であり、フレーム信号と水平同期信号等の計数結果に基づいて制御信号が発生される。

OBペデスタルコードは光学的黒の状態のぺデスタル値をディジタル的に示す信号であり、外部または内部のシステム（図示せず）からシリアルデータとしてシリアルインターフェース回路（Ｓ／Ｉ）５０に入力され、このＳ／Ｉ回路５０から転送される。この転送されたデータすなわち、光学的に黒の状態の受信時のペデスタルに対応するデータが上述の加算器３３へ供給される。
Ｓ／Ｉ回路５０は、上述した時定数回路４１とOB-ペデスタルコードレジスタ４２へそれぞれ光学的黒レベルを補正するための係数値（時定数Ｋ２）と黒レベル補正されたデジタルビデオ信号（輝度）信号を形成するためのペデスタル値（ＯＢ−ＰＤ）をそれぞれ供給する。

次にＡＦＥ５０の動作について説明する。
ＣＣＤから取り出された信号に対し、粗アナログ光学的黒レベル調整部２０で光学的黒レベルの粗い調整が行われる。アナログ信号電圧がＣＤＳ１１の一方の入力端子に入力され、Ｖ−ＤＡＣ１５からの光学的黒レベル調整電圧がＣＤＳ１１の他方の入力端子に印加されて相関２重サンプリングの動作が行われる。一方、後段の精密ディジタル光学的黒レベル調整部３０の第１レジスタ３４に記憶されている光学的黒レベル調整信号（補正用誤差信号）がデコーダ（ＤＥＣ）１４に入力され、ここで電圧出力型のＶ−ＤＡＣ１５へ供給される制御信号が生成される。つぎに、ＣＤＳ１１で光学的黒レベル調整されたアナログ信号は次段のＡＤＣ１２へ供給されここでアナログ信号から１２〜１６ビット精度のディジタル信号へ変換される。ＡＤＣ１２でディジタル変換された信号は次段の第１減算器１３の一方の入力端子に供給され、減算器１３の他方の入力端子に精密ディジタル黒レベル調整部３０からOBペデスタルコード（光学的黒受信状態のペデスタル信号：ディジタル信号でたとえば１０ビット精度）が供給されて、差信号Ｄが導出される。

次に、この第１減算器１３から取り出された信号Ｄは第２減算器３１の一方の入力端子に供給され、第１レジスタ３４に記憶されていた光学的黒レベル調整のデータＡが減算器３１の他方の入力端子に供給され、減算処理がなされて差信号Ｄ１が導出される。この結果、この第２減算器３１からは光学的黒レベルの調整（補正）された信号が得られる。
たとえば、ＡＤＣ１２の出力レベルを５２０、黒レベルの目標値（ＯＢペデスタルコード）を５１２とする。今仮に第１レジスタ３４に記憶された値を０とすると、第２減算器３１の出力信号Ｄ１（＝Ｄ−Ａ）は５２０−５１２−０＝８となり、この値が次段の演算器３５へ供給される。この演算器３５には第１レジスタ３４に記憶されている（この例ではＡ＝０である）データの０と時定数回路４１からの係数Ｋ２も供給され、これらのデータを用いて演算処理がされる。具体的には前述したように、Ａ＋Ｄ１×Ｋ２の加算、乗算の演算処理で、０＋８×Ｋ２である。ここで、Ｋ２＝１／Ｋであり、Ｋの値は２のｎべき乗であって、ｎ＝１すなわちＫ＝２とすると、Ｋ２＝１／２となるから、演算処理結果は４となる。ここでＤ１×Ｋ２の演算処理をフィルタリングとよぶことにする。したがって、演算器３５でフィルタリングされた結果の値４と第１レジスタ３４の値０とが加算された値の４が第１レジスタ３４に記憶される。

次に、同様に２回目の光学的黒レベル補正の処理を行う。ＡＤＣ１２の出力値が前と同じ５２０とすると、減算器１３の出力データＤは８であり、レジスタ３４に記憶されている値Ａが４であるから減算器３１の出力データＤ１は４となる。いま、Ｋの値を固定した場合について考慮すると、Ｋ＝２であるからＫ２＝１／２であり、演算器３５でのフィルタリングさた結果は４／２＝２となる。この結果と第１レジスタ３４に記憶されている値４とが加算されて６となる。したがって、演算器３５から得られた演算処理結果の値６が第１レジスタ３４に記憶される。

以後同様に処理を行う。３回目の処理でフィルタリングされた結果は１,演算器３５の出力結果である第１レジスタ３４に記憶される値は７となり、第４回目の処理は、それぞれの値が０．５と７．５になる。
この結果、フィルタリングされる値は４,２,1,0.5,・・・と２のべき乗にしたがって減少する。また第１レジスタ３４に記憶される値は、０,４,６,７,７．５,・・・と増加していく。
これらの処理結果を以下の表１に示す。
ここで、目標値は５１２、ＡＤＣ出力は５２０とした。

デコーダ１４は、上限と加減のリミット値を制御信号により設定し、このリミットすなわち上限と下限の範囲以内に入力信号があるとデコーダ１４からＶ−ＤＡＣ１５に出力されるデータは更新されない。一方、第１レジスタ３４からデコーダ１４に供給される値Ａが増加して、その値Ａがデコーダ１４の上限または下限値を超えると、Ｖ−ＤＡＣ１５に供給されるデータが更新され、その更新されたディジタルデータがアナログ電圧に変換され、このアナログ電圧が光学的黒レベル調整値としてＣＤＳ１１に供給される。このＣＤＳ１１で入力アナログ信号の光学的黒レベル調整が行われる。後者の場合さらに、デコーダ１４は、レジスタ３４に記憶されている値ＡをＶ−ＤＡＣ１５の更新データと同じだけ更新する。
以上の動作から、デコーダ１４に供給される値Ａがデコーダ１４で設定された上限または下限の範囲内にあるときは、精密ディジタル光学的黒レベル調整部３０で上述した動作が繰り返されて光学的黒レベルの細かな調整が行われ、また上記値Ａが設定された上限、下限の範囲外のときは粗アナログ光学的黒レベル調整部２０において粗い光学的黒レベルの調整が行われる。

これらの一連の動作を図３に示す。ＯＢペデスタルを中心、レジスタ３４の出力である補正用誤差信号Ａがデコーダ１４のリミット（基準値）範囲内にあると、精密デジタル光学的黒レベル補正部３０で補正がなされ、補正用誤差信号Ａが上記リミットをこえると、デコーダ１４から補正されたデータがＶ−ＤＡＣ１５に転送される。
Ｖ−ＤＡＣ１５の出力電圧をＣＤＳ１１に供給し、補正処理が繰り返される。補正用誤差信号Ａを１４ビット、Ｖ−ＤＡＣ１５の入力信号を６ビットとした場合、上記リミットの一例として、±２５６を用いることができる。例えば、補正用誤差信号Ａが３００の場合、上記リミットの範囲外であるから、当該３００をＶ−ＤＡＣ１５の更新単位となる１２８で割り、その商を四捨五入すると２が得られる。デコーダ１４は、Ｖ−ＤＡＣ１５の現在の入力信号３２から２を減じた値３０を新たな入力信号としてＶ−ＤＡＣ１５に供給する。そして、２×１２８の２５６を３００から減じた４４をレジスタ３４の新たな補正用誤差信号として設定する。このように、Ｖ−ＤＡＣ１５の入力信号の解像度をレジスタ３４に記憶される補正用誤差信号よりも粗くすることにより、Ｖ−ＤＡＣ１５として精度のよいものを使用する必要がなくなり、ＩＣチップのコストを削減できる。勿論、補正用誤差信号とＶ−ＤＡＣ１５のビット数を同じし、両者の解像度を同じとしてもよい。デコーダ１４に保持されるＶ−ＤＡＣ１５の入力信号の値は、Ｓ／Ｉ回路５０を介して供給され得る。

次に、第２の実施形態について図２を用いて説明する。
まずライン数による時定数切り替えモードについて説明する。
図２の第１の実施形態の説明においては、時定数Ｋ２に関して一定とした条件で説明した。さらに、水平ライン数に応じて時定数を切り替え（変更）することもできる。水平ライン数をラインカウンタ４４で計数し、その計数値に対応して、ＫすなわちＫ２＝１／Ｋをいろいろな値に設定する。具体的には、Ｋの値は内部又は外部のシステム（ここでは図示せず）を用いてＳ／Ｉ回路５０を介して時定数回路４１の時定数データを変更する。

フレーム信号を用いてラインカウンタ４４をリセットし、１〜Ａ１ラインまでの間に時定数をＫ２＝１／２に設定し、次にＡ１＋１〜Ａ２ラインまでの間に異なる時定数Ｋ２＝１／４とし、Ａ２以降に、たとえばＫ２＝１／１２８と設定できる。この場合、１ライン〜Ａ１ラインまでの場合の動作は第１実施の形態で説明した動作説明と同じである。

Ａ１＋１〜Ａ２ラインまでは、Ｋ２＝１／４であるから、仮にＡＤＣ１２の出力値が前と同じ５２０とすると、第１レジスタ３４の最初の値が０の場合、第２減算器３１の出力データは８であり、このデータが演算器３５に供給されるとともに、第１レジスタ３４に記憶されていた値０も供給される。Ｋの値はＫ＝４のままであるから、Ｋ２＝１／４であり、この演算器３５でのフィルタリング結果は８／４＝２で、この結果と第１レジスタ３４に記憶されている値０とが加算されて２となる。演算器３５における演算処理結果の値２が第１レジスタ３４に記憶される。

以後同様に処理を行う。２回目の処理でフィルタリングされた結果はＤ−Ａ＝８−２＝６、でフィルタリング結果は６／４となる。このフィルタリング結果の６／４と２が加算され６／４＋２の値が演算器３５の出力結果であり、その値が第１レジスタ３４に記憶される。
３回目の処理は、それぞれの値がＤ−Ａ＝８−（６／４＋２）＝４＋１／２、フィルタリング値は９／８、この値が第１レジスタ３４に記憶されている値の６／４＋２と加算され、４＋５／８が出力されて第１レジスタ３４に記憶される。さらにラインが増えるにつれて、同様な処理が繰り返される。この結果フィルタリング計数値はＫ２＝１／２の場合と比較して急速に減少することになり、黒レベル補正は早くなるが、ノイズにたいして影響され易くなる。一般に、時定数Ｋ２を大きくすると、すなわちＫの値を小さくするとフィルタリングの結果は急激に減少し、黒レベル補正速度が速くなるが、逆にノイズに影響されやすくなる問題が発生するなど相反する結果となる。

逆にＫの値を大きくすると（時定数Ｋ２を小さくする）、以前説明したＫ２＝１／２の場合に比べて、フィルタリングの値の減少速度が緩やかになり、黒レベル補正の速度は遅くなる。すなわち、フィルタリングの速度が遅くなり黒レベル補正が遅くなるが、ノイズに対して影響されにくくなるメリットがある。
したがって、本発明の構成にし、かつライン数に応じて時定数を可変して、光学的黒レベル調整の速度とノイズの影響を考慮して動作させると、従来綺麗な画面を形成するのに数フレームかかったが、今回の構成による機能を用いると、従来より、少ないフレーム数で実現できるようになる。

次に、本発明の第３の実施形態である、ライン数による欠陥画素の検出モードについて図４を用いて説明する。
図４に示した光学的黒レベル調整部５Ａは図２の構成にさらにラインカウンタ機能と誤差指定機能を追加したものであり、基本動作は前述の第１と第２実施形態と同じである。図２と同じ機能部は同じ番号を用いることにする。

図４は、図２の第２の実施形態と同様に、粗アナログ光学的黒レベル調整部２０と精密ディジタル光学的黒レベル調整部６０から構成されていて、前者の粗アナログ光学的黒レベル調整部２０は、図２と同じである。（ここでは繰り返し説明することを省略する。）後者の精密ディジタル光学的黒レベル調整部６０は、色々なモードに対応できるように、ライン数による時定数切替、ライン数による欠陥画素の検出モード切替、さらにライン数による誤差ラッチモード切替機能が設けられている。

精密ディジタル光学的黒レベル調整部６０は、図２の構成の他に、第１減算器１３の出力に並列に接続された２つの第３,４減算器６５,６７、第３レジスタ６１、第１比較器６２、Line-カウンタ６３、第２比較器６４、ＳＷ６６、ＬＣ（ラインカウンタ）６８を有する。ライン数による時定数切り替えを可能とするためにラインカウンタ６８が設けられ、これを用いて誤差ラッチモード切替を行うために第４減算器６７、第３レジスタ６１、第１比較器６２、が設けられ、さらにライン数による欠陥画素の検出モード切替を行うために第３減算器６５、第２レジスタ３６、演算器３５、第２比較器６４、ＳＷ（スイッチ）６６がそれぞれ設けられている。
次にライン数による欠陥画素の検出モードの動作について説明する。
図４において、フレーム信号（図示せず）によりＬＣ６８をリセットし、ライン数の計数を開始する。ラインが指定ラインに達するまでは、第３減算器６５からの出力データが指定誤差以上になってもその誤差（出力データ）を用いて補正を行なう。次に、ライン数が所定レベルに達すると、第２比較器６４による第３減算器６５の出力データと指定誤差との比較が有効化される。第３減算器６５からの出力データが指定誤差以下のときには、第２比較器６４ら出力される制御信号に制御されてＳＷ６６が第３減算器６５の出力データを演算器３５に供給する。第３減算器６５からの出力データが指定誤差以上になると、第２比較器６４から出力される制御信号に制御されてＳＷ６６が０レベル信号を演算器３５に供給する。この結果、所定レベル以上の画素データが入力された場合、その画素を無視する動作を行うことができる。

本発明の第４の実施形態である、ライン数による誤差ラッチモード切替について図４を用いて説明する。

まず第図４において、Line-カウンタ６３のカウンタ値が大きくなり、指定ラインに達したときについて説明する。このとき第３レジスタ６１にラッチ制御信号が供給される。すなわち、第１比較器６２から第３レジスタ６１に制御信号（ラッチ信号）を供給する。この制御信号により、演算器３５からの誤差データすなわち、黒レベル補正値（Ａ＋D１×K２）が第３レジスタ６１に供給されラッチされる。その結果、第４減算器６７において、第１減算器１３の出力データとこのラッチされたデータとが減算処理されて、丸め回路３２へ出力され、加算器３３でOB-ペデスタル値と加算されて出力される。

次に、上記誤差ラッチモードでフレーム開始からラインカウンタ値が設定値に達すまでの期間の動作について説明をする。この期間の動作は３つのモードに区別され、通常モード、高速収束モード、パワーオンモードがある。以後、各モードについて説明する。
まず、通常モードについて図４を用いて説明する。この通常モードのとき、フレームの最初の補正用誤差値Ａが、上限基準値より大きいかまたは小さいかを判定し、この判定結果に応じて演算器３５のフィルタリング処理を実行する。それ以外は、以上に説明したことと同じであるので、ここでは省略することとする。動作を理解し易くするため時定数をＫ１＞Ｋ２＞Ｋ３（たとえば、Ｋ１＝１，Ｋ２＝１／４、Ｋ３＝１／２^１０）として考察する。
フレームが供給されたとき、最初の誤差値Ａが上述の上限基準値を超えている場合、デコーダ１４がＶ−ＤＡＣ１５の値を更新する。そして、同時に、第４レジスタ６９の誤差値ＡからＶ−ＤＡＣ１５の更新分だけ引いてその値を更新する。ライン０〜Ａ１までの間、時定数をＫ１（＝１／Ｋ、Ｋ＝１）として動作させる。この場合、高速に動作するがノイズは影響しない。次に、Ａ１＋１ライン〜Ａ２ラインまでの間、時定数をＫ２に設定して動作させる。ここでＫ２（＝１／Ｋ、Ｋ＝４）として、ノイズを減らすことができる。さらに、Ａ２ライン以降は、時定数Ｋ３（＝１／Ｋ；Ｋ＝２^１０）としてノイズを完全に落とすことができる。
次にフレームが供給されたときの誤差値Ａが上記基準値以内のとき、Ｖ−ＤＡＣ１５および誤差値を保持する第４レジスタ６９の値をそのまま維持する。ライン１〜Ａ２ラインまでの間、時定数をたとえばＫ２として演算処理する。ラインＡ２以降は、時定数は上述のＫ３として動作させる（ここではＫ１は使用しない）。

次に、高速収束モードのときについて説明する。
このモードのとき、フレーム信号の最初に、現在のＶ−ＤＡＣ１５の値に所定の値を加算し、第４レジスタ６９の保持されている誤差値Ａから該所定値の値に相当する値を差し引いてその値を更新する。このとき、ライン1〜Ａ１までは時定数Ｋ１で動作させ、ラインＡ１＋１〜Ａ２までは時定数Ｋ２で動作させ、さらに、ラインＡ２以降は時定数Ｋ３で動作させる。
具体的には1ラインをＫ１、２ラインをＫ２として動作すると満足できる結果が得られ、換言すると２ラインで正常動作に引き込むことができ、いわゆる高速動作が可能である。
ラインに応じてこのように時定数を設定して高速に動作できるようにすると、カメラなどで急に明るい場所から暗い場所を撮影する場合などにおいて、ゲインが変わることによる色ずれを防止できる。

さらに、パワーオンモードについて説明する。電源をＯＮにした過渡状態においてシステム全体の動作がまだ不安定な期間における動作である。このモードのとき、フレームの信号の最初に、現在のＶ−ＤＡＣ１５の値を所定の値（例えば、６ビットデータで３２に３１を加算した６３）にセットし、誤差値Ａに所定の値（例えば、１４ビットデータとして、１２８×３１）を加算し、第４レジスタ６９に保持されている誤差値を該所定の値に相当する値（１２８×３１）が加算された値にセットする。ライン１〜Ａ１の間、時定数をＫ１として動作させ、ラインＡ１＋１〜Ａ２までの間時定数Ｋ２で動作させる。そして、ラインＡ２以降は時定数Ｋ３で動作させる。このように、電源投入時、時定数を変えて黒レベル補正のフィルタリングを切り替えることにより、電源投入時でも高速に光学的黒レベルの調整ができる。

本発明に係る光学的黒レベル調整回路を含むＣＣＤシステム構成図である。本発明の光学的黒レベル調整回路の構成を示す回路図である。本発明の光学的黒レベル調製回路の動作状態を示した図である。本発明の光学的黒レベル調整回路の他の構成を示す回路図である。従来の光学的黒レベル補正回路の構成図である。

符号の説明

１,７１…ＣＣＤ（受光素子）、２…Ｈｄｒｉｖ（水平方向ドライバ）、３…Ｖｄｒｉｖ（垂直方向ドライバ）、４…ＴＧ（タイミングジェネレータ）、５…ＡＦＥ（アナログ・フロント・エンド）、６,６８…ＬＣ（ラインカウンタ）、１０…ＣＣＤシステム図、２０…粗アナログ光学的黒レベル調整部、１１…ＣＤＳ（Correlated Double Sampler：相関２重サンプル回路）、１２,８２…ＡＤＣ（Analog-Digital Converter:アナログ・ディジタル変換器：ＡＤ変換器）、１３…第１減算器、１４…デコーダ（ＤＥＣ）、１５…V-DAC（Voltage type Digital-Analog Converter：電圧出力型ディジタル・アナログ変換器）、３０…精密ディジタル光学的黒レベル調整部、３１…第２減算器、３２…丸め回路、３３…加算器、３４…第１レジスタ、３５…演算器、３６…第２レジスタ、４１…時定数回路、４２…OB-ペデスタルコード（光学的ペデスタルコード発生回路）、５０…Ｓ／Ｉ（シリアル入力回路）、６１…第３レジスタ、６２…第１比較器、６３…Line-カウンタ（ラインカウンタ）、６４…第２比較器、６５…第３減算器、６６…ＳＷ（スイッチ）６７…第４減算器、６９…第４のレジスタ、８３…減算器、８１…Ｓ／Ｈ（サンプル・ホールド）回路、８４…デコーダ、８５…Ｉ−ＤＡＣ（電流出力型ディジタル・アナログ変換器）、８６…増幅器、８７，８８…外付コンデンサ(キャパシタ)

Claims

光学的黒レベルと基準光学的黒レベル信号との出力誤差が所定範囲内の時、与えられた時定数を用いて誤差が所定値以内になるようにディジタル演算により黒レベル補正信号を生成するディジタル黒レベル調整回路と、
前記誤差が所定範囲を超えた時、上記誤差をアナログ的に相殺させるアナログ黒レベル調整回路と、
を有し、
前記ディジタル黒レベル調整回路が、誤差処理用の演算回路と、該演算回路の補正演算するための補正係数を設定する時定数回路とを備える、
光学的黒レベル調整回路。
光学的黒レベルと基準光学的黒レベル信号との出力誤差が所定範囲内の時、与えられた時定数を用いて誤差が所定値以内になるようにディジタル演算により黒レベル補正信号を生成するディジタル黒レベル調整回路と、
前記誤差が所定範囲を超えた時、上記誤差をアナログ的に相殺させるアナログ黒レベル調整回路と、
を有し、
前記ディジタル黒レベル調整回路が、前記光学的黒レベル信号を水平ライン数に応じて演算条件を設定し演算処理する演算器を備える、
光学的黒レベル調整回路。
上記アナログ黒レベル調整回路が、電圧出力型ディジタル・アナログ変換器を備える、
請求項２記載の光学的黒レベル調整正回路。
前記ディジタル黒レベル調整回路が、誤差処理用の演算回路と、該演算回路の補正用データの補正係数を設定する時定数回路とを更に備える、
請求項２記載の光学的黒レベル調整回路。
光学的黒レベルと基準光学的黒レベル信号との出力誤差が所定範囲内の時、与えられた時定数を用いて誤差が所定値以内になるようにディジタル演算により黒レベル補正信号を生成するディジタル黒レベル調整回路と、
前記誤差が所定範囲を超えた時、上記誤差をアナログ的に相殺させるアナログ黒レベル調整回路と、
を有し、
前記ディジタル黒レベル調整回路は、水平ラインを計数するカウンタと、光学的黒レベルの補正値を演算する演算器と、前記カウンタ値に応じて前記演算器の出力データをラッチする記憶回路と、前記カウンタの計数値に応じて、前記記憶回路から前記記憶回路のデータを導出する制御回路とを備える、
光学的黒レベル調整回路。
前記カウンタの計数値が所定以上のとき前記記憶回路のデータを出力する制御信号を発生する制御信号発生回路を更に備える、
請求項５記載の光学的黒レベル調整回路。
前記制御回路でカウンタの値と比較する基準値を可変する設定回路を更に備える、
請求項５記載の光学的黒レベル調整回路。
光学的黒レベルと基準光学的黒レベル信号との出力誤差が所定範囲内の時、与えられた時定数を用いて誤差が所定値以内になるようにディジタル演算により黒レベル補正信号を生成するディジタル黒レベル調整回路と、
前記誤差が所定範囲を超えた時、上記誤差をアナログ的に相殺させるアナログ黒レベル調整回路と、
を有し、
前記ディジタル黒レベル調整回路は、水平ラインを計数するカウンタと、光学的黒レベルの調整値を求める演算器と、該演算器の演算調整係数を設定する係数設定回路と、前記カウンタの計数値が所定以下のとき、システム動作に対応した黒レベル調整回路を切り替えるモード発生器とを備える、
光学的黒レベル調整回路。
前記モード発生器は、フレーム信号開始の光学的黒レベル誤差値の大小を判断する判断手段を備える、
請求項８記載の光学的黒レベル調整回路。
前記モード発生器のモードを通常動作モード、高速収束モード、電源オンモードとした、
請求項８記載の光学的黒レベル調整回路。
前記各モードに対して、水平ライン数に応じて前記係数設定回路から係数を任意に設定するようにした、
請求項１０記載の光学的黒レベル調整回路。