JP2003198947A - 画像撮像回路 - Google Patents

Abstract

(57)【要約】 【課題】 メモリ容量のばらつきが存在しても低照度時
での列間の出力電位のばらつきが発生しないようにする
こと。 【解決手段】 制御回路１０５は、メモリ書込Ｔｒ１４
３をオンさせて画素１０１の出力電気信号をメモリ素子
１４５に一時保持させる。次いで、メモリ読み出しＴｒ
１４４をオフさせた状態で短絡Ｔｒ１４８をオンさせ、
その後、短絡Ｔｒ１４８をオフさせ、メモリ読み出しＴ
ｒ１４４をオンさせる。メモリ素子１４５に記憶された
信号が読み出しアンプ1４６の出力に読み出される。こ
のとき、デジタル演算回路１５０にて、暗時におけるメ
モリ素子１４５に蓄積されたメモリ電位と読み出しアン
プ１４６に与えるアンプ基準電位との差が検出され、ア
ンプ基準電位を暗時のメモリ電位、あるいはその近傍電
位に演算設定することが行われる。

Description

【発明の詳細な説明】

【０００１】

【発明の属する技術分野】この発明は、画像撮像回路に
係り、特に列状の固定パターンノイズが小さく、低照度
での画像撮像に有用な画像撮像回路に関するものであ
る。

【０００２】

【従来の技術】撮像素子の各画素が光電変換機能に加え
て信号増幅機能を有する画像撮像回路は、例えば、図４
に示すように、画素回路がフォトダイオードとＭＯＳト
ランジスタとを用いて構成されている。以下、図４を参
照して、従来の画像撮像回路の概要を説明する。

【０００３】図４は、従来の画像撮像回路の構成例であ
る。図４において、この画像撮像回路は、２次元状に配
列された複数の画素４０１と、垂直走査回路４０２と、
水平走査回路４０３と、読み出し出力回路４０４とを備
えている。

【０００４】複数の画素４０１のうち、同一行の画素が
垂直走査回路４０２の行選択線４２１で共通に接続さ
れ、また同一列の画素が行読み出し線４４１で共通に接
続されている。各画素は、１個のフォトダイオード４１
１と３個のＭＯＳトランジスタ４１２，４１３，４１４
とで構成されている。３個のＭＯＳトランジスタ４１
２，４１３，４１４のうち、ＭＯＳトランジスタ４１２
は、リセット用のトランジスタ（以下「リセットＴｒ」
という）であり、ＭＯＳトランジスタ４１３は、駆動用
のトランジスタ（以下「駆動Ｔｒ」という）であり、Ｍ
ＯＳトランジスタ４１４は、選択用のトランジスタ（以
下「選択Ｔｒ」という）である。

【０００５】フォトダイオード（以下「ＰＤ」という）
４１１は、アノードが接地され、カソードがリセットＴ
ｒ４１２のソースと駆動Ｔｒ４１３のゲートとに接続さ
れている。リセットＴｒ４１２は、ゲートが図示しない
リセット線に接続され、ドレインがリセット電源４１５
に接続されている。駆動Ｔｒ４１３は、ドレインが動作
電源４１６に接続され、ソースが選択Ｔｒ４１４のドレ
インに接続されている。選択Ｔｒ４１４は、ゲートが行
選択線４２１に接続され、ソースが行読み出し線４４１
に接続されている。

【０００６】読み出し出力回路４０４は、各行読み出し
線４４１に設けられるＭＯＳトランジスタ４４２，４４
３，４４４，メモリ素子４４５と、読み出しアンプ４４
６とを備えている。ＭＯＳトランジスタ４４２は、行読
み出し線４４１のリセット用トランジスタ（以下「行読
み出し線リセットＴｒ」という）である。ＭＯＳトラン
ジスタ４４３は、メモリ書込用トランジスタ（以下「メ
モリ書込Ｔｒ」という）である。ＭＯＳトランジスタ４
４４は、メモリ読み出し用トランジスタ（以下「メモリ
読み出しＴｒ」という）である。

【０００７】行読み出し線リセットＴｒ４４２は、ゲー
トが図示しないリセット線に接続され、ドレインが行読
み出し線４４１に接続され、ソースが接地されている。
メモリ書込Ｔｒ４４３は、ゲートが水平走査回路４０３
に接続され、ドレインが行読み出し線４４１に接続さ
れ、ソースがメモリ読み出しＴｒ４４４のドレインに接
続されている。メモリ読み出しＴｒ４４４は、ゲートが
水平走査回路４０３に接続されている。メモリ素子４４
５は、メモリ書込Ｔｒ４４３のソースとメモリ読み出し
Ｔｒ４４４のドレインとの接続点と接地間に設けられて
いる。そして、各行読み出し線４４１におけるメモリ読
み出しＴｒ４４４のソースは、共通に列読み出し線４４
７を介して読み出しアンプ４４６に接続されている。な
お、列読み出し線４４７と接地間には、リセット用のＭ
ＯＳトランジスタ４４８が設けられ、また寄生容量４４
９が存在する。ＭＯＳトランジスタ４４８のゲートは、
図示しないリセット線に接続されている。

【０００８】次に、画像撮像動作を説明する。画像撮像
動作は、ＰＤリセット動作と、電荷蓄積動作と、信号読
み出し動作とからなる。ＰＤリセット動作では、画素４
０１のリセットＴｒを順次オンさせる。これによって、
各画素におけるＰＤ４１１のカソード電位（ＰＤ電位）
がリセット電源４１５のリセット電位に設定される。電
荷蓄積動作では、ＰＤ４１１において照射される光から
生成される電荷の蓄積が行われる。光照射量が多いほ
ど、ＰＤ電位は低くなる。このＰＤ電位の大きさに応じ
て駆動Ｔｒ４１３のドレイン・ソース間に流れる電流が
増幅される。

【０００９】信号読み出し動作では、行読み出し線リセ
ットＴｒ４４２をオンさせて行読み出し線４４１を接地
電位にリセットした後、読み出し行画素の選択Ｔｒ４１
４とメモリ書込Ｔｒ４４５とをオンさせる。その結果、
各画素４０１のＰＤ電位に対応した電位（具体的には、
ＰＤ電位から駆動Ｔｒ４１３のしきい値電圧を差し引い
た値）が、行単位でメモリ素子４４５に書き込まれる。
さらに、ＭＯＳトランジスタ４４８をオンさせて列読み
出し線４４７を接地電位にリセットした後、各メモリ読
み出しＴｒ４４４を順次オンさせる。これによって、各
メモリ素子４４５の蓄積電荷（メモリ電位に比例した
量）が読み出され、列読み出し線４４７を介して読み出
しアンプ４４６に出力される。

【００１０】読み出しアンプ４４６では、この画像信号
が増幅され外部に出力される。読み出し行を順次選択し
ながら、行単位の書き込み、シリアルなメモリ読み出し
を繰り返すことによって全ての画素信号が出力される。
このようにして、光パターンとして入力される画像の各
画素信号が時系列に検出される。

【００１１】ところで、この種の画像撮像回路では、画
素回路を構成するＭＯＳトランジスタの特性ばらつき、
図４の例で言えば、増幅器である駆動Ｔｒ４１３の特性
ばらつきに起因する固定パターンノイズが発生する。こ
の固定パターンノイズを抑制した画像撮像回路として
は、従来、例えば文献「ＣＭＯＳイメージセンサにおけ
るノイズキャンセル回路」（松長、遠藤、映像情報メデ
ィア学会技術報告、Vol.22,No.3,PP.7-11,1998）に記載
されたものが知られている。

【００１２】

【発明が解決しようとする課題】しかしながら、従来の
画像撮像回路では、上記文献に示されるノイズキャンセ
ル回路を付加してＭＯＳトランジスタの特性ばらつきを
抑制できたとしても、各メモリ容量のばらつきによっ
て、光照射されていない黒レベル時の出力電位が列ごと
に異なることが生ずるので、低照度時での固定パターン
ノイズが低減できないという問題点があった。以下に式
を用いて説明する。

【００１３】図４において、読み出しアンプ４４６の出
力電位Ｖoutは、メモリ素子４４５のメモリ容量をＣm、
メモリ電位をＶm、寄生容量４４９の容量をＣpとする
と、次式（１）で表せる。

【００１４】 Ｖout＝Ｖm（Ｃm／（Ｃm＋Ｃp）） ・・・（１） そして、メモリ電位Ｖmは、上記したように、ＰＤ電位
Ｖpdから駆動Ｔｒ４１３のしきい値電圧Ｖthを差し引い
た値であり、次式（２）で表せる。

【００１５】 Ｖm＝Ｖpd−Ｖth ・・・（２） また、各列のメモリ素子４４５のメモリ容量Ｃmの基準
値Ｃm0からのばらつきをΔＣmとすると、メモリ容量Ｃm
は、 Ｃm＝Ｃm0＋ΔＣm ・・・（３） と表せる。式（２）（３）を式（１）に代入し、Ｃm＝
Ｃpとすると、出力電位Ｖoutは、次式（４）で表せる。

【００１６】 Ｖout＝0.5(Ｖpd−Ｖth)＋(ΔＣm／Ｃm0）（Ｖpd−Ｖth） ・・・（４） すなわち、リセット電源４１５のリセット電位をＶrst
とし、例えばＶpd＝Ｖrst＝２Ｖ、Ｖth＝0.6Ｖ、(ΔＣm
／Ｃm0）＝0.02として、式（４）から黒レベル時の出力
電位のばらつきΔＶoutを求めると、ΔＶout＝２８ｍＶ
となり、２８ｍＶもずれることが生ずる。

【００１７】この発明は、上記に鑑みてなされたもの
で、メモリ容量のばらつきが存在しても低照度時での列
間の出力電位のばらつきが発生しない機構を備えた画像
撮像回路を得ることを目的とする。

【００１８】

【課題を解決するための手段】上記目的を達成するため
に、この発明にかかる画像撮像回路は、２次元状に配列
され光電変換機能を有する画素回路と、各列の前記画素
回路の出力が共通に接続される第一読み出し線に第一ス
イッチを介して接続され、同一列の画素回路の出力電気
信号が蓄積されるメモリ素子と、各列の前記メモリ素子
毎に設けられ、対応するメモリ素子に蓄積された電気信
号を共通の第二読み出し線に送出する第二スイッチと、
正負２つの入力端子と出力端子を有し、負の入力端子に
は前記第二読み出し線が接続され、正の入力端子にはア
ンプ基準電位が印加され、負の入力端子と出力端子の間
には容量素子と第三スイッチが並列に接続されている差
動アンプと、前記差動アンプの出力をデジタル信号に変
換するアナログデジタルコンバータと、制御信号を受け
て、暗時における前記アナログデジタルコンバータの出
力から得られる前記メモリ素子に蓄積されたメモリ電位
と前記差動アンプに与えるアンプ基準電位との差を検出
し、前記アンプ基準電位を暗時のメモリ電位、あるいは
その近傍電位に演算設定するデジタル演算回路と、前記
デジタル演算回路の出力値に応じたアンプ基準電位を前
記差動アンプに供給するデジタルアナログコンバータ
と、前記第一スイッチをオンさせて前記画素回路の出力
電気信号を前記メモリ素子に電圧値として一時保持させ
ること、前記第二スイッチをオフさせた状態で前記第三
スイッチをオンさせ、その後前記第三スイッチをオフさ
せ、前記第二スイッチをオンさせることによって、前記
メモリ素子に記憶された信号を前記差動アンプの出力に
読み出させること、ならびに暗時に前記アンプ基準電位
の演算を指示する前記制御信号を前記デジタル演算回路
に出力することを行う制御回路とを備えたことを特徴と
する。

【００１９】この発明によれば、２次元状に配列され光
電変換機能を有する画素回路と、各列の画素回路の出力
が共通に接続される第一読み出し線に第一スイッチを介
して接続されるメモリ素子と、各列のメモリ素子毎に設
けられ、対応するメモリ素子に蓄積された電気信号を共
通の第二読み出し線に送出する第二スイッチと、正負２
つの入力端子と出力端子を有し、負の入力端子には第二
読み出し線が接続され、正の入力端子にはアンプ基準電
位が印加され、負の入力端子と出力端子の間には容量素
子と第三スイッチが並列に接続されている差動アンプ
と、差動アンプの出力をデジタル信号に変換するアナロ
グデジタルコンバータと、アナログデジタルコンバータ
の出力を受けるデジタル演算回路と、デジタル演算回路
の出力値に応じたアンプ基準電位を差動アンプに供給す
るデジタルアナログコンバータと、全体の動作タイミン
グを制御する制御回路とを備えた構成において、制御回
路は、第一スイッチをオンさせて画素回路の出力電気信
号をメモリ素子に電圧値として一時保持させる。次い
で、第二スイッチをオフさせた状態で第三スイッチをオ
ンさせ、差動アンプの出力電位と第二読み出し線の電位
とをアンプ基準電位に設定する。その結果、その後、第
三スイッチをオフさせ、第二スイッチをオンさせると、
メモリ素子の電位はアンプ基準電位になる。この状態
で、メモリ素子に記憶された信号が差動アンプの出力に
読み出される。メモリ素子の出力電荷は、アンプ基準電
位と黒レベル時電位との差にメモリ素子容量を掛けた関
係をもって変化する。このとき、メモリ素子への電荷供
給が差動アンプの容量素子を介して行われるので、適切
に設定されたアンプの基準電位が差動アンプに供給され
てなければ、黒レベル時における差動アンプの出力電位
は、列毎のメモリ素子の容量ばらつきによって列間でば
らつく。そこで、制御回路は、黒レベルの期間において
デジタル演算回路にアンプ基準電位の演算を指示する。
その結果、デジタル演算回路にて、暗時におけるメモリ
素子に蓄積されたメモリ電位と差動アンプに与えるアン
プ基準電位との差が検出され、アンプ基準電位を暗時の
メモリ電位、あるいはその近傍電位に演算設定すること
が行われる。

【００２０】つぎの発明にかかる画像撮像回路は、２次
元状に配列され光電変換機能を有する画素回路と、各列
の前記画素回路の出力が共通に接続される第一読み出し
線にそれぞれ第一スイッチ第二スイッチを介して接続さ
れ、同一列の画素回路の出力電気信号が蓄積される第一
メモリ素子および第二メモリ素子と、各列の前記第一メ
モリ素子毎に設けられ、対応するメモリ素子に蓄積され
た電気信号を共通の第二読み出し線に送出する第三スイ
ッチ、および各列の前記第二メモリ素子毎に設けられ、
対応するメモリ素子に蓄積された電気信号を共通の第三
読み出し線に送出する第四スイッチと、正負２つの入力
端子と出力端子を有し、負の入力端子には前記第二読み
出し線が接続され、正の入力端子には第一アンプ基準電
位が印加され、負の入力端子と出力端子の間には容量素
子と第五スイッチが並列に接続されている第一差動アン
プ、および正負２つの入力端子と出力端子を有し、負の
入力端子には前記第三読み出し線が接続され、正の入力
端子には第二アンプ基準電位が印加され、負の入力端子
と出力端子の間には容量素子と第六スイッチが並列に接
続されている第二差動アンプと、出力オフセットレベル
として第三アンプ基準電位が供給され、前記第一差動ア
ンプの出力と第二差動アンプの出力の差を出力する減算
器と、前記第三アンプ基準電位を発生する減算器基準電
源と、前記減算器の出力をデジタル信号に変換するアナ
ログデジタルコンバータと、制御信号を受けて、暗時に
おける前記アナログデジタルコンバータの出力から得ら
れる前記第一メモリ素子に蓄積されたメモリ電位と前記
第一差動アンプに与える第一アンプ基準電位との差を検
出し、前記第一アンプ基準電位を暗時における前記第一
メモリ素子のメモリ電位、あるいはその近傍電位に演算
設定すること、ならびに暗時における前記アナログデジ
タルコンバータの出力から得られる前記第二メモリ素子
に蓄積されたメモリ電位と前記第二差動アンプに与える
第二アンプ基準電位との差を検出し、前記第二アンプ基
準電位を暗時における前記第二メモリ素子のメモリ電
位、あるいはその近傍電位に演算設定することを行うデ
ジタル演算回路と、前記デジタル演算回路の出力値に応
じた前記第一アンプ基準電位および前記第二アンプ基準
電位を前記第一差動アンプおよび前記第二差動アンプに
供給するデジタルアナログコンバータと、前記第一スイ
ッチをオンさせて光照射時における前記画素回路の第一
出力電気信号を前記第一メモリ素子に電圧値として一時
保持させること、前記第二スイッチをオンさせて、光照
射なしの状態での前記第一出力電気信号のレベルを表す
第二出力電気信号を出力させ、前記第二メモリ素子に電
圧値として一時保持させること、前記第三スイッチをオ
フさせた状態で前記第五スイッチをオンさせ、その後前
記第五スイッチをオフさせ、前記第三スイッチをオンさ
せることによって、前記第一メモリ素子に記憶された信
号を前記第一差動アンプの出力に読み出させること、前
記第四スイッチをオフさせた状態で前記第六スイッチを
オンさせ、その後前記第六スイッチをオフさせ、前記第
四スイッチをオンさせることによって、前記第二メモリ
素子に記憶された信号を前記第二差動アンプの出力に読
み出させること、ならびに暗時に前記第一アンプ基準電
位と前記第二アンプ基準電位の演算を指示する前記制御
信号を前記デジタル演算回路に出力することを行う制御
回路とを備えたことを特徴とする。

【００２１】この発明によれば、２次元状に配列され光
電変換機能を有する画素回路と、各列の画素回路の出力
が共通に接続される第一読み出し線にそれぞれ第一スイ
ッチ第二スイッチを介して接続される第一メモリ素子お
よび第二メモリ素子と、各列の第一メモリ素子毎に設け
られ、対応するメモリ素子に蓄積された電気信号を共通
の第二読み出し線に送出する第三スイッチ、および各列
の第二メモリ素子毎に設けられ、対応するメモリ素子に
蓄積された電気信号を共通の第三読み出し線に送出する
第四スイッチと、正負２つの入力端子と出力端子を有
し、負の入力端子には第二読み出し線が接続され、正の
入力端子には第一アンプ基準電位が印加され、負の入力
端子と出力端子の間には容量素子と第五スイッチが並列
に接続されている第一差動アンプ、および正負２つの入
力端子と出力端子を有し、負の入力端子には第三読み出
し線が接続され、正の入力端子には第二アンプ基準電位
が印加され、負の入力端子と出力端子の間には容量素子
と第六スイッチが並列に接続されている第二差動アンプ
と、出力オフセットレベルとして第三アンプ基準電位が
供給され、前記第一差動アンプの出力と第二差動アンプ
の出力の差を出力する減算器と、第三アンプ基準電位を
発生する減算器基準電源と、減算器の出力をデジタル信
号に変換するアナログデジタルコンバータと、アナログ
デジタルコンバータの出力を受けるデジタル演算回路
と、デジタル演算回路の出力値に応じた第一アンプ基準
電位および第二アンプ基準電位を第一差動アンプおよび
第二差動アンプに供給するデジタルアナログコンバータ
と、全体の動作タイミングを制御する制御回路とを備え
た構成において、制御回路は、第一スイッチをオンさせ
て光照射時における画素回路の第一出力電気信号を第一
メモリ素子に電圧値として一時保持させる。また、第二
スイッチをオンさせて、光照射なしの状態での第一出力
電気信号のレベルを表す第二出力電気信号を出力させ、
第二メモリ素子に電圧値として一時保持させる。次い
で、制御回路は、第三スイッチをオフさせた状態で第五
スイッチをオンさせ、第一差動アンプの出力電位と第二
読み出し線の電位とを第一アンプ基準電位に設定する。
その結果、その後、第五スイッチをオフさせ、第三スイ
ッチをオンさせると、第一メモリ素子の電位は第一アン
プ基準電位になる。この状態で、第一メモリ素子に記憶
された信号が第一差動アンプの出力に読み出される。同
時に、制御回路は、第四スイッチをオフさせた状態で第
六スイッチをオンさせ、第二差動アンプの出力電位と第
三読み出し線の電位とを第二アンプ基準電位に設定す
る。その結果、その後、第六スイッチをオフさせ、第四
スイッチをオンさせると、第二メモリ素子の電位は第二
アンプ基準電位になる。この状態で、第二メモリ素子に
記憶された信号が第二差動アンプの出力に読み出され
る。このとき、制御回路は、黒レベルの期間においてデ
ジタル演算回路に第一アンプ基準電位と第二アンプ基準
電位の演算を指示する。その結果、デジタル演算回路に
て、暗時におけるアナログデジタルコンバータの出力か
ら得られる第一メモリ素子に蓄積されたメモリ電位と第
一差動アンプに与える第一アンプ基準電位との差が検出
され、第一アンプ基準電位を暗時における第一メモリ素
子のメモリ電位、あるいはその近傍電位に演算設定する
こと、ならびに暗時におけるアナログデジタルコンバー
タの出力から得られる第二メモリ素子に蓄積されたメモ
リ電位と第二差動アンプに与える第二アンプ基準電位と
の差が検出され、第二アンプ基準電位を暗時における第
二メモリ素子のメモリ電位、あるいはその近傍電位に演
算設定することが行われる。したがって、第一差動アン
プの出力と第二差動アンプの出力とには、メモリ容量の
ばらつきが補正された信号が得られる。ここで、第一差
動アンプの出力と第二差動アンプの出力は、それぞれ、
アンプ基準電位と黒レベル時の電位の差になるが、黒レ
ベル時の電位には光電変換素子の変換電荷を取り出す能
動素子のしきい値電圧が含まれている。このしきい値電
圧にもばらつきがある。そこで、第一差動アンプの出力
と第二差動アンプの出力の差を求める減算器では、減算
器電源からの第三アンプ基準電位を用いて出力のオフセ
ット操作が行われ、能動素子のしきい値電圧に依存しな
い出力が得られる。

【００２２】つぎの発明にかかる画像撮像回路は、２次
元状に配列され光電変換機能を有する画素回路と、各列
の前記画素回路の出力が共通に接続される第一読み出し
線にそれぞれ第一スイッチ第二スイッチを介して接続さ
れ、同一列の画素回路の出力電気信号が蓄積される第一
メモリ素子および第二メモリ素子と、各列の前記第一メ
モリ素子毎に設けられ、対応するメモリ素子に蓄積され
た電気信号を共通の第二読み出し線に送出する第三スイ
ッチ、および各列の前記第二メモリ素子毎に設けられ、
対応するメモリ素子に蓄積された電気信号を共通の第三
読み出し線に送出する第四スイッチと、正負２つの入力
端子と出力端子を有し、負の入力端子には前記第二読み
出し線が接続され、正の入力端子には第一アンプ基準電
位が印加され、負の入力端子と出力端子の間には容量素
子と第五スイッチが並列に接続されている第一差動アン
プ、および正負２つの入力端子と出力端子を有し、負の
入力端子には前記第三読み出し線が接続され、正の入力
端子には第二アンプ基準電位が印加され、負の入力端子
と出力端子の間には容量素子と第六スイッチが並列に接
続されている第二差動アンプと、出力オフセットレベル
として第三アンプ基準電位が供給され、前記第一差動ア
ンプの出力と第二差動アンプの出力の差を出力する減算
器と、前記減算器の出力をデジタル信号に変換するアナ
ログデジタルコンバータと、制御信号を受けて、暗時に
おける前記アナログデジタルコンバータの出力から得ら
れる前記第一メモリ素子に蓄積されたメモリ電位と前記
第一差動アンプに与える第一アンプ基準電位との差を検
出し、前記第一アンプ基準電位を暗時における前記第一
メモリ素子のメモリ電位、あるいはその近傍電位に演算
設定すること、暗時における前記アナログデジタルコン
バータの出力から得られる前記第二メモリ素子に蓄積さ
れたメモリ電位と前記第二差動アンプに与える第二アン
プ基準電位との差を検出し、前記第二アンプ基準電位を
暗時における前記第二メモリ素子のメモリ電位、あるい
はその近傍電位に演算設定すること、ならびに前記第一
アンプ基準電位と前記第二アンプ基準電位の設定後に暗
時の前記減算器出力レベルと所定の基準レベルとの差を
検出し、暗時の減算器出力レベルが所定の基準レベルと
同じあるいは近傍のレベルになるように前記第三アンプ
基準電位を設定することを行うデジタル演算回路と、前
記デジタル演算回路の出力値に応じた前記第一アンプ基
準電位、前記第二アンプ基準電位および前記第三アンプ
基準電位を前記第一差動アンプ、前記第二差動アンプお
よび前記減算器に供給するデジタルアナログコンバータ
と、前記第一スイッチをオンさせて光照射時における前
記画素回路の第一出力電気信号を前記第一メモリ素子に
電圧値として一時保持させること、前記第二スイッチを
オンさせて、光照射なしの状態での前記第一出力電気信
号のレベルを表す第二出力電気信号を出力させ、前記第
二メモリ素子に電圧値として一時保持させること、前記
第三スイッチをオフさせた状態で前記第五スイッチをオ
ンさせ、その後前記第五スイッチをオフさせ、前記第三
スイッチをオンさせることによって、前記第一メモリ素
子に記憶された信号を前記第一差動アンプの出力に読み
出させること、前記第四スイッチをオフさせた状態で前
記第六スイッチをオンさせ、その後前記第六スイッチを
オフさせ、前記第四スイッチをオンさせることによっ
て、前記第二メモリ素子に記憶された信号を前記第二差
動アンプの出力に読み出させること、ならびに暗時に前
記第一アンプ基準電位と前記第二アンプ基準電位と前記
第三アンプ基準電位の演算を指示する前記制御信号を前
記デジタル演算回路に出力することを行う制御回路とを
備えたことを特徴とする。

【００２３】この発明によれば、２次元状に配列され光
電変換機能を有する画素回路と、各列の画素回路の出力
が共通に接続される第一読み出し線にそれぞれ第一スイ
ッチ第二スイッチを介して接続される第一メモリ素子お
よび第二メモリ素子と、各列の第一メモリ素子毎に設け
られ、対応するメモリ素子に蓄積された電気信号を共通
の第二読み出し線に送出する第三スイッチ、および各列
の第二メモリ素子毎に設けられ、対応するメモリ素子に
蓄積された電気信号を共通の第三読み出し線に送出する
第四スイッチと、正負２つの入力端子と出力端子を有
し、負の入力端子には第二読み出し線が接続され、正の
入力端子には第一アンプ基準電位が印加され、負の入力
端子と出力端子の間には容量素子と第五スイッチが並列
に接続されている第一差動アンプ、および正負２つの入
力端子と出力端子を有し、負の入力端子には第三読み出
し線が接続され、正の入力端子には第二アンプ基準電位
が印加され、負の入力端子と出力端子の間には容量素子
と第六スイッチが並列に接続されている第二差動アンプ
と、出力オフセットレベルとして第三アンプ基準電位が
供給され、前記第一差動アンプの出力と第二差動アンプ
の出力の差を出力する減算器と、減算器の出力をデジタ
ル信号に変換するアナログデジタルコンバータと、アナ
ログデジタルコンバータの出力を受けるデジタル演算回
路と、デジタル演算回路の出力値に応じた第一アンプ基
準電位、第二アンプ基準電位および第三アンプ基準電位
を第一差動アンプ、第二差動アンプおよび減算器に供給
するデジタルアナログコンバータと、全体の動作タイミ
ングを制御する制御回路とを備えた構成において、制御
回路は、第一スイッチをオンさせて光照射時における画
素回路の第一出力電気信号を第一メモリ素子に電圧値と
して一時保持させる。また、第二スイッチをオンさせ
て、光照射なしの状態での第一出力電気信号のレベルを
表す第二出力電気信号を出力させ、第二メモリ素子に電
圧値として一時保持させる。次いで、制御回路は、第三
スイッチをオフさせた状態で第五スイッチをオンさせ、
第一差動アンプの出力電位と第二読み出し線の電位とを
第一アンプ基準電位に設定する。その結果、その後、第
五スイッチをオフさせ、第三スイッチをオンさせると、
第一メモリ素子の電位は第一アンプ基準電位になる。こ
の状態で、第一メモリ素子に記憶された信号が第一差動
アンプの出力に読み出される。同時に、制御回路は、第
四スイッチをオフさせた状態で第六スイッチをオンさ
せ、第二差動アンプの出力電位と第三読み出し線の電位
とを第二アンプ基準電位に設定する。その結果、その
後、第六スイッチをオフさせ、第四スイッチをオンさせ
ると、第二メモリ素子の電位は第二アンプ基準電位にな
る。この状態で、第二メモリ素子に記憶された信号が第
二差動アンプの出力に読み出される。このとき、制御回
路は、黒レベルの期間においてデジタル演算回路に第一
アンプ基準電位と第二アンプ基準電位と第三アンプ基準
電位の演算を指示する。その結果、デジタル演算回路に
て、暗時におけるアナログデジタルコンバータの出力か
ら得られる第一メモリ素子に蓄積されたメモリ電位と第
一差動アンプに与える第一アンプ基準電位との差が検出
され、第一アンプ基準電位を暗時における第一メモリ素
子のメモリ電位、あるいはその近傍電位に演算設定する
こと、ならびに暗時におけるアナログデジタルコンバー
タの出力から得られる第二メモリ素子に蓄積されたメモ
リ電位と第二差動アンプに与える第二アンプ基準電位と
の差が検出され、第二アンプ基準電位を暗時における第
二メモリ素子のメモリ電位、あるいはその近傍電位に演
算設定することが行われる。したがって、第一差動アン
プの出力と第二差動アンプの出力とには、メモリ容量の
ばらつきが補正された信号が得られる。ここで、自動的
に設定された第一アンプ基準電位と第二アンプ基準電位
に変動があると、それに応じて減算器の出力レベルが変
動する。つまり、チップ毎にあるいは動作環境が変動す
る毎に黒レベルが変動し、画質が変化する事態を招来す
る。そこで、デジタル演算回路にて、第一アンプ基準電
位と第二アンプ基準電位の設定後に暗時の減算器出力レ
ベルと所定の基準レベルとの差が検出され、暗時の減算
器出力レベルが所定の基準レベルと同じあるいは近傍の
レベルになるように第三アンプ基準電位を設定すること
が行われる。その結果、減算器の出力には、光電変換素
子の変換電荷を取り出す能動素子のしきい値電圧に依存
せず、かつ黒レベルが第一アンプ基準電位と第二アンプ
基準電位の値に依存せず、常に所定の基準レベルとなる
信号が得られる。

【００２４】

【発明の実施の形態】以下に添付図面を参照して、この
発明にかかる画像撮像回路の好適な実施の形態を詳細に
説明する。

【００２５】実施の形態１．図１は、この発明の実施の
形態１である画像撮像回路の構成を示す図である。図１
において、この画像撮像回路は、２次元状に配列された
複数の画素１０１と、垂直走査回路１０２と、水平走査
回路１０３と、読み出し出力回路１０４と、制御回路１
０５とを備えている。なお、複数の画素１０１には、遮
光画素１０１ａが含まれている。

【００２６】複数の画素１０１のうち、同一行の画素が
垂直走査回路１０２の行選択線１２１で共通に接続さ
れ、また同一列の画素が行読み出し線１４１で共通に接
続されている。各画素は、１個のフォトダイオード１１
１と３個のＭＯＳトランジスタ１１２，１１３，１１４
とで構成されている。３個のＭＯＳトランジスタ１１
２，１１３，１１４のうち、ＭＯＳトランジスタ１１２
は、リセット用のトランジスタ（以下「リセットＴｒ」
という）であり、ＭＯＳトランジスタ１１３は、駆動用
のトランジスタ（以下「駆動Ｔｒ」という）であり、Ｍ
ＯＳトランジスタ１１４は、選択用のトランジスタ（以
下「選択Ｔｒ」という）である。

【００２７】フォトダイオード（以下「ＰＤ」という）
１１１は、アノードが接地され、カソードがリセットＴ
ｒ１１２のソースと駆動Ｔｒ１１３のゲートとに接続さ
れている。リセットＴｒ１１２は、ゲートが制御回路１
０５からの図示しないリセット線に接続され、ドレイン
がリセット電源１１５に接続されている。駆動Ｔｒ１１
３は、ドレインが動作電源１１６に接続され、ソースが
選択Ｔｒ１１４のドレインに接続されている。選択Ｔｒ
１１４は、ゲートが行選択線１２１に接続され、ソース
が行読み出し線１４１に接続されている。

【００２８】読み出し出力回路１０４は、各行読み出し
線１４１に設けられるＭＯＳトランジスタ１４２，１４
３，１４４，メモリ素子１４５と、差動構成の読み出し
アンプ１４６と、容量素子１４７と、ＭＯＳトランジス
タ１４８と、アナログデジタルコンバータ（以下「ＡＤ
Ｃ」という）１４９と、デジタル演算回路１５０と、デ
ジタルアナログコンバータ（以下「ＤＡＣ」という）１
５１とを備えている。

【００２９】ＭＯＳトランジスタ１４２は、行読み出し
線１４１のリセット用トランジスタ（以下「行読み出し
線リセットＴｒ」という）である。ＭＯＳトランジスタ
１４３は、メモリ書込用トランジスタ（以下「メモリ書
込Ｔｒ」という）である。ＭＯＳトランジスタ１４４
は、メモリ読み出し用トランジスタ（以下「メモリ読み
出しＴｒ」という）である。

【００３０】行読み出し線リセットＴｒ１４２は、ゲー
トが制御回路１０５からの図示しないリセット線に接続
され、ドレインが行読み出し線１４１に接続され、ソー
スが接地されている。メモリ書込Ｔｒ１４３は、ドレイ
ンが行読み出し線１４１に接続され、ゲートが水平走査
回路１０３に接続され、ソースがメモリ読み出しＴｒ１
４４のドレインに接続されている。メモリ読み出しＴｒ
１４４は、ゲートが水平走査回路１０３に接続されてい
る。メモリ素子１４５は、メモリ書込Ｔｒ１４３のソー
スとメモリ読み出しＴｒ１４４のドレインとの接続点と
接地間に設けられている。そして、各行読み出し線１４
１におけるメモリ読み出しＴｒ１４４のソースは、共通
に列読み出し線１５２を介して読み出しアンプ１４６の
負入力端（−）に接続されている。

【００３１】読み出しアンプ１４６の負入力端（−）と
出力端との間には、容量素子１４７とＭＯＳトランジス
タ１４８とが並列に接続されている。ＭＯＳトランジス
タ１４８は、短絡用トランジスタ（以下「短絡Ｔｒ」と
いう）であって、ゲートには制御回路１０５から制御信
号が印加されるようになっている。読み出しアンプ１４
６の出力端には、ＡＤＣ１４９が接続され、ＡＤＣ１４
９の出力端には、デジタル演算回路１５０が接続されて
いる。デジタル演算回路１５０の出力端には、ＤＡＣ１
５１が接続され、ＤＡＣ１５１の出力端は、読み出しア
ンプ１４６の正入力端（＋）に接続されている。

【００３２】すなわち、デジタル演算回路１５０は、制
御回路１０５の制御下に、ＡＤＣ１４９の出力デジタル
値に基づき適切なアンプ基準電位の演算を行うようにな
っている。そして、ＤＡＣ１５１がデジタル演算回路１
５０にて求められたデジタル基準電位をアナログ基準電
位に変換し、読み出しアンプ１４６の正入力端（＋）に
アンプ基準電位として供給することにしている。

【００３３】なお、列読み出し線１５２と接地間には、
寄生容量１５３が存在する。また、列読み出し線１５２
と接地間には、従来例（図４）と同様に、リセット用の
ＭＯＳトランジスタが設けられている。しかし、これ
は、通常の構成であること、およびこの発明との直接的
な関わりがないので、図示および説明を省略した。この
点は、以下に示す実施の形態２，３においても同様であ
る。

【００３４】制御回路１０５は、垂直走査回路１０２お
よび水平走査回路１０３の動作制御を行う他、リセット
Ｔｒ１１２，行読み出し線リセットＴｒ１４２，短絡Ｔ
ｒ１４８のオン・オフ制御およびデジタル演算回路１５
０の動作制御を行い、従来例と同内様の画像撮像動作の
制御に加え、実施の形態１に関わる動作の制御として、
画像撮像動作の過程で行われる信号読み出し動作の制御
と並行して、黒レベル時に取得された画素信号を用いて
黒レベル時における列間の出力電圧のばらつきをなくす
ための調整動作の制御を行うようになっている。

【００３５】信号読み出し動作の制御では、遮光画素１
０１ａを含む画素１０１の出力電気信号（画素信号）を
列毎のメモリ素子１４５に電圧値として一時保持させ
る。そして、メモリ読み出しＴｒ１４４がオフの状態で
短絡Ｔｒ１４８をオンさせ、その後短絡Ｔｒ１４８をオ
フさせ、メモリ読み出しＴｒ１４４をオンさせることに
よって、各メモリ素子１４５に記憶された画素信号が差
動構成の読み出しアンプ１４６の出力に読み出されるよ
うにすることが行われる。

【００３６】また、調整動作の制御では、暗時にデジタ
ル演算回路１５０を起動する。その結果、デジタル演算
回路１５０では、ＡＤＣ１４９の出力から得られた暗時
における各メモリ素子１４５に蓄積されたメモリ電位
と、アンプ基準電位との差を検出し、そのアンプ基準電
位を暗時のメモリ電位、あるいはその近傍電位に設定す
る演算が行われる。これによって、読み出しアンプ１４
６に適切なアンプ基準電位が供給される。この調整動作
の制御は、信号読み出し動作の制御と並行して、適宜な
時間間隔で、ないしは所定の周期等、任意のタイミング
で行われる。

【００３７】次に、動作について説明する。この画像撮
像回路では、上述したように、従来例と同内容の画像撮
像動作に加え、黒レベル時における列間の出力電圧のば
らつきをなくすための調整動作が行われる。まず、画像
撮像動作を説明する。画像撮像動作は、ＰＤリセット動
作と、電荷蓄積動作と、信号読み出し動作とからなる。

【００３８】ＰＤリセット動作では、遮光画素１０１ａ
を含む画素１０１のリセットＴｒ１１２を順次オンさせ
る。これによって、各画素におけるＰＤ１１１のカソー
ド電位（ＰＤ電位）がリセット電源１１５のリセット電
位に設定される。電荷蓄積動作では、ＰＤ１１１におい
て照射される光から生成される電荷の蓄積が行われる。
光照射量が多いほど、ＰＤ電位は低くなる。このＰＤ電
位の大きさに応じて駆動Ｔｒ１１３のドレイン・ソース
間に流れる電流が増幅される。

【００３９】信号読み出し動作では、行読み出し線リセ
ットＴｒ１４２をオンさせて行読み出し線１４１を接地
電位にリセットした後、読み出し行画素の選択Ｔｒ１１
４とメモリ書込Ｔｒ１４３とをオンさせる。その結果、
各画素１０１のＰＤ電位に対応した電位（具体的には、
ＰＤ電位から駆動Ｔｒ４１３のしきい値電圧を差し引い
た値）が、行単位でメモリ素子１４５に書き込まれる。
さらに、各メモリ読み出しＴｒ１４４を順次オンさせ
る。これによって、各メモリ素子１４５の蓄積電荷（メ
モリ電位に比例した量）が読み出され、列読み出し線１
５２を介して読み出しアンプ１４６の負入力端（−）に
出力される。その際、制御回路１０５では、メモリ読み
出しＴｒ１４４をオンさせる前の段階で、短絡Ｔｒ１４
８をオンさせて読み出しアンプ１４６の出力電位と列読
み出し線１５２の電位とをアンプ基準電位に設定し、そ
の後短絡Ｔｒ１４８をオフさせることが行われる。

【００４０】読み出しアンプ１４６では、メモリ電荷信
号を電圧信号に変換し、ＡＤＣ１４９に出力する。ＡＤ
Ｃ１４９は、この電圧信号をデジタル値に変換し、デジ
タル演算回路１５０に出力する。読み出し行を順次選択
しながら、行単位の書き込み、シリアルなメモリ読み出
しを繰り返すことによって全ての画素信号が出力され
る。このようにして、光パターンとして入力される画像
の各画素信号が時系列に検出される。

【００４１】ここで、ＰＤ電位Ｖpdに対応する読み出し
アンプ１４６の出力電位Ｖoutを導出する。まず、短絡
Ｔｒ１４８がオンで、出力電位Ｖoutと列読み出し線１
５２の電位Vreadがアンプ基準電位Ｖdrkに設定される時
のメモリ電荷Ｑmと出力電荷Ｑeoは、メモリ素子１４５
のメモリ容量をＣm、メモリ電位をＶm、駆動Ｔｒ１１３
のしきい値電圧をＶth、容量素子１４７の容量（出力容
量）をＣeoとすると、次式（５）（６）で表せる。

【００４２】 Ｑm＝Ｃm×Ｖm＝Ｃm（Ｖpd−Ｖth） ・・・（５） Ｑeo＝Ｃeo（Ｖread−Ｖout）＝０ ・・・（６） そして、短絡Ｔｒ１４８をオフにし、メモリ読み出しＴ
ｒ１４４をオンにすると、メモリ電位はアンプ基準電位
Ｖdrkになるので、メモリ電荷Ｑmlは、次式（７）に示
す値となる。

【００４３】 Ｑml＝Ｃm×Ｖdrk ・・・（７） したがって、メモリ電荷Ｑmの変化量ΔＱmは、 ΔＱm＝Ｑml−Ｑm＝Ｃm（Ｖdrk−Ｖpd＋Ｖth） ・・・（８） である。この時、メモリ素子１４５への電荷の供給は、
容量素子１４７からのみ行われるので、出力電荷Ｑeoの
変化量ΔＱeoは−ΔＱmである。したがって、出力電荷
Ｑeoは、 Ｑeol＝Ｑeo＋ΔＱeo＝−Ｃm（Ｖdrk−Ｖpd＋Ｖth） ・・・（９） となる。以上から、出力電位Ｖoutとして次式（１０）
が導かれる。

【００４４】 Ｖout＝Ｖread−（Ｑeol／Ｃeo） ＝Ｖdrk＋（Ｃm／Ｃeo）（Ｖdrk−Ｖpd＋Ｖth） ・・・（１０） そして、Ｃeo＝Ｃm、Ｃm＝Ｃm0＋ΔＣmとすると、出力
電位Ｖoutは、 Vout＝2Vdrk−Vpd＋Vth＋(ΔCm/Cm0)(Vdrk−Vpd＋Vth) ・・（１１） となる。

【００４５】したがって、式（１１）から、ＰＤ電位Ｖ
pdがリセット電位Ｖrstである時、すなわち黒レベル時
における列間の出力電位のばらつきは、Ｖdrk＝Ｖrst−
Ｖthと設定すれば、なくすことができる。そこで、以下
のような調整動作を行うようにしている。

【００４６】調整動作時では、デジタル演算器１５０に
て、ＡＤＣ１４９からの信号のうち、遮光画素１０１ａ
からの信号から、暗時に蓄積されたメモリ電位を検出
し、また、アンプ基準電位Ｖdrkの値を計算し、両者の
差を検出し、暗時におけるメモリ電位、あるいはその近
傍の電位を有するアンプ基準電位Ｖdrkを生成するのに
必要なデジタル値を求め、ＤＡＣ１５１に保持供給す
る。これによって、読み出しアンプ１４６では、適切な
アンプ基準電位Ｖdrkが設定されることになる。

【００４７】次に、演算の内容を説明する。今、アンプ
基準電位Ｖdrkが、目標値Ｖrst−VthからＶkずれている
とすると、アンプ基準電位Ｖdrkは、 Ｖdrk＝Ｖrst−Ｖth＋Ｖk ・・・（１２） と表せる。短絡Ｔｒ１４８がオフの時、すなわち読み出
しアンプ１４６が遮光画素１０１ａからの信号を増幅し
て出力する時の出力電位Ｖoutは、式（１２）を式（１
１）に代入し、 Ｖout＝Ｖrst−Ｖth＋２Ｖk＋（ΔＣm／Ｃm0）Ｖk ・・・（１３） である。また、短絡Ｔｒ１４８がオンの時、すなわちア
ンプ基準電位をそのまま出力する時の出力電位ＶFは、 ＶF＝Ｖdrk＝Ｖrst−Ｖth＋Ｖk ・・・（１４） である。

【００４８】補正値Ｖcor＝ＶF−Ｖoutを計算すると、 Ｖcor＝−Ｖk−（ΔＣm／Ｃm0）Ｖk ・・・（１５） であり、アンプ基準電位ＶdrkをＶdrk＋Ｖcorに補正す
ると、 Ｖdrk＝Ｖrst−Ｖth−（ΔＣm／Ｃm0）Ｖk ・・・（１６） となる。式（１６）は、アンプ基準電位Ｖdrkが暗時の
メモリ電位、あるいはその近傍電位に調整されることを
示すが、これは、ＶdrkとＶrst−Ｖthとの差がＶkから
（ΔＣm／Ｃm0）×Ｖkに低減することを意味する。つま
り、暗時での列間の出力電位のばらつきが減少する。上
記の調整動作を複数回繰り返すことにより、更にずれが
小さくなることは、式（１３）〜（１６）から明らかで
ある。

【００４９】このように、実施の形態１によれば、メモ
リ容量のばらつきが存在しても、アンプ基準電位を暗時
のメモリ電位、あるいはその近傍電位に調整し保持する
機構を設けたので、黒レベルでの列間の出力電位のばら
つきが発生しないようにすることが可能となる。

【００５０】このとき、最適なアンプ基準電位を画像撮
像回路自体で計算し、設定するので、しきい値電圧など
回路パラメータのチップ間ばらつきや、温度、電源電圧
などの動作環境の変化による回路特性の変化が存在する
場合でも、黒レベルでの列間の出力電位のばらつきは発
生しないことになる。したがって、暗時の列状固定パタ
ーンノイズを低減することができ、低照度時での撮像に
好適な画像撮像回路が得られる。

【００５１】実施の形態２．図２は、この発明の実施の
形態２である画像撮像回路の構成を示す図である。な
お、図２では、図１に示した構成要素と同一である要素
には同一の符号が付されている。ここでは、実施の形態
２に関わる部分を中心に説明する。

【００５２】実施の形態１では、読み出しアンプ１４６
のアンプ基準電位を適切に設定することによって、出力
電位Ｖoutを、Ｖout＝２Ｖdrk−Ｖrst＋Ｖthとし、メモ
リ素子の容量ばらつきによる列間ばらつきの発生を防止
できたが、駆動Ｔｒ１１３のしきい値電圧Ｖthのばらつ
きによる影響が残っている。そこで、実施の形態２で
は、さらに駆動Ｔｒ１１３のしきい値電圧Ｖthのばらつ
きを補正する構成例が示されている。

【００５３】図２に示すように、この実施の形態２で
は、図１に示した読み出し出力回路１０４に代えて読み
出し出力回路２０４が設けられ、それに伴い、制御回路
１０５に代えて制御回路２０５が設けられている。読み
出し出力回路２０４は、読み出し出力回路１０４におけ
る読み出しアンプ１４６の出力までを２系統設けた構成
となっている。一方の系統は信号側回路、他方の系統は
リセット側回路と称している。

【００５４】すなわち、読み出し出力回路２０４では、
各行読み出し線１４１における読み出し線リセットＴｒ
１４２のドレインに並列に，ＭＯＳトランジスタ（以下
「信号側メモリ書込Ｔｒ」という）２４１，ＭＯＳトラ
ンジスタ（以下「信号側メモリ読み出しＴｒ」という）
２４２、信号側メモリ素子２４３および差動構成の信号
側読み出しアンプ２４４からなる信号側回路と、ＭＯＳ
トランジスタ（以下「リセット側メモリ書込Ｔｒ」とい
う）２５１，ＭＯＳトランジスタ（以下「リセット側メ
モリ読み出しＴｒ」という）２５２、リセット側メモリ
素子２５３および差動構成のリセット側読み出しアンプ
２５４からなるリセット側回路とが設けられている。

【００５５】そして、信号側読み出しアンプ２４４とリ
セット側読み出しアンプ２５４の出力が、減算器２６０
に接続され、減算器の２６０の出力が、ＡＤＣ１４９，
デジタル演算回路２７０およびＤＡＣ２７１を介して信
号側読み出しアンプ２４４とリセット側読み出しアンプ
２５４の正入力端（＋）にそれぞれフィードバックされ
るようになっている。

【００５６】信号側回路では、信号側メモリ書込Ｔｒ２
４１は、ドレインが行読み出し線１４１に接続され、ゲ
ートが水平走査回路１０３に接続され、ソースが信号側
メモリ読み出しＴｒ２４２のドレインに接続されてい
る。信号側メモリ読み出しＴｒ２４２は、ゲートが水平
走査回路１０３に接続されている。信号側メモリ素子２
４３は、信号側メモリ書込Ｔｒ２４１のソースと信号側
メモリ読み出しＴｒ２４２のドレインとの接続点と接地
間に設けられている。そして、各行読み出し線１４１に
おける信号側メモリ読み出しＴｒ２４２のソースは、共
通に信号側列読み出し線２４７を介して信号側読み出し
アンプ２４４の負入力端（−）に接続されている。

【００５７】信号側読み出しアンプ２４４の負入力端
（−）と出力端との間には、容量素子２４５とＭＯＳト
ランジスタ２４６とが並列に接続されている。ＭＯＳト
ランジスタ２４６は、短絡用トランジスタ（以下「短絡
Ｔｒ」という）であって、ゲートには制御回路２０５か
ら制御信号が印加されるようになっている。なお、信号
側列読み出し線２４７と接地間には、寄生容量２４８が
存在する。

【００５８】リセット側回路では、リセット側メモリ書
込Ｔｒ２５１は、ドレインが行読み出し線１４１に接続
され、ゲートが水平走査回路１０３に接続され、ソース
がリセット側メモリ読み出しＴｒ２５２のドレインに接
続されている。リセット側メモリ読み出しＴｒ２５２
は、ゲートが水平走査回路１０３に接続されている。リ
セット側メモリ素子２５３は、リセット側メモリ書込Ｔ
ｒ２５１のソースとリセット側メモリ読み出しＴｒ２５
２のドレインとの接続点と接地間に設けられている。そ
して、各行読み出し線１４１におけるリセット側メモリ
読み出しＴｒ２５２のソースは、共通にリセット側列読
み出し線２５７を介してリセット側読み出しアンプ２５
４の負入力端（−）に接続されている。

【００５９】リセット側読み出しアンプ２５４の負入力
端（−）と出力端との間には、容量素子２５５とＭＯＳ
トランジスタ２５６とが並列に接続されている。ＭＯＳ
トランジスタ２５６は、短絡用トランジスタ（以下「短
絡Ｔｒ」という）であって、ゲートには制御回路２０５
から制御信号が印加されるようになっている。なお、リ
セット側列読み出し線２５７と接地間には、寄生容量２
５８が存在する。

【００６０】減算器２６０は、減算用差動アンプ２６１
と、一端が信号側読み出しアンプ２４４の出力端に接続
される負入力端（−）側の抵抗素子２６２と、負帰還用
の抵抗素子２６３と、一端がリセット側読み出しアンプ
２５４の出力端に接続される正入力端（＋）側の抵抗素
子２６４と、正入力端（＋）と減算器基準電源２６７と
の間に設けられる抵抗素子２６５とで構成されている。

【００６１】減算器２６０の出力は、ＡＤＣ１４９にて
デジタル変換され、デジタル演算回路２７０に入力され
る。デジタル演算回路２７０では、制御回路２０５の制
御下に、信号側読み出しアンプ２４４とリセット側読み
出しアンプ２５４とに与えるアンプ基準電位がそれぞれ
演算され、ＤＡＣ２７１に出力される。ＤＡＣ２７１で
は、入力される各アンプ基準電位がアナログ変換され、
制御回路２０５の制御下に、信号側読み出しアンプ２４
４の正入力端（＋）に信号側アンプ基準電位を供給し、
リセット側読み出しアンプ２５４の正入力端（＋）にリ
セット側アンプ基準電位を供給する。

【００６２】制御回路２０５は、垂直走査回路１０２お
よび水平走査回路１０３の動作制御を行う他、リセット
Ｔｒ１１２，行読み出し線リセットＴｒ１４２，短絡Ｔ
ｒ２４６，２５６のオン・オフ制御、デジタル演算回路
２７０およびＤＡＣ２７１の動作制御を行い、従来例と
同内様の画像撮像動作の制御に加え、実施の形態２に関
わる動作の制御として、画像撮像動作の過程で行われる
信号読み出し動作の制御と並行して、黒レベル時に取得
された画素信号を用いて黒レベル時における列間の出力
電圧のばらつきをなくす実施の形態１の動作の過程で、
駆動Ｔｒ１１３のしきい値電圧のばらつきを補正する調
整動作の制御を行うようになっている。

【００６３】信号読み出し動作の制御では、照射時にお
いて遮光画素１０１ａを含む画素１０１の出力電気信号
（画素信号）を列毎の信号側メモリ素子２４３に電圧値
として一時保持させる。また、暗時において遮光画素１
０１ａを含む画素１０１の出力電気信号（画素信号）を
列毎のリセット側メモリ素子２５３に電圧値として一時
保持させる。このとき、リセット側メモリ素子２５３に
取り込まれる電気信号のレベルは、信号側メモリ素子２
４３に取り込まれる電気信号のレベルと同じである。

【００６４】そして、信号側メモリ読み出しＴｒ２４２
がオフの状態で短絡Ｔｒ２４６をオンさせ、その後短絡
Ｔｒ２４６をオフさせ、信号側メモリ読み出しＴｒ２４
２をオンさせることによって、各信号側メモリ素子２４
３に記憶された画素信号が信号側読み出しアンプ２４４
の出力に読み出されるようにする。また、同時にリセッ
ト側メモリ読み出しＴｒ２５２がオフの状態で短絡Ｔｒ
２５６をオンさせ、その後短絡Ｔｒ２５６をオフさせ、
リセット側メモリ読み出しＴｒ２５２をオンさせること
によって、各リセット側メモリ素子２５３に記憶された
画素信号がリセット側読み出しアンプ２５４の出力に読
み出されるようにすることが行われる。

【００６５】また、調整動作の制御では、暗時に信号側
とリセット側とを区別してデジタル演算回路２７０を起
動する。その結果、デジタル演算回路２７０では、ＡＤ
Ｃ１４９の出力から得られた暗時における各信号側メモ
リ素子２４３に蓄積されたメモリ電位と、計算で求めた
信号側アンプ基準電位との差を検出し、その信号側基準
電位を暗時の信号側メモリ素子２４３のメモリ電位、あ
るいはその近傍電位に設定する演算が行われる。また、
デジタル演算回路２７０では、ＡＤＣ１４９の出力から
得られた暗時における各リセット側メモリ素子２５３に
蓄積されたメモリ電位と、計算で求めたリセット側アン
プ基準電位との差を検出し、そのリセット側アンプ基準
電位を暗時のリセット側メモリ素子２５３のメモリ電
位、あるいはその近傍電位に設定する演算が行われる。

【００６６】その結果、制御回路２０５からの指示を受
けたＤＡＣ２７１から、信号側アンプ基準電位が信号側
読み出しアンプ２４４に供給され、リセット側アンプ基
準電位がリセット側読み出しアンプ２５４に供給され
る。これによって、減算器２６０の出力には、メモリ容
量のばらつきと駆動Ｔｒ１１３のしきい値電圧のばらつ
きの双方が補正された画素信号が得られるようになって
いる。

【００６７】次に、動作について説明する。まず、画像
撮像動作を説明する。画像撮像動作は、ＰＤリセット動
作と、電荷蓄積動作と、信号読み出し動作とからなる。
ＰＤリセット動作では、遮光画素１０１ａを含む画素１
０１のリセットＴｒ１１２を順次オンさせる。これによ
って、各画素におけるＰＤ１１１のカソード電位（ＰＤ
電位）がリセット電源１１５のリセット電位に設定され
る。電荷蓄積動作では、ＰＤ１１１において照射される
光から生成される電荷の蓄積が行われる。光照射量が多
いほど、ＰＤ電位は低くなる。このＰＤ電位の大きさに
応じて駆動Ｔｒ１１３のドレイン・ソース間に流れる電
流が増幅される。

【００６８】信号読み出し動作では、行読み出し線リセ
ットＴｒ１４２をオンさせて行読み出し線１４１を接地
電位にリセットした後、読み出し行画素の選択Ｔｒ１１
４と信号側メモリ書込Ｔｒ２４１とをオンさせる。その
結果、各画素のＰＤ電位に対応した電位が行単位で信号
側メモリ素子２４３に書き込まれる。その後、暗時の画
素信号を、信号側メモリ素子２４３に取り込んだ画素信
号と同一のレベルでリセット側メモリ素子２５３に取り
込む。すなわち、各画素のリセットＴｒ１１２をオンさ
せ、ＰＤ電位をリセット電源１１５のリセット電位Ｖrs
tに設定した後、リセット側メモリ書込Ｔｒ２５１をオ
ンさせる。これによって、各画素のＰＤ電位が行単位で
リセット側メモリ素子２５３に書き込まれる。

【００６９】さらに、各信号側メモリ読み出しＴｒ２４
２を順次オンさせる。その結果、各信号側メモリ素子２
４３の蓄積電荷が読み出され、信号側列読み出し線２４
７を介して信号側読み出しアンプ２４４の負入力端
（−）に出力される。その際、制御回路１０５では、信
号側メモリ読み出しＴｒ２４１をオンさせる前の段階
で、短絡Ｔｒ２４６をオンさせて信号側読み出しアンプ
２４４の出力電位と信号側列読み出し線２４７の電位と
を信号側アンプ基準電位に設定し、その後短絡Ｔｒ２４
６をオフさせることが行われる。信号側読み出しアンプ
２４４では、信号側メモリ素子２４３の蓄積電荷信号が
電圧信号に変換され、抵抗素子２６２を介して減算用差
動アンプの負入力端（−）に出力される。

【００７０】それと同時に、各リセット側メモリ読み出
しＴｒ２５２をオンさせる。その結果、各リセット側メ
モリ素子２４３の蓄積電荷が読み出され、リセット側列
読み出し線２５７を介してリセット側読み出しアンプ２
５４の負入力端（−）に出力される。その際、制御回路
１０５では、リセット側メモリ読み出しＴｒ２５２をオ
ンさせる前の段階で、短絡Ｔｒ２５６をオンさせてリセ
ット側読み出しアンプ２５４の出力電位とリセット側列
読み出し線２５７の電位とをリセット側アンプ基準電位
に設定し、その後短絡Ｔｒ２５６をオフさせることが行
われる。リセット側読み出しアンプ２５４では、リセッ
ト側メモリ素子２５３の蓄積電荷信号が電圧信号に変換
され、抵抗素子２６４を介して減算用差動アンプの正入
力端（＋）に出力される。

【００７１】減算器２６０では、減算器基準電源２６７
の減算アンプ基準電位に基づき出力オフセット操作が行
われ、信号側読み出しアンプ２４４の出力信号とリセッ
ト側読み出しアンプ２５４の出力信号との差が出力され
る。読み出し行を順次選択しながら、行単位の書き込
み、シリアルなメモリ読み出しを繰り返すことによっ
て、全ての画素信号が出力される。このようにして、光
パターンとして入力される画像の各画素信号が時系列に
検出される。

【００７２】次に、減算器２６０の出力Ｖoを表す式を
導出する。ただし、リセット側アンプ基準電位Ｖdrkr
は、予めＶdrkr＝Ｖrst−Ｖthに設定され、信号側アン
プ基準電位Ｖdrksは、予めＶdrks＝Ｖrst−Ｖthに設定
されているものとする。その設定手順は、実施の形態１
で示した手順と同様であり、再記すれば、読み出しアン
プ１４６の出力電位Ｖoutは、 Ｖout＝２Ｖdrk−Ｖrst＋Ｖth ・・・（１７） である。式（１７）から、リセット側読み出しアンプ２
５４の出力電位Ｖoutrと信号側読み出しアンプ２４４の
出力電位Ｖoutsは、次式（１８）（１９）で表される。

【００７３】 Ｖoutr＝２Ｖdrk−Ｖrst＋Ｖth ・・・（１８） Ｖouts＝２Ｖdrk−Ｖpd＋Ｖth ・・・（１９） 減算用差動アンプ２６１の正入力端（＋）への入力電位
をＶin1、負入力端（−）への入力電位をＶin2、減算用
差動アンプ２６１の増幅率をＡdとすると、出力電位Ｖo
は、 Ｖo＝Ａd（Ｖin1−Ｖin2） ・・・（２０） と表せる。

【００７４】また、４個の抵抗素子の抵抗値が全て等し
い時、入力電位Ｖin1、Ｖin2は、減算器基準電源２６７
の減算アンプ基準電位をＶrefとすると、次式（２１）
（２２）で表せる。 Ｖin1＝（Ｖref＋Ｖoutr）／２ ・・・（２１） Ｖin2＝（Ｖouts＋Ｖo）／２ ・・・（２２） したがって、出力電位Ｖoは、式（２１）（２２）を式
（２０）に代入して次式（２３）と表せる。

【００７５】 Ｖo＝（Ｖref＋Ｖoutr−Ｖouts）／（１＋２／Ａd） ・・・（２３） そして、増幅率Ａdを∞と近似し、式（１８）（１９）
を代入すると、出力電位Ｖoは、 Ｖo＝Ｖoutr−Ｖouts ＝Ｖref＋２Ｖdrkr−２Ｖdrks＋（Ｖpd−Ｖret） ・・・（２４） として求まり、駆動Ｔｒ１１３のしきい値電圧Ｖthのば
らつきに依存しないようになる。

【００７６】このように、実施の形態２によれば、メモ
リ容量のばらつきが存在しても、黒レベルの列間ばらつ
きが発生しないとともに、駆動Ｔｒ１１３のしきい値電
圧のばらつきによる各画素間の黒レベルの出力電位のば
らつきも発生しないようにすることができ、固定パター
ンノイズの一層の低減が行えるようになる。

【００７７】実施の形態３．図３は、この発明の実施の
形態３である画像撮像回路の構成を示す図である。な
お、図３では、図２に示した構成要素と同一である要素
には同一の符号が付されている。ここでは、実施の形態
３に関わる部分を中心に説明する。

【００７８】実施の形態２では、式（２４）に示される
ように自動設定された信号側アンプ基準電位Ｖdrksとリ
セット側アンプ基準電位Ｖdrkrのレベルに応じて出力レ
ベルが変動する。これは、チップ毎にあるいは動作環境
が変動する毎に黒レベルが変動し、画質が変わることを
意味する。そこで、実施の形態３では、さらにこの出力
レベルの変動を補正する構成例が示されている。

【００７９】図３に示すように、この実施の形態３で
は、図２に示した読み出し出力回路２０４に代えて読み
出し出力回路３０４が設けられ、それに伴い、制御回路
２０５に代えて制御回路３０５が設けられている。読み
出し出力回路３０４では、減算器基準電源２６７が削除
され、それに伴い、デジタル演算回路２７０に代えてデ
ジタル演算回路３４１が設けられ、ＤＡＣ２７１に代え
たＤＡＣ３４１が設けられ、減算用差動アンプ２６１の
正入力端（＋）が抵抗素子２６５を介してＤＡＣ３４１
の出力端に接続されている。その他は、図２に示した構
成と同様である。

【００８０】制御回路３０５は、実施の形態２の動作に
加えて、デジタル演算回路３４１に対して、信号側アン
プ基準電位とリセット側アンプ基準電位の演算後に、減
算用アンプ基準電位を演算させる制御信号を出力するよ
うになっている。その結果、デジタル演算回路３４１で
は、ＡＤＣ１４９の出力から得られた暗時における各信
号側メモリ素子２４３に蓄積されたメモリ電位と、計算
で求めた信号側アンプ基準電位との差を検出し、その信
号側リセット基準電位を暗時の信号側メモリ素子２４３
のメモリ電位、あるいはその近傍電位に設定する演算が
行われる。

【００８１】また、デジタル演算回路３４１では、ＡＤ
Ｃ１４９の出力から得られた暗時における各リセット側
メモリ素子２５３に蓄積されたメモリ電位と、計算で求
めたリセット側アンプ基準電位との差を検出し、そのリ
セット側アンプ基準電位を暗時のリセット側メモリ素子
２５３のメモリ電位、あるいはその近傍電位に設定する
演算が行われる。その後、暗時における減算器２６０の
出力レベルと所定の基準レベルとの差を検出し、暗時に
おける減算器２６０の出力レベルを所定の基準レベルと
同じレベルあるいは近傍のレベルにする減算用アンプ基
準電位Ｖrefを演算することが行われる。

【００８２】その結果、制御回路３０５からの指示を受
けたＤＡＣ３４２から、信号側アンプ基準電位Ｖdrksが
信号側読み出しアンプ２４４に供給され、リセット側ア
ンプ基準電位Ｖdrkrがリセット側読み出しアンプ２５４
に供給され、減算用アンプ基準電位Ｖrefが減算用差動
アンプ２６１に供給される。これによって、減算器２６
０の出力は、レベルの変動が抑制され、一定画質の画素
信号が得られる。

【００８３】以下に、減算器２６０の出力レベルを所定
の基準レベルＶref0にするための補正動作を説明する。
まず、暗時の出力レベルＶodを検出する。暗時の出力レ
ベルＶodは、次式（２５）で表される． Ｖod＝Ｖref−２Ｖdrkr＋２Ｖdrks ・・・（２５）

【００８４】次に、現在の減算用アンプ基準電位Ｖref
を検出する。式（２５）から、検出した現在の減算用ア
ンプ基準電位Ｖrefと暗時の出力レベルＶodの差を求め
ることで、２Ｖdrkr−２Ｖdrksが求まる。最後に、検出
した減算用アンプ基準電位Ｖrefを次式（２６）で表さ
れるレベルに更新する。

【００８５】 Ｖref＝Ｖref0−２Ｖdrkr＋２Ｖdrks ・・・（２６） その結果、減算器２６０の出力Ｖoは、次式（２７）で
示す値となる。 Ｖo＝Ｖref0＋（Ｖpd−Ｖrst） ・・・（２７） 式（２７）から、黒レベルが信号側アンプ基準電位Ｖdr
ksやリセット側アンプ基準電位Ｖdrkrの値に依存せず、
常に所定の基準レベルＶref0になることが理解できる。

【００８６】したがって、実施の形態３によれば、黒レ
ベルの列間ばらつきを低減するためにアンプ基準電位を
調整しても回路全体の黒レベルは変動しないようにする
ことができる。

【００８７】

【発明の効果】以上説明したように、この発明によれ
ば、２次元状に配列され光電変換機能を有する画素回路
と、各列の画素回路の出力が共通に接続される第一読み
出し線に第一スイッチを介して接続されるメモリ素子
と、各列のメモリ素子毎に設けられ、対応するメモリ素
子に蓄積された電気信号を共通の第二読み出し線に送出
する第二スイッチと、正負２つの入力端子と出力端子を
有し、負の入力端子には第二読み出し線が接続され、正
の入力端子にはアンプ基準電位が印加され、負の入力端
子と出力端子の間には容量素子と第三スイッチが並列に
接続されている差動アンプと、差動アンプの出力をデジ
タル信号に変換するアナログデジタルコンバータと、ア
ナログデジタルコンバータの出力を受けるデジタル演算
回路と、デジタル演算回路の出力値に応じたアンプ基準
電位を差動アンプに供給するデジタルアナログコンバー
タと、全体の動作タイミングを制御する制御回路とを備
えた構成において、制御回路は、第一スイッチをオンさ
せて画素回路の出力電気信号をメモリ素子に電圧値とし
て一時保持させる。次いで、第二スイッチをオフさせた
状態で第三スイッチをオンさせ、差動アンプの出力電位
と第二読み出し線の電位とをアンプ基準電位に設定す
る。その結果、その後、第三スイッチをオフさせ、第二
スイッチをオンさせると、メモリ素子の電位はアンプ基
準電位になる。この状態で、メモリ素子に記憶された信
号が差動アンプの出力に読み出される。メモリ素子の出
力電荷は、アンプ基準電位と黒レベル時電位との差にメ
モリ素子容量を掛けた関係をもって変化する。このと
き、メモリ素子への電荷供給が差動アンプの容量素子を
介して行われるので、適切に設定されたアンプの基準電
位が差動アンプに供給されてなければ、黒レベル時にお
ける差動アンプの出力電位は、列毎のメモリ素子の容量
ばらつきによって列間でばらつく。そこで、制御回路
は、黒レベルの期間においてデジタル演算回路にアンプ
基準電位の演算を指示する。その結果、デジタル演算回
路にて、暗時におけるメモリ素子に蓄積されたメモリ電
位と差動アンプに与えるアンプ基準電位との差が検出さ
れ、アンプ基準電位を暗時のメモリ電位、あるいはその
近傍電位に演算設定することが行われる。このように、
黒レベルの期間において、アンプ基準電位を適切な値に
設定できるので、各列のメモリ素子に容量のばらつきが
存在しても、黒レベルでの列間の出力電位にばらつきが
発生せず、メモリ容量のばらつきによる列状の固定パタ
ーンノイズの発生を抑制することができ、低照度時での
撮像に好適な画像撮像回路が得られる。

【００８８】つぎの発明によれば、２次元状に配列され
光電変換機能を有する画素回路と、各列の画素回路の出
力が共通に接続される第一読み出し線にそれぞれ第一ス
イッチ第二スイッチを介して接続される第一メモリ素子
および第二メモリ素子と、各列の第一メモリ素子毎に設
けられ、対応するメモリ素子に蓄積された電気信号を共
通の第二読み出し線に送出する第三スイッチ、および各
列の第二メモリ素子毎に設けられ、対応するメモリ素子
に蓄積された電気信号を共通の第三読み出し線に送出す
る第四スイッチと、正負２つの入力端子と出力端子を有
し、負の入力端子には第二読み出し線が接続され、正の
入力端子には第一アンプ基準電位が印加され、負の入力
端子と出力端子の間には容量素子と第五スイッチが並列
に接続されている第一差動アンプ、および正負２つの入
力端子と出力端子を有し、負の入力端子には第三読み出
し線が接続され、正の入力端子には第二アンプ基準電位
が印加され、負の入力端子と出力端子の間には容量素子
と第六スイッチが並列に接続されている第二差動アンプ
と、出力オフセットレベルとして第三アンプ基準電位が
供給され、前記第一差動アンプの出力と第二差動アンプ
の出力の差を出力する減算器と、第三アンプ基準電位を
発生する減算器基準電源と、減算器の出力をデジタル信
号に変換するアナログデジタルコンバータと、アナログ
デジタルコンバータの出力を受けるデジタル演算回路
と、デジタル演算回路の出力値に応じた第一アンプ基準
電位および第二アンプ基準電位を第一差動アンプおよび
第二差動アンプに供給するデジタルアナログコンバータ
と、全体の動作タイミングを制御する制御回路とを備え
た構成において、制御回路は、第一スイッチをオンさせ
て光照射時における画素回路の第一出力電気信号を第一
メモリ素子に電圧値として一時保持させる。また、第二
スイッチをオンさせて、光照射なしの状態での第一出力
電気信号のレベルを表す第二出力電気信号を出力させ、
第二メモリ素子に電圧値として一時保持させる。次い
で、制御回路は、第三スイッチをオフさせた状態で第五
スイッチをオンさせ、第一差動アンプの出力電位と第二
読み出し線の電位とを第一アンプ基準電位に設定する。
その結果、その後、第五スイッチをオフさせ、第三スイ
ッチをオンさせると、第一メモリ素子の電位は第一アン
プ基準電位になる。この状態で、第一メモリ素子に記憶
された信号が第一差動アンプの出力に読み出される。同
時に、制御回路は、第四スイッチをオフさせた状態で第
六スイッチをオンさせ、第二差動アンプの出力電位と第
三読み出し線の電位とを第二アンプ基準電位に設定す
る。その結果、その後、第六スイッチをオフさせ、第四
スイッチをオンさせると、第二メモリ素子の電位は第二
アンプ基準電位になる。この状態で、第二メモリ素子に
記憶された信号が第二差動アンプの出力に読み出され
る。このとき、制御回路は、黒レベルの期間においてデ
ジタル演算回路に第一アンプ基準電位と第二アンプ基準
電位の演算を指示する。その結果、デジタル演算回路に
て、暗時におけるアナログデジタルコンバータの出力か
ら得られる第一メモリ素子に蓄積されたメモリ電位と第
一差動アンプに与える第一アンプ基準電位との差が検出
され、第一アンプ基準電位を暗時における第一メモリ素
子のメモリ電位、あるいはその近傍電位に演算設定する
こと、ならびに暗時におけるアナログデジタルコンバー
タの出力から得られる第二メモリ素子に蓄積されたメモ
リ電位と第二差動アンプに与える第二アンプ基準電位と
の差が検出され、第二アンプ基準電位を暗時における第
二メモリ素子のメモリ電位、あるいはその近傍電位に演
算設定することが行われる。したがって、第一差動アン
プの出力と第二差動アンプの出力とには、メモリ容量の
ばらつきが補正された信号が得られる。ここで、第一差
動アンプの出力と第二差動アンプの出力は、それぞれ、
アンプ基準電位と黒レベル時の電位の差になるが、黒レ
ベル時の電位には光電変換素子の変換電荷を取り出す能
動素子のしきい値電圧が含まれている。このしきい値電
圧にもばらつきがある。そこで、第一差動アンプの出力
と第二差動アンプの出力の差を求める減算器では、減算
器電源からの第三アンプ基準電位を用いて出力のオフセ
ット操作が行われ、メモリ容量のばらつきに依存せず、
かつ能動素子のしきい値電圧に依存しない出力が得られ
る。したがって、固定パターンノイズの一層の低減が行
えるようになる。

【００８９】つぎの発明によれば、２次元状に配列され
光電変換機能を有する画素回路と、各列の画素回路の出
力が共通に接続される第一読み出し線にそれぞれ第一ス
イッチ第二スイッチを介して接続される第一メモリ素子
および第二メモリ素子と、各列の第一メモリ素子毎に設
けられ、対応するメモリ素子に蓄積された電気信号を共
通の第二読み出し線に送出する第三スイッチ、および各
列の第二メモリ素子毎に設けられ、対応するメモリ素子
に蓄積された電気信号を共通の第三読み出し線に送出す
る第四スイッチと、正負２つの入力端子と出力端子を有
し、負の入力端子には第二読み出し線が接続され、正の
入力端子には第一アンプ基準電位が印加され、負の入力
端子と出力端子の間には容量素子と第五スイッチが並列
に接続されている第一差動アンプ、および正負２つの入
力端子と出力端子を有し、負の入力端子には第三読み出
し線が接続され、正の入力端子には第二アンプ基準電位
が印加され、負の入力端子と出力端子の間には容量素子
と第六スイッチが並列に接続されている第二差動アンプ
と、出力オフセットレベルとして第三アンプ基準電位が
供給され、前記第一差動アンプの出力と第二差動アンプ
の出力の差を出力する減算器と、減算器の出力をデジタ
ル信号に変換するアナログデジタルコンバータと、アナ
ログデジタルコンバータの出力を受けるデジタル演算回
路と、デジタル演算回路の出力値に応じた第一アンプ基
準電位、第二アンプ基準電位および第三アンプ基準電位
を第一差動アンプ、第二差動アンプおよび減算器に供給
するデジタルアナログコンバータと、全体の動作タイミ
ングを制御する制御回路とを備えた構成において、制御
回路は、第一スイッチをオンさせて光照射時における画
素回路の第一出力電気信号を第一メモリ素子に電圧値と
して一時保持させる。また、第二スイッチをオンさせて
光照射なしの状態での第一出力電気信号のレベルを表す
第二出力電気信号を出力させ、第二メモリ素子に電圧値
として一時保持させる。次いで、制御回路は、第三スイ
ッチをオフさせた状態で第五スイッチをオンさせ、第一
差動アンプの出力電位と第二読み出し線の電位とを第一
アンプ基準電位に設定する。その結果、その後、第五ス
イッチをオフさせ、第三スイッチをオンさせると、第一
メモリ素子の電位は第一アンプ基準電位になる。この状
態で、第一メモリ素子に記憶された信号が第一差動アン
プの出力に読み出される。同時に、制御回路は、第四ス
イッチをオフさせた状態で第六スイッチをオンさせ、第
二差動アンプの出力電位と第三読み出し線の電位とを第
二アンプ基準電位に設定する。その結果、その後、第六
スイッチをオフさせ、第四スイッチをオンさせると、第
二メモリ素子の電位は第二アンプ基準電位になる。この
状態で、第二メモリ素子に記憶された信号が第二差動ア
ンプの出力に読み出される。このとき、制御回路は、黒
レベルの期間においてデジタル演算回路に第一アンプ基
準電位と第二アンプ基準電位と第三アンプ基準電位の演
算を指示する。その結果、デジタル演算回路にて、暗時
におけるアナログデジタルコンバータの出力から得られ
る第一メモリ素子に蓄積されたメモリ電位と第一差動ア
ンプに与える第一アンプ基準電位との差が検出され、第
一アンプ基準電位を暗時における第一メモリ素子のメモ
リ電位、あるいはその近傍電位に演算設定すること、な
らびに暗時におけるアナログデジタルコンバータの出力
から得られる第二メモリ素子に蓄積されたメモリ電位と
第二差動アンプに与える第二アンプ基準電位との差が検
出され、第二アンプ基準電位を暗時における第二メモリ
素子のメモリ電位、あるいはその近傍電位に演算設定す
ることが行われる。したがって、第一差動アンプの出力
と第二差動アンプの出力とには、メモリ容量のばらつき
が補正された信号が得られる。ここで、自動的に設定さ
れた第一アンプ基準電位と第二アンプ基準電位に変動が
あると、それに応じて減算器の出力レベルが変動する。
つまり、チップ毎にあるいは動作環境が変動する毎に黒
レベルが変動し、画質が変化する事態を招来する。そこ
で、デジタル演算回路にて、第一アンプ基準電位と第二
アンプ基準電位の設定後に暗時の減算器出力レベルと所
定の基準レベルとの差が検出され，暗時の減算器出力レ
ベルが所定の基準レベルと同じあるいは近傍のレベルに
なるように第三アンプ基準電位を設定することが行われ
る。その結果、減算器の出力には、メモリ容量のばらつ
きや光電変換素子の変換電荷を取り出す能動素子のしき
い値電圧に依存せず、かつ黒レベルが第一アンプ基準電
位と第二アンプ基準電位の値に依存せず、常に所定の基
準レベルとなる信号が得られる。したがって、黒レベル
の列間ばらつきを低減するためにアンプ基準電位を調整
しても回路全体の黒レベルは変動しないようにすること
ができる。

【図面の簡単な説明】

【図１】 この発明の実施の形態１である画像撮像回路
の構成を示す図である。

【図２】 この発明の実施の形態２である画像撮像回路
の構成を示す図である。

【図３】 この発明の実施の形態３である画像撮像回路
の構成を示す図である。

【図４】 従来の画像撮像回路の構成を示す図である。

【符号の説明】

１０１ 画素、１０１ａ 遮光画素、１０２ 垂直走査
回路、１０３ 水平走査回路、１０４，２０４，３０４
読み出し出力回路、１０５，２０５，３０５制御回
路、１１１ フォトダイオード（ＰＤ）、１１２ ＭＯ
Ｓトランジスタ（リセットＴｒ）、１１３ ＭＯＳトラ
ンジスタ（駆動Ｔｒ）、１１４ ＭＯＳトランジスタ
（選択Ｔｒ）、１１５ リセット電源、１１６ 動作電
源、１２１行選択線、１４１ 行読み出し線、１４２
ＭＯＳトランジスタ（行読み出し線リセットＴｒ）、１
４３ ＭＯＳトランジスタ（メモリ書込Ｔｒ）、１４４
ＭＯＳトランジスタ（メモリ読み出しＴｒ）、１４５
メモリ素子、１４６ 読み出しアンプ、１４７，２４
５，２５５ 容量素子、１４８，２４６，２５６ＭＯＳ
トランジスタ（短絡Ｔｒ）、１４９ アナログデジタル
コンバータ（ＡＤＣ）、１５０，２７０，３４１ デジ
タル演算回路、１５１，２７１，３４２デジタルアナロ
グコンバータ（ＤＡＣ）、１５２ 列読み出し線、２４
１ ＭＯＳトランジスタ（信号側メモリ書込Ｔｒ）、２
４２ ＭＯＳトランジスタ（信号側メモリ読み出しＴ
ｒ）、２４３ 信号側メモリ素子、２４４ 信号側読み
出しアンプ、２４７ 信号側列読み出し線、２５１ Ｍ
ＯＳトランジスタ（リセット側メモリ書込Ｔｒ）、２５
２ ＭＯＳトランジスタ（リセット側メモリ読み出しＴ
ｒ）、２５３ リセット側メモリ素子、２５４ リセッ
ト側読み出しアンプ、２５７ リセット側列読み出し
線、２６０ 減算器、２６１ 減算用差動アンプ、２６
２〜２６５ 抵抗素子、２６７ 減算器基準電源。

フロントページの続き (72)発明者 久保 洋士 東京都千代田区丸の内二丁目２番３号 三 菱電機株式会社内 Ｆターム(参考） 5C024 CX04 CX21 GX03 GY31 GY38 HX57

Claims (3)

【特許請求の範囲】
1. 【請求項１】 ２次元状に配列され光電変換機能を有す
   る画素回路と、 各列の前記画素回路の出力が共通に接続される第一読み
   出し線に第一スイッチを介して接続され、同一列の画素
   回路の出力電気信号が蓄積されるメモリ素子と、 各列の前記メモリ素子毎に設けられ、対応するメモリ素
   子に蓄積された電気信号を共通の第二読み出し線に送出
   する第二スイッチと、 正負２つの入力端子と出力端子を有し、負の入力端子に
   は前記第二読み出し線が接続され、正の入力端子にはア
   ンプ基準電位が印加され、負の入力端子と出力端子の間
   には容量素子と第三スイッチが並列に接続されている差
   動アンプと、 前記差動アンプの出力をデジタル信号に変換するアナロ
   グデジタルコンバータと、 制御信号を受けて、暗時における前記アナログデジタル
   コンバータの出力から得られる前記メモリ素子に蓄積さ
   れたメモリ電位と前記差動アンプに与えるアンプ基準電
   位との差を検出し、前記アンプ基準電位を暗時のメモリ
   電位、あるいはその近傍電位に演算設定するデジタル演
   算回路と、 前記デジタル演算回路の出力値に応じたアンプ基準電位
   を前記差動アンプに供給するデジタルアナログコンバー
   タと、 前記第一スイッチをオンさせて前記画素回路の出力電気
   信号を前記メモリ素子に電圧値として一時保持させるこ
   と、前記第二スイッチをオフさせた状態で前記第三スイ
   ッチをオンさせ、その後前記第三スイッチをオフさせ、
   前記第二スイッチをオンさせることによって、前記メモ
   リ素子に記憶された信号を前記差動アンプの出力に読み
   出させること、ならびに暗時に前記アンプ基準電位の演
   算を指示する前記制御信号を前記デジタル演算回路に出
   力することを行う制御回路と、 を備えたことを特徴とする画像撮像回路。
2. 【請求項２】 ２次元状に配列され光電変換機能を有す
   る画素回路と、 各列の前記画素回路の出力が共通に接続される第一読み
   出し線にそれぞれ第一スイッチ第二スイッチを介して接
   続され、同一列の画素回路の出力電気信号が蓄積される
   第一メモリ素子および第二メモリ素子と、 各列の前記第一メモリ素子毎に設けられ、対応するメモ
   リ素子に蓄積された電気信号を共通の第二読み出し線に
   送出する第三スイッチ、および各列の前記第二メモリ素
   子毎に設けられ、対応するメモリ素子に蓄積された電気
   信号を共通の第三読み出し線に送出する第四スイッチ
   と、 正負２つの入力端子と出力端子を有し、負の入力端子に
   は前記第二読み出し線が接続され、正の入力端子には第
   一アンプ基準電位が印加され、負の入力端子と出力端子
   の間には容量素子と第五スイッチが並列に接続されてい
   る第一差動アンプ、および正負２つの入力端子と出力端
   子を有し、負の入力端子には前記第三読み出し線が接続
   され、正の入力端子には第二アンプ基準電位が印加さ
   れ、負の入力端子と出力端子の間には容量素子と第六ス
   イッチが並列に接続されている第二差動アンプと、 出力オフセットレベルとして第三アンプ基準電位が供給
   され、前記第一差動アンプの出力と第二差動アンプの出
   力の差を出力する減算器と、 前記第三アンプ基準電位を発生する減算器基準電源と、 前記減算器の出力をデジタル信号に変換するアナログデ
   ジタルコンバータと、 制御信号を受けて、暗時における前記アナログデジタル
   コンバータの出力から得られる前記第一メモリ素子に蓄
   積されたメモリ電位と前記第一差動アンプに与える第一
   アンプ基準電位との差を検出し、前記第一アンプ基準電
   位を暗時における前記第一メモリ素子のメモリ電位、あ
   るいはその近傍電位に演算設定すること、ならびに暗時
   における前記アナログデジタルコンバータの出力から得
   られる前記第二メモリ素子に蓄積されたメモリ電位と前
   記第二差動アンプに与える第二アンプ基準電位との差を
   検出し、前記第二アンプ基準電位を暗時における前記第
   二メモリ素子のメモリ電位、あるいはその近傍電位に演
   算設定することを行うデジタル演算回路と、 前記デジタル演算回路の出力値に応じた前記第一アンプ
   基準電位および前記第二アンプ基準電位を前記第一差動
   アンプおよび前記第二差動アンプに供給するデジタルア
   ナログコンバータと、 前記第一スイッチをオンさせて光照射時における前記画
   素回路の第一出力電気信号を前記第一メモリ素子に電圧
   値として一時保持させること、前記第二スイッチをオン
   させて、光照射なしの状態での前記第一出力電気信号の
   レベルを表す第二出力電気信号を出力させ、前記第二メ
   モリ素子に電圧値として一時保持させること、前記第三
   スイッチをオフさせた状態で前記第五スイッチをオンさ
   せ、その後前記第五スイッチをオフさせ、前記第三スイ
   ッチをオンさせることによって、前記第一メモリ素子に
   記憶された信号を前記第一差動アンプの出力に読み出さ
   せること、前記第四スイッチをオフさせた状態で前記第
   六スイッチをオンさせ、その後前記第六スイッチをオフ
   させ、前記第四スイッチをオンさせることによって、前
   記第二メモリ素子に記憶された信号を前記第二差動アン
   プの出力に読み出させること、ならびに暗時に前記第一
   アンプ基準電位と前記第二アンプ基準電位の演算を指示
   する前記制御信号を前記デジタル演算回路に出力するこ
   とを行う制御回路と、 を備えたことを特徴とする画像撮像回路。
3. 【請求項３】 ２次元状に配列され光電変換機能を有す
   る画素回路と、 各列の前記画素回路の出力が共通に接続される第一読み
   出し線にそれぞれ第一スイッチ第二スイッチを介して接
   続され、同一列の画素回路の出力電気信号が蓄積される
   第一メモリ素子および第二メモリ素子と、 各列の前記第一メモリ素子毎に設けられ、対応するメモ
   リ素子に蓄積された電気信号を共通の第二読み出し線に
   送出する第三スイッチ、および各列の前記第二メモリ素
   子毎に設けられ、対応するメモリ素子に蓄積された電気
   信号を共通の第三読み出し線に送出する第四スイッチ
   と、 正負２つの入力端子と出力端子を有し、負の入力端子に
   は前記第二読み出し線が接続され、正の入力端子には第
   一アンプ基準電位が印加され、負の入力端子と出力端子
   の間には容量素子と第五スイッチが並列に接続されてい
   る第一差動アンプ、および正負２つの入力端子と出力端
   子を有し、負の入力端子には前記第三読み出し線が接続
   され、正の入力端子には第二アンプ基準電位が印加さ
   れ、負の入力端子と出力端子の間には容量素子と第六ス
   イッチが並列に接続されている第二差動アンプと、 出力オフセットレベルとして第三アンプ基準電位が供給
   され、前記第一差動アンプの出力と第二差動アンプの出
   力の差を出力する減算器と、 前記減算器の出力をデジタル信号に変換するアナログデ
   ジタルコンバータと、 制御信号を受けて、暗時における前記アナログデジタル
   コンバータの出力から得られる前記第一メモリ素子に蓄
   積されたメモリ電位と前記第一差動アンプに与える第一
   アンプ基準電位との差を検出し、前記第一アンプ基準電
   位を暗時における前記第一メモリ素子のメモリ電位、あ
   るいはその近傍電位に演算設定すること、暗時における
   前記アナログデジタルコンバータの出力から得られる前
   記第二メモリ素子に蓄積されたメモリ電位と前記第二差
   動アンプに与える第二アンプ基準電位との差を検出し、
   前記第二アンプ基準電位を暗時における前記第二メモリ
   素子のメモリ電位、あるいはその近傍電位に演算設定す
   ること、ならびに前記第一アンプ基準電位と前記第二ア
   ンプ基準電位の設定後に暗時の前記減算器出力レベルと
   所定の基準レベルとの差を検出し、暗時の減算器出力レ
   ベルが所定の基準レベルと同じあるいは近傍のレベルに
   なるように前記第三アンプ基準電位を設定することを行
   うデジタル演算回路と、 前記デジタル演算回路の出力値に応じた前記第一アンプ
   基準電位、前記第二アンプ基準電位および前記第三アン
   プ基準電位を前記第一差動アンプ、前記第二差動アンプ
   および前記減算器に供給するデジタルアナログコンバー
   タと、 前記第一スイッチをオンさせて光照射時における前記画
   素回路の第一出力電気信号を前記第一メモリ素子に電圧
   値として一時保持させること、前記第二スイッチをオン
   させて、光照射なしの状態での前記第一出力電気信号の
   レベルを表す第二出力電気信号を出力させ、前記第二メ
   モリ素子に電圧値として一時保持させること、前記第三
   スイッチをオフさせた状態で前記第五スイッチをオンさ
   せ、その後前記第五スイッチをオフさせ、前記第三スイ
   ッチをオンさせることによって、前記第一メモリ素子に
   記憶された信号を前記第一差動アンプの出力に読み出さ
   せること、前記第四スイッチをオフさせた状態で前記第
   六スイッチをオンさせ、その後前記第六スイッチをオフ
   させ、前記第四スイッチをオンさせることによって、前
   記第二メモリ素子に記憶された信号を前記第二差動アン
   プの出力に読み出させること、ならびに暗時に前記第一
   アンプ基準電位と前記第二アンプ基準電位と前記第三ア
   ンプ基準電位の演算を指示する前記制御信号を前記デジ
   タル演算回路に出力することを行う制御回路と、 を備えたことを特徴とする画像撮像回路。