JP5225776B2 - イメージセンサのフロントエンド回路およびそれを用いた試験装置 - Google Patents

Description

本発明は、イメージセンサからの信号を処理する技術に関し、特に黒レベルを補正する技術に関する。

イメージセンサとして広く普及するＣＣＤは、光電素子によって生じた電荷を転送し、出力するため、その出力電圧の正確なＤＣ（直流）レベルが定まらない。そこでフロントエンド回路のＣＤＳ（相関２重サンプリング）回路によって、電荷がチャージされたときの出力電圧と、電荷がチャージされていないとき（リセット時）の出力電圧を比較し、その差分を、光の強度に応じた電荷量として読み出す。ＣＤＳ回路によって読み出された信号は、後段の可変増幅器において増幅され、Ａ／Ｄコンバータへと出力される。

ＣＣＤと、ＣＣＤから出力される電荷量を読み出すフロントエンド回路は、キャパシタを介してカップリングされる。このキャパシタの時定数によって、光の強度が０のレベル（つまり黒のレベル）が時間と共に変化する場合がある。黒レベルの変動を抑制するために、オプティカルブラッククランプ回路（以下、ＯＢクランプ回路という）が利用される。ＣＣＤには、有効領域（Effective領域）の外周に設けられたオプティカルブラック領域（以下、ＯＢ領域という）が設けられる。ＯＢクランプ回路は、ＯＢ領域の出力電圧を読み出し、その値を所定の電圧にクランプする（特許文献１参照）。
特開２００６−１５７３３５号公報

特許文献１では、アナログ信号処理によってＯＢクランプを実現していたが、近年、フロントエンド回路のデジタル化が進んでおり、従来のＯＢクランプ回路の適用が困難となっている。

本発明はかかる状況に鑑みてなされたものであり、その目的は、デジタル信号処理によって黒レベルの補正が可能なフロントエンド回路の提供にある。

本発明のある態様は、イメージセンサから光量に応じた入力電圧を受け、デジタルの出力データに変換するフロントエンド回路に関する。このフロントエンド回路は、ＣＣＤからの入力電圧に補正電圧を合成するアナログ演算器と、アナログ演算器の出力電圧を増幅するアンプと、アンプの出力電圧をデジタルの出力データに変換するＡ／Ｄコンバータと、Ａ／Ｄコンバータからの出力データに応じて、デジタルの補正データを生成する補正データ生成部と、補正データ生成部からの補正データをアナログ電圧に変換し、補正電圧としてアナログ演算器に出力するＤ／Ａコンバータと、を備える。

この態様によると、デジタル信号処理によってＯＢクランプ処理に必要なデータを生成できる。

補正データ生成部は、ＣＣＤのオプティカルブラック領域のデータが読み出されるキャリブレーション期間において、以下の処理を順に実行してもよい。
１． Ｄ／Ａコンバータに所定の初期値をロードする。
２． Ａ／Ｄコンバータからの出力データを取得する。
３． 初期値と出力データの差分データに、黒レベルの目標値である所定のオフセット値を加算して補正データを生成する。
４． 補正データをＤ／Ａコンバータにロードする。

初期値は、オフセット値と等しくてもよい。

補正データ生成部は、複数回にわたってＡ／Ｄコンバータからの出力データを取得し、複数の出力データに統計的な処理を施して得られたデータと、初期値との差分データを算出してもよい。

補正データ生成部は、所定のオフセット値を保持する第１メモリと、Ａ／Ｄコンバータからの出力データを保持する第２メモリと、オフセット値と第２メモリに格納された出力データの差分データに、オフセット値を加算することにより、補正データを生成するデジタル演算器と、を含んでもよい。

ＣＣＤのオプティカルブラック領域のデータが読み出されるキャリブレーション期間において、デジタル演算器は、オフセット値をＤ／Ａコンバータにロードし、その状態で得られた出力データに対して演算を施し、その結果得られた補正データをＤ／Ａコンバータにロードしてもよい。

補正データ生成部は、ＣＣＤのオプティカルブラック領域のデータが読み出されるキャリブレーション期間において、以下の処理を順に実行してもよい。
１． Ａ／Ｄコンバータからの出力データを取得する。
２． 黒レベルの目標値である所定のオフセット値と出力データとの差分データを算出する。
３． 差分データと第１データを加算し、第２データを生成するとともに、第２データを次回の第１データに設定する。
４． 第２データとオフセット値を加算して補正データを生成する。
５． 補正データをＤ／Ａコンバータにロードする。

補正データ生成部は、複数回にわたってＡ／Ｄコンバータからの出力データを取得し、複数の出力データに統計的な処理を施して得られたデータと、オフセット値との差分データを算出してもよい。

補正データ生成部は、所定のオフセット値を保持する第１メモリと、Ａ／Ｄコンバータからの出力データを保持する第２メモリと、オフセット値と第２メモリに格納された出力データの差分データを生成する第１演算器と、第１演算器の出力と、自身の前回の出力を加算する第２演算器と、第２演算器の出力とオフセット値を加算する第３演算器と、を含んでもよい。

本発明の別の態様は、試験装置である。この試験装置は、ＣＣＤからの出力信号を受ける上述のいずれかの態様のフロントエンド回路と、フロントエンド回路の出力データを処理する処理部と、を備える。

なお、以上の構成要素の任意の組み合わせや、本発明の構成要素や表現を、方法、装置、システムなどの間で相互に置換したものもまた、本発明の態様として有効である。

本発明のある態様によれば、黒レベルを適切に補正できる。

以下、本発明を好適な実施の形態をもとに図面を参照しながら説明する。各図面に示される同一または同等の構成要素、部材、処理には、同一の符号を付するものとし、適宜重複した説明は省略する。また、実施の形態は、発明を限定するものではなく例示であって、実施の形態に記述されるすべての特徴やその組み合わせは、必ずしも発明の本質的なものであるとは限らない。

本明細書において、「部材Ａが部材Ｂに接続された状態」とは、部材Ａと部材Ｂが物理的に直接的に接続される場合のほか、部材Ａと部材Ｂが、電気的な接続状態に影響を及ぼさない他の部材を介して間接的に接続される場合も含む。同様に、「部材Ｃが、部材Ａと部材Ｂの間に設けられた状態」とは、部材Ａと部材Ｃ、あるいは部材Ｂと部材Ｃが直接的に接続される場合のほか、電気的な接続状態に影響を及ぼさない他の部材を介して間接的に接続される場合も含む。

図１は、実施の形態に係るフロントエンド回路２を備える試験装置１００の構成を示すブロック図である。

試験装置１００は、フロントエンド回路２、信号処理部４、プローブカード１１４を備える。プローブカード１１４には、被試験デバイスとしてＣＣＤ１２０が装着される。ＣＣＤ１２０から読み出される信号は、カップリングキャパシタＣ１、バッファＢＵＦ、出力抵抗Ｒｏおよびケーブル６を介してフロントエンド回路２へと入力される。

フロントエンド回路２の入力端子Ｐ１には、ＣＣＤ１２０から光量に応じた入力電圧Ｖｉｎが入力される。フロントエンド回路２は入力電圧Ｖｉｎをデジタルの出力データＤｏｕｔに変換し、後段の信号処理部４へと出力する。このフロントエンド回路２は、従来のＣＤＳ回路とＯＢクランプ回路の機能を備えている。

フロントエンド回路２は、アナログ演算器１０、アンプ１２、Ａ／Ｄコンバータ１４、補正データ生成部１６、Ｄ／Ａコンバータ２２を備える。

アナログ演算器１０は、ＣＣＤ１２０からの入力電圧Ｖｉｎに補正電圧Ｖｃｌｍｐを合成する。合成とは、アナログ的な加算もしくは減算を意味する。図１の回路ではアナログ演算器１０は加算処理を行う。

アンプ１２は、アナログ演算器１０の出力電圧Ｖ２を増幅する。アンプ１２はたとえば可変増幅器であり、その利得は、電圧Ｖ２のレベルがＡ／Ｄコンバータ１４の入力電圧範囲に合致するように調節される。

Ａ／Ｄコンバータ１４は、アンプ１２の出力電圧Ｖ３をデジタルの出力データＤｏｕｔに変換する。補正データ生成部１６は、Ａ／Ｄコンバータ１４からの出力データＤｏｕｔに応じて、デジタルの補正データＤｃｌｍｐを生成する、補正データ生成部１６は、出力データＤｏｕｔを保持するデータメモリ２０と、メモリに保持された出力データＤｏｕｔに対して、所定の演算を施すデジタル演算器１８とで構成される。

Ｄ／Ａコンバータ２２は、補正データ生成部１６からの補正データＤｃｌｍｐをアナログの補正電圧Ｖｃｌｍｐに変換し、アナログ演算器１０に出力する。

以上がフロントエンド回路２の構成である。続いてその動作を説明する。補正データ生成部１６は、ＣＣＤのＯＢ領域のデータが読み出されるキャリブレーション期間において、以下のＯＢクランプ処理を実行する。
１． Ｄ／Ａコンバータ２２に所定の初期値ＩＮＩＴをロードする。
２． この状態で、Ａ／Ｄコンバータ１４からの出力データＤｏｕｔを取得する。
３． 初期値ＩＮＩＴと出力データＤｏｕｔの差分データ（ＩＮＩＴ−Ｄｏｕｔ）に、黒レベルの目標値である所定のオフセット値ＤＣ＿ＯＦＳを加算して補正データＤｃｌｍｐを生成する。つまり、
Ｄ１＝（ＩＮＩＴ−Ｄｏｕｔ）＋ＤＣ＿ＯＦＳ
が成り立つ。
４． 補正データＤｃｌｍｐをＤ／Ａコンバータ２２にロードする。

ある走査線（水平方向）のデータを読み出すのに先立ち、以上の処理１〜４を実行することにより、その走査線の黒レベルを目標値ＤＣ＿ＯＦＳと一致させることができる。なお、処理２を複数回にわたって繰り返し実行してもよい。そして処理３において、複数の出力データＤｏｕｔに統計的な処理、たとえば加算平均を施して得られたデータＤｏｕｔ’と、初期値ＩＮＩＴとの差分データを算出してもよい。平均値をとることにより、ＯＢクランプ処理の精度を高めることができる。

初期値ＩＮＩＴは０であってもよい。

図１の回路では、デジタル的にＣＤＳ処理を実行するため、上述のＯＢクランプ処理を行わなくても、黒レベルの変動の影響を受けないという利点を有するものであるが、このＯＢクランプ処理を行うことによりさらに、カップリングキャパシタＣ１による直流レベルの変動を除去することができるため、測定範囲を有効に使用することができるという効果を奏する。

以下、補正データ生成部１６の具体的な構成例を説明する。
図２は、補正データ生成部１６の具体的な構成を示す回路図である。図２の回路では、初期値ＩＮＩＴとオフセット値ＤＣ＿ＯＦＳは同じ値に設定される。

図２の補正データ生成部１６は、デジタル演算器１８、第１メモリ２１、データメモリ２０を備える。
第１メモリ２１は所定のオフセット値（初期値）ＤＣ＿ＯＦＳが格納される。データメモリ２０は、Ａ／Ｄコンバータ１４からの出力データＤｏｕｔを保持する。デジタル演算器１８は、第１メモリ２１に格納されたオフセット値ＤＣ＿ＯＦＳとデータメモリ（第２メモリ）２０に格納された出力データＤｏｕｔの差分データ（ＤＣ＿ＯＦＳ−Ｄｏｕｔ）に、オフセット値ＤＣ＿ＯＦＳを加算することにより、補正データＤｃｌｍｐを生成する。つまり、
Ｄ１＝２×ＤＣ＿ＯＦＳ−Ｄｏｕｔ …（１）
が成り立つ。

図２の補正データ生成部１６は、ＣＣＤ１２０のＯＢ領域のデータが読み出されるキャリブレーション期間において、以下のＯＢクランプ処理を実行する。

１． デジタル演算器１８は、第１メモリ２１からオフセット値ＤＣ＿ＯＦＳをＤ／Ａコンバータ２２にロードする。
２． デジタル演算器１８は、その状態で得られるデータメモリ２０に格納された出力データＤｏｕｔを利用して、式（１）にもとづいて補正データＤｃｌｍｐを算出する。
３． デジタル演算器１８は、処理３の結果得られた補正データＤｃｌｍｐをＤ／Ａコンバータ２２にロードする。

図３は、図２の補正データ生成部１６の動作状態を示すタイムチャートである。図３は、連続するｉ番目およびｉ＋１番目の走査線の動作を示す。最上段は、走査線の番号を、２段目はＣＣＤの領域を、３段目はＯＢクランプ処理の制御クロックＯＢＣを、４段目はＡ／Ｄコンバータ１４のタイミング信号を、５段目は補正データＤｃｌｍｐを、６段目の演算処理の内容を示す。さらに下段には、時刻ｔ１〜ｔ２の期間を時間軸方向に拡大した波形が示される。

時刻ｔ１に、制御クロックＯＢＣがハイレベルに遷移すると、キャリブレーション期間が開始される。制御クロックＯＢＣのポジティブエッジを契機として、デジタル演算器１８はオフセット値ＤＣ＿ＯＦＳをＤ／Ａコンバータ２２にロードする。

そして、Ａ／Ｄコンバータ１４のタイミング信号ＡＤＣで示されるタイミングで、入力電圧Ｖｉｎの値Ｃ１、Ｃ２、Ｃ３、…Ｃｘが順にデータメモリ２０に取り込まれる。デジタル演算器１８は、ｘ個（ｘは整数）のデータＣ１〜Ｃｘを平均し、データＣｎを生成する。デジタル演算器１８は、式（１）に従った演算処理を実行する。

時刻ｔ２にキャリブレーション期間が終了し、制御クロックＯＢＣがローレベルに遷移する。制御クロックＯＢＣのネガティブエッジを契機として、演算処理の結果得られたデータＤｃｌｍｐがＤ／Ａコンバータ２２にロードされ、Ｄ／Ａコンバータ２２からデータＤｃｌｍｐに応じた補正電圧Ｖｃｌｍｐが出力される。ネガティブエッジから、補正電圧Ｖｃｌｍｐの応答まではあるレイテンシτが存在する。

その後、ｎ＋１行目の走査線上の有効領域（Effective）の入力電圧Ｖｉｎに対しては、補正データＤｃｌｍｐ（＝２×ＤＣ＿ＯＦＳ−Ｃｎ）が使用される。
以上の処理によって黒レベルが、オフセット値ＤＣ＿ＯＦＳと合致するように調整され、カップリングキャパシタＣ１によるＤＣレベルの変動をキャンセルすることができる。

図４は、補正データ生成部の別の具体的な構成を示す回路図である。補正データ生成部１６ａは、ＣＣＤ１２０のｎライン目の走査線上のオプティカルブラック領域のデータが読み出されるキャリブレーション期間において、前の走査線（ｎ−１）の補正データを維持した状態で、出力データＤｏｕｔを取得し、出力データＤｏｕｔとオフセット値ＤＣ＿ＯＦＳとの差分データを累積加算する。

より具体的には補正データ生成部１６ａは以下の処理を順に実行する。
１． Ａ／Ｄコンバータ１４からの出力データＤｏｕｔを取得する。
２． 黒レベルの目標値である所定のオフセット値ＤＣ＿ＯＦＳと出力データＤｏｕｔとの差分データＤｘ３（＝ＤＣ＿ＯＦＳ−Ｄｏｕｔ）を算出する。
３． 差分データ（ＤＣ＿ＯＦＳ−Ｄｏｕｔ）と第１データＤｘ１を加算し、第２データＤｘ２を生成するとともに、第２データＤｘ２を次の走査線のキャリブレーション動作時における第１データＤｘ１に設定する。
４． 第２データＤｘ２とオフセット値ＤＣ＿ＯＦＳを加算して補正データＤｃｌｍｐを生成する。
５． 補正データＤｃｌｍｐをＤ／Ａコンバータ２２にロードする。

処理１において、補正データ生成部１６ａは、複数回にわたって出力データＤｏｕｔを取得し、複数の出力データＤｏｕｔに統計的な処理（たとえば平均）を施してもよい。そして処理２において、統計処理によって得られたデータＤｏｕｔ’と、オフセット値ＤＣ＿ＯＦＳとの差分データを算出してもよい。

補正データ生成部１６ａはハードウェア的には、以下のように構成される。補正データ生成部１６ａは、データメモリ２０、第１メモリ２１、第１演算器３０、第２演算器３２、遅延素子３４、第３演算器３６を備える。

第１メモリ２１は、所定のオフセット値ＤＣ＿ＯＦＳを保持する。データメモリ（第２メモリ）２０は、Ａ／Ｄコンバータ１４からの出力データＤｏｕｔを保持する。第１演算器３０は、第１メモリ２１に格納されたオフセット値ＤＣ＿ＯＦＳとデータメモリ２０に格納された出力データＤｏｕｔの差分データＤｘ３（＝ＤＣ＿ＯＦＳ−Ｄｏｕｔ）を生成する。第２演算器３２は、第１演算器３０からの差分データＤｘ３と、自身の前回の出力Ｄｘ２を加算する。遅延素子３４は、第２演算器３２の出力Ｄｘ２を走査線１ラインごとに遅延させ、第２演算器３２の入力に戻している。

第３演算器３６は、第２演算器３２の出力Ｄｘ２とオフセット値ＤＣ＿ＯＦＳを加算する。第３演算器３６から目的とする補正データＤｃｌｍｐが出力され、これがＤ／Ａコンバータ２２にロードされる。

補正データ生成部１６ａによって補正データＤｃｌｍｐが生成される理由は以下の数式により説明される。まず各変数を以下のように定義する。
ｎ： 走査線のライン番号（自然数）
Ａ_ｎ： ＯＢ測定時の入力電圧Ｖｉｎ
Ｃ_ｎ： キャリブレーション中の出力データＤｏｕｔ
Ｃ_ｎ’： キャリブレーション完了後の出力データＤｏｕｔ
Ｄ_ｎ−１： キャリブレーション中のＤ／Ａコンバータ２２の出力Ｄｃｌｍｐ
Ｄ_ｎ： キャリブレーション中のＤ／Ａコンバータ２２の出力Ｄｃｌｍｐ
Ｂ_ｎ： オフセット値ＤＣ＿ＯＦＳとキャリブレーション中の出力データＤｏｕｔの差分データＤｘ３

変数Ｄ_ｎ、Ｂ_ｎに、ある初期値が与えられる。以下、初期条件はＤ_０＝Ｄ、Ｂ_０＝０Ｖである。

キャリブレーション完了後において、
Ｃ_ｎ’＝Ａ_ｎ＋Ｄ_ｎ …（２）
が成り立つ。

補正データを取得するためのキャリブレーション中、アナログ演算器１０において以下の関係が成り立つ。
Ｃ_ｎ＝Ａ_ｎ＋Ｄ_ｎ−１ …（３）
また、第１演算器３０において以下の関係が成り立つ。
Ｂ_ｎ＝Ｄ−Ｃ_ｎ …（４）
さらに、第２演算器３２において以下の関係が成り立つ。
Ｄ_ｎ＝Ｄ＋ΣＢ_ｎ＝Ｄ_ｎ−１＋Ｂ_ｎ …（５）

式（３）を変形して、
Ｄ_ｎ−１＝Ｃ_ｎ−Ａ_ｎ …（３’）
を得る。

式（２）に式（３’）、（４）、（５）を代入すると、
Ｃ_ｎ’＝Ａ_ｎ＋（Ｄ_ｎ−１＋Ｂ_ｎ）
＝Ａ_ｎ＋（Ｃ_ｎ−Ａ_ｎ＋Ｄ−Ｃ_ｎ）
＝Ｄ
を得る。つまりＯＢ領域の測定値は、入力電圧Ａ_ｎに依存することなく、予め設定したオフセット値ＤＣ＿ＯＦＳ（＝Ｄ）と一致することが保証される。

図４の補正データ生成部１６ａによれば、図２の補正データ生成部１６に比べて以下の利点を有する。図２の補正データ生成部１６は、１走査線ごとのキャリブレーション中に２回、Ｄ／Ａコンバータ２２の値を設定する必要がある。ＤＡＣに対するデータのロードは、短くないある有限の時間を有するところ、キャリブレーションはＯＢ領域内で完了しなければならないため、ＣＣＤの動作周波数が高くなると、２回のＤＡＣ設定が困難となる場合がある。この場合、図４の補正データ生成部１６ａによれば、ＤＡＣ設定が１度で済むため、ＯＢ領域内でキャリブレーションを完了することができる。

また、ＯＢ領域が十分に長い場合であっても、図２に示される単一の制御クロックＯＢＣを利用して、２回のＤＡＣ設定の最適なタイミングを設定するのは困難であるが、図４の補正データ生成部１６ａによればこの問題が解消される。

実施の形態では、フロントエンド回路２を試験装置１００に使用する場合を説明したが、フロントエンド回路２の用途はそれに限定されない。たとえば本発明は、デジタルスチルカメラ、撮像機能付きの携帯電話、デジタルビデオカメラなどの電子機器に搭載されるイメージセンサからのデータ処理にも利用することができる。

実施の形態にもとづき本発明を説明したが、実施の形態は、本発明の原理、応用を示しているにすぎず、実施の形態には、請求の範囲に規定された本発明の思想を逸脱しない範囲において、多くの変形例や配置の変更が可能である。

実施の形態に係るフロントエンド回路を備える試験装置の構成を示すブロック図である。 補正データ生成部の具体的な構成を示す回路図である。 図２の補正データ生成部の動作状態を示すタイムチャートである。 補正データ生成部の別の具体的な構成を示す回路図である。

符号の説明

２…フロントエンド回路、４…信号処理部、１０…アナログ演算器、１２…アンプ、１４…Ａ／Ｄコンバータ、１６…補正データ生成部、１８…デジタル演算器、２０…データメモリ、２１…第１メモリ、２２…Ｄ／Ａコンバータ、３０…第１演算器、３２…第２演算器、３４…遅延素子、３６…第３演算器、１００…試験装置、１１４…プローブカード、１２０…ＣＣＤ、Ｃ１…カップリングキャパシタ、ＢＵＦ…バッファ、Ｒｏ…出力抵抗、１１２…伝送線路、Ｖｉｎ…入力電圧、Ｖｃｌｍｐ…補正電圧、Ｄｃｌｍｐ…補正データ、Ｖ２…補正後データ、Ｖ３…補正後データ、Ｄｏｕｔ…出力データ。

Claims (5)

1. イメージセンサから光量に応じた入力電圧を受け、デジタルの出力データに変換するフロントエンド回路であって、
   前記イメージセンサからの前記入力電圧に補正電圧を合成するアナログ演算器と、
   前記アナログ演算器の出力電圧を増幅するアンプと、
   前記アンプの出力電圧をデジタルの出力データに変換するＡ／Ｄコンバータと、
   前記Ａ／Ｄコンバータからの前記出力データに応じて、デジタルの補正データを生成する補正データ生成部と、
   前記補正データ生成部からの前記補正データをアナログ電圧に変換し、前記補正電圧として前記アナログ演算器に出力するＤ／Ａコンバータと、
   を備え、
   前記補正データ生成部は、
   前記イメージセンサのオプティカルブラック領域のデータが読み出されるキャリブレーション期間において、
   前記Ａ／Ｄコンバータからの前記出力データを取得するステップと、
   黒レベルの目標値である所定のオフセット値と前記出力データとの差分データを算出するステップと、
   前記差分データと第１データを加算し、第２データを生成するとともに、前記第２データを次回の前記第１データに設定するステップと、
   前記第２データと前記オフセット値を加算して前記補正データを生成するステップと、
   前記補正データを前記Ｄ／Ａコンバータにロードするステップと、
   を実行することを特徴とするフロントエンド回路。
2. 前記補正データ生成部は、複数回にわたって前記Ａ／Ｄコンバータからの前記出力データを取得し、複数の前記出力データに統計的な処理を施して得られたデータと、前記オフセット値との差分データを算出することを特徴とする請求項１に記載のフロントエンド回路。
3. 前記補正データ生成部は、
   所定のオフセット値を保持する第１メモリと、
   前記Ａ／Ｄコンバータからの前記出力データを保持する第２メモリと、
   前記オフセット値と前記第２メモリに格納された前記出力データの差分データを生成する第１演算器と、
   前記第１演算器の出力と、自身の前回の出力を加算する第２演算器と、
   前記第２演算器の出力と前記オフセット値を加算する第３演算器と、
   を含むことを特徴とする請求項１に記載のフロントエンド回路。
4. イメージセンサから光量に応じた入力電圧を受け、デジタルの出力データに変換するフロントエンド回路であって、
   前記イメージセンサからの前記入力電圧に補正電圧を合成するアナログ演算器と、
   前記アナログ演算器の出力電圧を増幅するアンプと、
   前記アンプの出力電圧をデジタルの出力データに変換するＡ／Ｄコンバータと、
   前記Ａ／Ｄコンバータからの前記出力データに応じて、デジタルの補正データを生成する補正データ生成部と、
   前記補正データ生成部からの前記補正データをアナログ電圧に変換し、前記補正電圧として前記アナログ演算器に出力するＤ／Ａコンバータと、
   を備え、
   前記補正データ生成部は、
   所定のオフセット値を保持する第１メモリと、
   前記Ａ／Ｄコンバータからの前記出力データを保持する第２メモリと、
   前記オフセット値と前記第２メモリに格納された前記出力データの差分データを生成する第１演算器と、
   前記第１演算器の出力と、自身の前回の出力を加算する第２演算器と、
   前記第２演算器の出力と前記オフセット値を加算する第３演算器と、
   を含むことを特徴とするフロントエンド回路。
5. イメージセンサからの出力を受ける請求項１から４のいずれかに記載のフロントエンド回路と、
   前記フロントエンド回路の前記出力データを処理する処理部と、
   を備えることを特徴とする試験装置。

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