JPH104566A - 映像信号デジタル及びアナログ化方法と映像信号処理装置 - Google Patents

Abstract

(57)【要約】 【課題】 映像信号をデジタル処理する信号処理装置の
回路規模が大きく複雑でコストも高く、また動作速度が
低速であった。 【解決手段】 コントラスト制御信号に応じた制御電圧
を出力する制御回路１と、アナログ映像信号のペデスタ
ルレベル電圧を取り込み維持するサンプルホールド回路
４と、ペデスタルレベル電圧に制御回路１からの制御電
圧と第１の基準電源２からの出力電圧を加算する第１の
加算器５と、ペデスタルレベル電圧に第２の基準電源３
からの出力電圧を加算する第２の加算器６と、第１の加
算器５の出力を上側基準電圧とし、第２の加算器６の出
力を下側基準電圧としアナログ映像信号をデジタル映像
信号に変換するＡ／Ｄ変換器７を備える。

Description

【発明の詳細な説明】

【０００１】

【発明の属する技術分野】本発明は、映像信号をデジタ
ル処理するためのアナログ・デジタル変換（以下Ａ／Ｄ
変換）及びデジタル・アナログ変換（以下Ｄ／Ａ変換）
をする回路に関し、特にデジタルテレビジョンなどで映
像信号をデジタル処理する機器における映像信号デジタ
ル及びアナログ化方法と映像信号処理装置に関するもの
である。

【０００２】

【従来の技術】近年、テレビジョン受像機においてメモ
リを応用したデジタル映像信号処理が導入されるように
なってきた。これにより従来のアナログ信号処理では困
難であった２次元／３次元のフィルタ処理も実現できる
ようになるとともに、信号処理の大幅な安定化、高精度
化が図られている。例えばデジタルテレビジョン受像機
における映像信号処理回路の一例について図２７を参照
しながら説明する。

【０００３】図２７は、従来のデジタルテレビジョン受
像機における映像信号処理回路のブロック図を示す。図
２７において、３０１は入力されたアナログ映像信号を
デジタル映像信号に変換するＡ／Ｄ変換回路、３０２は
Ａ／Ｄ変換回路３０１からのデジタル映像信号をコント
ラストデータによりコントラスト制御を行うコントラス
ト制御回路、３０３はコントラスト制御回路３０２から
の出力信号をブライトネスデータによりブライトネス制
御を行うブライトネス制御回路、３０４はブライトネス
制御回路３０３からの出力信号をユニフォミティデータ
によりユニフォミティ補正を行うユニフォミティ補正回
路、３０５はユニフォミティ補正回路３０４からの出力
信号をゲインデータ及びバイアスデータによりゲイン・
バイアスを制御するゲイン・バイアス制御回路、３０６
はゲイン・バイアス制御回路３０５からの出力信号をア
ナログ信号に変換するＤ／Ａ変換回路、３０７はＤ／Ａ
変換回路３０６の出力信号を増幅し陰極線管３０８に供
給するビデオアンプ回路である。

【０００４】以上のように構成された従来の映像信号処
理回路の動作について説明する。まず、入力されたＲＧ
Ｂ３色のアナログ映像信号はＡ／Ｄ変換回路３０１に供
給され、デジタル映像信号に変換される。このデジタル
映像信号はコントラスト制御回路３０２に供給され、こ
こでＲＧＢそれぞれのデジタル映像信号に対しコントラ
ストデータを乗算する。これにより、デジタル映像信号
の振幅を変え、コントラストを制御する。このコントラ
スト制御回路３０２の出力映像信号はブライトネス制御
回路３０３に供給される。ここでＲＧＢそれぞれの出力
映像信号に対しブライトネスデータを加算する。これに
より、出力映像信号の直流レベルを変え、ブライトネス
を制御する。このブライトネス制御回路３０３の出力映
像信号はユニフォミティ補正回路３０４に供給される。
ここでＲＧＢそれぞれの出力映像信号に対しＲＧＢそれ
ぞれのユニフォミティデータを乗算する。これにより、
出力映像信号のそれぞれの振幅をＲＧＢで独立して変
え、ユニフォミティを補正する。このユニフォミティ補
正回路３０４の出力映像信号はゲイン・バイアス制御回
路３０５に供給される。ここでＲＧＢそれぞれの出力映
像信号に対しゲインデータを乗算するとともに、バイア
スデータを加算する。これにより、デジタル映像信号の
ゲインとバイアスを変え、画面輝度と映像信号の特性が
ＲＧＢで等しくなるよう制御する。このゲイン・バイア
ス制御回路３０５の出力映像信号はＤ／Ａ変換回路３０
６に供給される。ここでＲＧＢそれぞれの出力映像信号
をアナログ映像信号に変換する。この変換された映像信
号はビデオアンプ回路３０７で増幅された後、陰極線管
３０８に供給され表示される。

【０００５】

【発明が解決しようとする課題】しかしながら上記のよ
うな構成では、コントラスト制御回路３０２で３個の乗
算器、ブライトネス制御回路３０３で３個の加算器、ユ
ニフォミティ補正回路３０４では３個の乗算器、ゲイン
・バイアス制御回路３０５では３個の乗算器と３個の加
算器を含むなど、回路規模が非常に大きくなっていた。
また、精度を確保するためには、８ビット×８ビットの
乗算器の出力データは１６ビットになるなど、直列につ
ないでいくほど演算ビット数が増え、複雑になってい
た。それとともに映像信号はデータ速度が非常に速く、
乗算器もこのデータ速度に追従する必要があった。特に
高速なデジタル乗算器は回路規模が大きくＬＳＩ化する
際に集積度が低く、消費電力が大きくなるという課題を
有していた。

【０００６】本発明は、従来の映像信号処理のこのよう
な課題を考慮し、回路規模が小さく簡単でコストも安
く、また動作速度が非常に高速である映像信号処理装置
を提供することを目的とする。

【０００７】

【課題を解決するための手段】請求項１の本発明は、映
像信号とその映像信号に所定種類の制御を行うための制
御信号に基づき、Ａ／Ｄ変換器の上側基準電圧及び／又
は下側基準電圧を変更し、その変更されたＡ／Ｄ変換器
によってアナログ映像信号をデジタル化する映像信号デ
ジタル化方法である。

【０００８】請求項２の本発明は、映像信号に所定種類
の制御を行うための制御信号を出力する映像信号制御手
段と、第１の基準電源と、第２の基準電源と、入力Ｒ、
Ｇ、Ｂアナログ映像信号のそれぞれのペデスタルレベル
を取り込み維持するサンプルホールド手段と、そのサン
プルホールド手段のＲ、Ｇ、Ｂ信号のそれぞれの出力に
出力される制御信号と第１の基準電源の出力を加算する
第１の加算手段と、サンプルホールド手段のＲ、Ｇ、Ｂ
信号のそれぞれの出力に第２の基準電源の出力を加算す
る第２の加算手段と、第１の加算手段の出力を第１の基
準電圧とし、第２の加算手段の出力を第２の基準電圧と
し、入力Ｒ、Ｇ、Ｂ映像信号それぞれのアナログ映像信
号をデジタル映像信号に変換するＡ／Ｄ変換器を備えた
映像信号処理装置である。

【０００９】請求項９の本発明は、映像信号とその映像
信号に所定種類の制御を行うための制御信号に基づき、
Ｄ／Ａ変換器の上側基準電圧及び／又は下側基準電圧を
変更し、その変更されたＤ／Ａ変換器によってデジタル
映像信号をアナログ化する映像信号アナログ化方法であ
る。

【００１０】請求項１０の本発明は、映像信号に所定種
類の制御を行うための制御信号を出力する映像信号制御
手段と、第１の基準電源と、第２の基準電源と、第１の
基準電源の出力に映像信号制御手段の出力を加算する第
１の加算手段と、その第１の加算手段の出力を第１の基
準電圧とし、第２の基準電源の出力を第２の基準電圧と
し、入力Ｒ、Ｇ、Ｂ映像信号それぞれのデジタル映像信
号をアナログ映像信号に変換するＤ／Ａ変換器とを備え
た映像信号処理装置である。

【００１１】

【発明の実施の形態】以下に、本発明をその実施の形態
を示す図面に基づいて説明する。 （第１の実施の形態）図１は、本発明の第１の実施の形
態における映像信号処理装置のブロック図を示すもので
ある。図１において、１は入力されるコントラスト制御
信号に応じた制御電圧を出力する制御回路、２は第１の
基準電源としての基準電源、３は第２の基準電源として
の基準電源、４はサンプル信号によりアナログ映像信号
のペデスタルレベル電圧を取り込み維持するサンプルホ
ールド回路、５はサンプルホールド回路４の出力に基準
電源２の出力と制御回路１の出力を加算する第１の加算
手段としての加算器、６はサンプルホールド回路４の出
力に基準電源３の出力を加算する第２の加算手段として
の加算器、７はＡ／Ｄ変換器である。２０１はこれら基
準電源２、基準電源３、サンプルホールド回路４、加算
器５、加算器６、Ａ／Ｄ変換器７で構成される赤（Ｒ）
信号Ａ／Ｄ変換手段である。また、２０２は緑（Ｇ）信
号Ａ／Ｄ変換手段、２０３は青（Ｂ）信号Ａ／Ｄ変換手
段であり、これらは、Ｒ信号Ａ／Ｄ変換手段２０１と同
様の回路で構成されている。

【００１２】以上のように構成された上記第１の実施の
形態の映像信号処理装置について、以下その動作を説明
する。

【００１３】まず、制御回路１は入力されたコントラス
ト制御信号に応じた制御電圧をＲ信号Ａ／Ｄ変換手段２
０１、Ｇ信号Ａ／Ｄ変換手段２０２及びＢ信号Ａ／Ｄ変
換手段２０３に出力する。ただし、コントラスト制御が
行われていない場合は０Ｖを出力する。また、サンプル
ホールド回路４は、サンプル信号によって入力されたア
ナログ映像信号のペデスタルレベル電圧を取り込み維持
する。サンプルホールド回路４では、この動作をサンプ
ル信号が入力される度に行い、常に最新のペデスタルレ
ベル電圧を出力する。

【００１４】次に、加算器５は、このサンプルホールド
回路４の出力に基準電源２の出力と制御回路１の出力を
加算する。この加算結果をＡ／Ｄ変換器７の上側基準電
圧入力端子に供給して、Ａ／Ｄ変換する際の第１の基準
電圧である上側基準電圧として使用する。また、加算器
６は、サンプルホールド回路４の出力に基準電源３の出
力を加算する。この加算結果はＡ／Ｄ変換器７の下側基
準電圧入力端子に供給され、Ａ／Ｄ変換する際の第２の
基準電圧である下側基準電圧として使用する。Ａ／Ｄ変
換器７のアナログ入力端子にはアナログ映像信号が供給
され、クロック信号に同期して、上側基準電圧・下側基
準電圧を基準としてＡ／Ｄ変換され、デジタル映像信号
として出力される。また、Ｇ信号Ａ／Ｄ変換手段２０２
及びＢ信号Ａ／Ｄ変換手段２０３についても、Ｒ信号Ａ
／Ｄ変換手段２０１と同様の回路動作を行い、デジタル
映像信号を出力する。

【００１５】以上のように、本実施の形態によれば、Ａ
／Ｄ変換器７の上側基準電圧をサンプルホールド回路４
の出力であるペデスタルレベル電圧に加算器５を用い
て、基準電源２の出力電圧とコントラスト制御信号に応
じた制御電圧を加算して得る。また、Ａ／Ｄ変換器７の
下側基準電圧をサンプルホールド回路４の出力であるペ
デスタルレベル電圧に加算器６を用いて、基準電源３の
出力電圧を加算して得る。したがって、コントラスト制
御信号に応じてＡ／Ｄ変換器７の上側基準電圧が変化す
ることによって、後のデジタル信号処理回路のビット精
度はそのままでよく、回路規模は大きくなることがな
い。 （第２の実施の形態）図２は、本発明の第２の実施の形
態における映像信号処理装置のブロック図であり、上記
第１の実施の形態のより詳細な回路図を示すものであ
る。図２において図１と同様なものは同じ番号を付し、
以下その説明を省略する。また、図２ではＲ信号Ａ／Ｄ
変換を行う場合についてのみ説明し、Ｇ信号Ａ／Ｄ変換
及びＢ信号Ａ／Ｄ変換を行う場合の説明は省略する。

【００１６】図２において、８はアナログ映像信号とホ
ールドコンデンサ９との接続をサンプル信号によってｏ
ｎ／ｏｆｆするサンプルスイッチ、９はペデスタルレベ
ル電圧を維持するホールドコンデンサ、１０はホールド
コンデンサ９の端子電圧を増幅するバッファである。サ
ンプルホールド回路４はこれらサンプルスイッチ８、ホ
ールドコンデンサ９、バッファ１０より構成されてい
る。１１は入力されたコントラスト制御信号をアナログ
信号に変換するデジタル／アナログ変換器（以下Ｄ／Ａ
変換器）、１２はバッファ１０の出力に基準電源２の出
力とＤ／Ａ変換器１１の出力を加減算する演算増幅器で
ある。図１の加算器５はこの演算増幅器１２と抵抗器１
３、１４、１５、１６から構成されている。また、１７
はバッファ１０の出力に基準電源３の出力を加算する演
算増幅器である。図１の加算器６はこの演算増幅器１７
と抵抗器１８、１９、２０、２１から構成されている。
基準電源２、基準電源３、サンプルホールド回路４、Ａ
／Ｄ変換器７は図１と同様である。

【００１７】以上のように構成された上記第２の実施の
形態の映像信号処理装置について、以下その動作を説明
する。

【００１８】まず、サンプルホールド回路４の動作を説
明する。図３は、本実施の形態の映像信号処理装置にお
ける動作波形図であり、（ａ）は入力されるアナログ映
像信号、（ｂ）はサンプル信号、（ｃ）はバッファ１０
の出力、（ｄ）は基準電源２及び基準電源３の出力電圧
を示している。サンプルスイッチ８はサンプル信号によ
って制御されており、サンプル信号がＨｉｇｈ（アクテ
ィブ）のときｏｎ状態となり、アナログ映像信号のペデ
スタルレベル電圧Ｖp でホールドコンデンサ９を充電す
る。このサンプルスイッチ８はサンプル信号がＬｏｗに
なればｏｆｆ状態となり、ホールドコンデンサ９への充
電は停止され、ペデスタルレベル電圧Ｖp を保持する。
バッファ１０ではこのホールドコンデンサ９の端子電圧
を電流増幅する。これらの様子を図３の（ａ）〜（ｃ）
に示す。図３に示すとおりバッファ１０の出力は常に入
力アナログ映像信号のペデスタルレベル電圧を出力して
おり、ペデスタルレベル電圧の変化にも追従している。

【００１９】次に、基準電源２及び基準電源３の出力電
圧の設定について説明する。例えば、高精細度テレビジ
ョン（以下ＨＤＴＶ）の映像信号を８ビットの分解能で
量子化する場合を説明する。まず、ＨＤＴＶの映像信号
レベルと量子化レベルへの対応について説明すると、Ｙ
信号またはＧ信号、Ｂ信号、Ｒ信号については２５６レ
ベルを割り当て、黒レベル（ペデスタルレベル）を０と
し、白ピークレベルを２５５とする。一方、これらに対
応するアナログ映像信号のレベルは黒レベルで０ｍＶ、
白ピークレベルで７００ｍＶとする。よって、デジタル
信号は８ビットの場合、０〜２５５の範囲で変化するが
０を０ｍＶ、２５５を７００ｍＶとすると、最大可変範
囲である２５５に対応する電圧は７００ｍＶとなり、最
小可変範囲である０に対応する電圧は０ｍＶとなる。し
たがって、基準電源２の出力電圧は、コントラスト制御
が行われていない場合の最大可変範囲電圧とペデスタル
レベル電圧である０ｍＶとの差分電圧を出力するため、
この場合Ｖ1 ＝７００ｍＶを出力する。また、基準電源
３の出力電圧は、最小可変範囲電圧とペデスタルレベル
電圧との差分であるから、同様に考えＶ2 ＝０ｍＶを出
力する。この様子を図３（ｄ）に示す。

【００２０】次に、コントラスト制御の動作について説
明する。コントラスト制御信号は例えばマイクロコンピ
ュータ等で入力され、Ｄ／Ａ変換器１１に供給される。
また、Ｄ／Ａ変換器１１に入力されるコントラスト制御
信号は０〜１２７のデジタル信号とする。入力端子にコ
ントラスト制御信号が入力されると、コントラスト制御
信号はＤ／Ａ変換器１１に供給されて、アナログ信号に
変換される。ここで、６３のコントラスト制御信号が入
力されたときには、Ｄ／Ａ変換器１１からは０Ｖが出力
される。また、コントラスト制御信号が６３より小さけ
れば負電圧が、大きければ正電圧がＤ／Ａ変換器１１か
ら出力される。この様子を図４に示す。Ｄ／Ａ変換器１
１の出力は演算増幅器１２の反転増幅端子に抵抗１３を
介して接続され、演算増幅器１２の非反転増幅端子には
バッファ１０の出力と基準電源２の出力が抵抗１５、１
６を介して接続されており、出力側の抵抗１４とともに
バッファ１０の出力と基準電源２の出力を加算し、Ｄ／
Ａ変換器１１の出力を減算する加減算器を構成してい
る。これが加算器５の内部回路である。ここで、加算器
５の演算式を（数１）に示す。

【００２１】

【数１】Ｖo＝−（Ｒ2／Ｒ1）・Ｖc＋（Ｒ1＋Ｒ2）／
（Ｒ3＋Ｒ4）・｛（Ｒ3／Ｒ1）・Ｖ1＋（Ｒ4／Ｒ1）・
Ｖp｝ 同様に、演算増幅器１７の非反転増幅端子にはバッファ
１０の出力と基準電源３の出力が抵抗１８、１９を介し
て接続されており、出力側の抵抗２０、２１とともにバ
ッファ１０の出力と基準電源３の出力を加算する非反転
加算器を構成している。これが加算器６の内部回路であ
る。ここで、加算器６の演算式を（数２）に示す。

【００２２】

【数２】Ｖo＝（Ｒ7＋Ｒ8）／（Ｒ5＋Ｒ6）・｛（Ｒ5／
Ｒ8）・Ｖ2＋（Ｒ6／Ｒ8）・Ｖp｝ ここで、例えば、（数１）、（数２）の抵抗値を、Ｒ1
＝Ｒ2＝Ｒ3＝Ｒ4 、Ｒ5＝Ｒ6＝Ｒ7＝Ｒ8 とすると、
（数１）はＶo＝−Ｖc＋Ｖ1＋Ｖpとなり、（数２）はＶ
o＝Ｖ2＋Ｖpとなる。

【００２３】したがって、コントラスト制御されていな
い場合、入力端子に６３のデジタル信号が入力され、Ｄ
／Ａ変換器１１からは０Ｖが出力される。よって、Ｖc
＝０より、演算増幅器１２からはＶo＝Ｖp＋Ｖ1 が出力
される。また、演算増幅器１７からはＶo＝Ｖp＋Ｖ2 が
出力される。演算増幅器１２の出力はＡ／Ｄ変換器７の
上側基準電圧端子に接続されており、上側基準電圧とし
てバッファ１０の出力電圧であるペデスタルレベル電圧
に基準電源２の出力を加算したものを使用する。同様に
下側基準電圧としてペデスタルレベル電圧に基準電源３
の出力を加算したものが使用される。

【００２４】次に、コントラスト制御を行った場合、例
えば、入力端子に１００のコントラスト制御信号が入力
されると、Ｄ／Ａ変換器１１からはＶc100（＞０Ｖ）が
出力される。よって、Ｖc＝Ｖc100より、演算増幅器１
２からはＶo＝Ｖp＋Ｖ1−Ｖc100が出力される。演算増
幅器１２の出力はＡ／Ｄ変換器７の上側基準電圧端子に
接続されており、上側基準電圧としてバッファ１０の出
力電圧であるペデスタルレベル電圧にＤ／Ａ変換器１１
の出力と基準電源２の出力を加減算したものを使用す
る。図５にコントラスト制御信号とＡ／Ｄ変換器７の上
側基準電圧の関係を示す。また下側基準電圧はペデスタ
ルレベル電圧に基準電源３の出力を加算したものが使用
される。このようにＡ／Ｄ変換器７の上側基準電圧は、
図５に示すようにコントラスト制御信号に追従して変化
する。Ａ／Ｄ変換器７は、これらの上側基準電圧、下側
基準電圧を使用して入力アナログ映像信号をＡ／Ｄ変換
し、デジタル映像信号を出力する。

【００２５】以上のように、本実施の形態によれば、Ａ
／Ｄ変換器７ではコントラスト制御信号に応じて上側基
準電圧が変化するため、高速で常に正確なＡ／Ｄ変換が
行えるとともに追従性もよく、また回路規模が大幅に簡
単化されコストも安い映像信号処理装置を実現できる。 （第３の実施の形態）図６は、本発明の第３の実施の形
態における映像信号処理装置のブロック図を示すもので
ある。図６において、第１の発明と同様のものは同じ番
号を付し、以下説明を省略する。２２は入力されるブラ
イトネス制御信号に応じた制御電圧を出力する制御回
路、２は第１の基準電源である基準電源、３は第２の基
準電源である基準電源、４はサンプルホールド回路、２
３はサンプルホールド回路４の出力に基準電源２の出力
と制御回路２２の出力を加算する第１の加算手段として
の加算器、２４はサンプルホールド回路４の出力に基準
電源３の出力と制御回路２２の出力を加算する第２の加
算手段としての加算器、７はＡ／Ｄ変換器である。２０
４はこれら基準電源２、基準電源３、サンプルホールド
回路４、加算器２３、加算器２４、Ａ／Ｄ変換器７で構
成されるＲ信号Ａ／Ｄ変換手段である。また、２０５は
Ｇ信号Ａ／Ｄ変換手段、２０６はＢ信号Ａ／Ｄ変換手段
であり、これらは、Ｒ信号Ａ／Ｄ変換手段２０４と同様
の回路で構成されている。

【００２６】以上のように構成された上記第３の実施の
形態の映像信号処理装置について、以下その動作を説明
する。

【００２７】まず、制御回路２２は入力されたブライト
ネス制御信号に応じた制御電圧をＲ信号Ａ／Ｄ変換手段
２０４、Ｇ信号Ａ／Ｄ変換手段２０５及びＢ信号Ａ／Ｄ
変換手段２０６に出力する。ただし、ブライトネス制御
が行われていない場合は０Ｖを出力する。また、サンプ
ルホールド回路４は、第１の実施の形態と同様に常に最
新のペデスタルレベル電圧を取り込み維持する。

【００２８】次に、加算器２３は、このサンプルホール
ド回路４の出力に基準電源２の出力と制御回路２２の出
力を加算する。この加算結果をＡ／Ｄ変換器７の上側基
準電圧入力端子に供給して、Ａ／Ｄ変換する際の上側基
準電圧として使用する。また、加算器２４は、サンプル
ホールド回路４の出力に基準電源３の出力と制御回路２
２の出力を加算する。この加算結果はＡ／Ｄ変換器７の
下側基準電圧入力端子に供給され、Ａ／Ｄ変換する際の
下側基準電圧として使用する。Ａ／Ｄ変換器７のアナロ
グ入力端子にはアナログ映像信号が供給され、クロック
信号に同期して、上側基準電圧・下側基準電圧を基準と
してＡ／Ｄ変換され、デジタル映像信号として出力され
る。また、Ｇ信号Ａ／Ｄ変換手段２０５及びＢ信号Ａ／
Ｄ変換手段２０６についても、Ｒ信号Ａ／Ｄ変換手段２
０４と同様の回路動作を行い、デジタル映像信号を出力
する。

【００２９】以上のように、本実施の形態によれば、Ａ
／Ｄ変換器７の上側基準電圧をサンプルホールド回路４
の出力であるペデスタルレベル電圧に加算器２３を用い
て、基準電源２の出力電圧とブライトネス制御信号に応
じた制御電圧を加算して得る。また、Ａ／Ｄ変換器７の
下側基準電圧をサンプルホールド回路４の出力であるペ
デスタルレベル電圧に加算器２４を用いて、基準電源３
の出力電圧とブライトネス制御信号に応じた制御電圧を
加算して得る。したがって、ブライトネス制御信号に応
じてＡ／Ｄ変換器７の上側基準電圧、下側基準電圧が変
化することによって、後のデジタル信号処理回路のビッ
ト精度はそのままでよく、回路規模は大きくなることが
ない。 （第４の実施の形態）図７は、本発明の第４の実施の形
態における映像信号処理装置のブロック図であり、上記
第３の実施の形態のより詳細な回路図を示すものであ
る。図７において図２及び図６と同様なものは同じ番号
を付し、以下その説明を省略する。また、図７ではＲ信
号Ａ／Ｄ変換を行う場合についてのみ説明し、Ｇ信号Ａ
／Ｄ変換及びＢ信号Ａ／Ｄ変換を行う場合の説明は省略
する。

【００３０】図７において、２５は入力されたブライト
ネス制御信号をアナログ信号に変換するデジタル／アナ
ログ変換器（以下Ｄ／Ａ変換器）、２６はサンプルホー
ルド回路４の出力に基準電源２の出力とＤ／Ａ変換器２
５の出力を加減算する演算増幅器である。加算器２３
は、この演算増幅器２６と抵抗器２７、２８、２９、３
０から構成されている。また、３１はサンプルホールド
回路４の出力に基準電源３の出力とＤ／Ａ変換器２５の
出力を加減算する演算増幅器である。加算器２４は、こ
の演算増幅器３１と抵抗器３２、３３、３４、３５から
構成されている。基準電源２、基準電源３、サンプルホ
ールド回路４、Ａ／Ｄ変換器７は上記第１の実施の形態
及び図６と同様である。

【００３１】以上のように構成された上記第４の実施の
形態の映像信号処理装置について、以下その動作を説明
する。

【００３２】ここで、サンプルホールド回路４は、前述
したのと同様に常に入力アナログ映像信号のペデスタル
レベル電圧Ｖp を出力している。また、基準電源２から
は、ブライトネス制御が行われていない場合の最大可変
範囲電圧とペデスタル電圧との差分電圧が出力され、基
準電源３からは、ブライトネス制御が行われていない場
合の最小可変範囲電圧とペデスタル電圧との差分電圧が
出力されている。

【００３３】次に、ブライトネス制御の動作について説
明する。ブライトネス制御信号は、例えばマイクロコン
ピュータ等で入力され、Ｄ／Ａ変換器２５に供給され
る。また、Ｄ／Ａ変換器２５に入力されるブライトネス
制御信号は０〜１２７のデジタル信号とする。入力端子
にブライトネス制御信号が入力されると、ブライトネス
制御信号はＤ／Ａ変換器２５に供給されて、アナログ信
号に変換される。ここで、６３のブライトネス制御信号
が入力されたときには、Ｄ／Ａ変換器２５からは０Ｖが
出力される。また、ブライトネス制御信号が６３より小
さければ負電圧が、大きければ正電圧がＤ／Ａ変換器２
５から出力される。この様子を図８に示す。Ｄ／Ａ変換
器２５の出力は演算増幅器２６の反転増幅端子に抵抗２
７を介して接続され、演算増幅器２６の非反転増幅端子
にはサンプルホールド回路４の出力と基準電源２の出力
が抵抗２９、３０を介して接続されており、出力側の抵
抗２８とともにサンプルホールド回路４の出力と基準電
源２の出力を加算し、Ｄ／Ａ変換器２５の出力を減算す
る加減算器を構成している。これが加算器２３の内部回
路である。ここで、抵抗器２７、２８、２９、３０の抵
抗値が同じである時、加算器２３の演算式を（数３）に
示す。

【００３４】

【数３】Ｖo＝−Ｖb＋Ｖ1＋Ｖp 同様に、Ｄ／Ａ変換器２５の出力は演算増幅器３１の反
転増幅端子に抵抗３２を介して接続され、演算増幅器３
１の非反転増幅端子にはサンプルホールド回路４の出力
と基準電源３の出力が抵抗３４、３５を介して接続され
ており、出力側の抵抗３３とともにサンプルホールド回
路４の出力と基準電源３の出力を加算し、Ｄ／Ａ変換器
２５の出力を減算する加減算器を構成している。これが
加算器２４の内部回路である。ここで、抵抗器３２、３
３、３４、３５の抵抗値が同じである時、加算器２４の
演算式を（数４）に示す。

【００３５】

【数４】Ｖo＝−Ｖb＋Ｖ2＋Ｖp したがって、ブライトネス制御されていない場合、入力
端子に６３のデジタル信号が入力され、Ｄ／Ａ変換器２
５からは０Ｖが出力される。よって、Ｖb ＝０より、演
算増幅器２６からはＶo＝Ｖp＋Ｖ1 が出力される。ま
た、演算増幅器３１からはＶo＝Ｖp＋Ｖ2 が出力され
る。演算増幅器２６の出力はＡ／Ｄ変換器７の上側基準
電圧端子に接続されており、上側基準電圧としてサンプ
ルホールド回路４の出力電圧であるペデスタルレベル電
圧に基準電源２の出力を加算したものを使用する。同様
に下側基準電圧としてペデスタルレベル電圧に基準電源
３の出力を加算したものが使用される。

【００３６】次に、ブライトネス制御を行った場合、例
えば、入力端子に１００のブライトネス制御信号が入力
されると、Ｄ／Ａ変換器２５からはＶb100が出力され
る。よって、Ｖb＝Ｖb100より、演算増幅器２６からは
Ｖo＝Ｖp＋Ｖ1−Ｖb100が出力される。演算増幅器２６
の出力はＡ／Ｄ変換器７の上側基準電圧端子に接続され
ており、上側基準電圧としてサンプルホールド回路４の
出力電圧であるペデスタルレベル電圧にＤ／Ａ変換器２
５の出力と基準電源２の出力を加減算したものを使用す
る。同様に下側基準電圧としてペデスタルレベル電圧に
Ｄ／Ａ変換器２５の出力と基準電源３の出力を加減算し
たものが使用される。図９にブライトネス制御信号とＡ
／Ｄ変換器７の上側基準電圧、下側基準電圧の関係を示
す。このようにＡ／Ｄ変換器７の上側基準電圧、下側基
準電圧は、図９に示すようにブライトネス制御信号に追
従して変化する。Ａ／Ｄ変換器７ではこれらの上側基準
電圧、下側基準電圧を使用して入力アナログ映像信号を
Ａ／Ｄ変換し、デジタル映像信号を出力する。

【００３７】以上のように、本実施の形態によれば、Ａ
／Ｄ変換器７ではブライトネス制御信号に応じて上側基
準電圧及び下側基準電圧が変化するため、高速で常に正
確なＡ／Ｄ変換が行えるとともに追従性もよく、また回
路規模が大幅に簡単化されコストも安い映像信号処理装
置を実現できる。 （第５の実施の形態）図１０は、第５の実施の形態にお
ける映像信号処理装置の詳細な回路図を示すものであ
る。図１０において、上述の図２及び図７と同様のもの
は同じ番号を付し、以下説明を省略する。また、図１０
ではＲ信号Ａ／Ｄ変換を行う場合についてのみ説明し、
Ｇ信号Ａ／Ｄ変換及びＢ信号Ａ／Ｄ変換を行う場合の説
明は省略する。

【００３８】図１０において、３６は入力されたユニフ
ォミティ補正信号の振幅を制御する乗算型Ｄ／Ａ変換
器、２は第１の基準電源である基準電源、３は第２の基
準電源である基準電源、４はサンプルホールド回路、３
７はサンプルホールド回路４の出力に基準電源２の出力
と乗算型Ｄ／Ａ変換器３６の出力を加算する演算増幅
器、１７は演算増幅器、７はＡ／Ｄ変換器である。

【００３９】以上のように構成された上記第５の実施の
形態の映像信号処理装置について、以下その動作を説明
する。

【００４０】ここで、サンプルホールド回路４は、前述
したのと同様に常に入力アナログ映像信号のペデスタル
レベル電圧Ｖp を出力している。また、基準電源２から
は、ユニフォミティ補正が行われていない場合の最大可
変範囲電圧とペデスタル電圧との差分電圧が出力され、
基準電源３からは、最小可変範囲電圧とペデスタル電圧
との差分電圧が出力されている。

【００４１】次に、ユニフォミティ補正の動作について
説明する。ユニフォミティ補正信号は、例えば図１１
（ｂ）に示すようなパラボラ波形であり、乗算型Ｄ／Ａ
変換器３６に供給されて、補正信号の振幅が制御され
る。乗算型Ｄ／Ａ変換器３６の出力は、演算増幅器３７
の非反転増幅端子にサンプルホールド回路４の出力と基
準電源２の出力とともに抵抗器３８、３９、４０を介し
て接続されている。演算増幅器３７及び抵抗器３８，３
９，４０は、出力側の抵抗器４１、４２、４３とともに
サンプルホールド回路４の出力と基準電源２の出力と乗
算型Ｄ／Ａ変換器３６の出力を加算する非反転加算器を
構成している。ここで、抵抗器３８、３９、４０、４
１、４２、４３の抵抗値が同じである時、演算増幅器３
７の演算式を（数５）に示す。

【００４２】

【数５】Ｖo＝Ｖu＋Ｖ1＋Ｖp また、図２の場合と同様に、演算増幅器１７の非反転増
幅端子にはサンプルホールド回路４の出力と基準電源３
の出力が抵抗器１８、１９を介して接続されており、出
力側の抵抗器２０、２１とともにサンプルホールド回路
４の出力に基準電源３の出力を加算する非反転加算器を
構成している。ここで、抵抗器１８、１９、２０、２１
の抵抗値が同じである時、演算増幅器１７の演算式を
（数６）に示す。

【００４３】

【数６】Ｖo＝Ｖ2＋Ｖp したがって、ユニフォミティ補正を行った場合、入力端
子にユニフォミティ補正信号が入力されると、乗算型Ｄ
／Ａ変換器３６からは振幅制御されたユニフォミティ補
正信号が出力される。よって、演算増幅器３７からはＶ
o＝Ｖp＋Ｖ1＋Ｖuが出力される。演算増幅器３７の出力
はＡ／Ｄ変換器７の上側基準電圧端子に接続されてお
り、上側基準電圧としてサンプルホールド回路４の出力
電圧であるペデスタルレベル電圧に乗算型Ｄ／Ａ変換器
３６の出力と基準電源２の出力を加算したものを使用す
る。下側基準電圧は第１及び第２の実施の形態と同様
に、ペデスタルレベル電圧に基準電源３の出力を加算し
たものが使用される。図１２（ｂ）に、Ａ／Ｄ変換器７
の上側基準電圧と下側基準電圧の動作波形図を示す。図
１２（ｂ）に示すようにＡ／Ｄ変換器７の上側基準電圧
は、ユニフォミティ補正信号が加算されている。Ａ／Ｄ
変換器７ではこれらの上側基準電圧と下側基準電圧を使
用して入力アナログ映像信号をＡ／Ｄ変換し、デジタル
映像信号を出力する。

【００４４】以上のように、本実施の形態によれば、ユ
ニフォミティ補正信号に応じてＡ／Ｄ変換器７の上側基
準電圧が変化するため、後のデジタル信号処理回路のビ
ット精度はそのままでよく、回路規模は大きくなること
がない。 （第６の実施の形態）図１３は、本発明の第６の実施の
形態における映像信号処理装置のブロック図を示すもの
である。図１３において、上述の第１の実施の形態と同
様のものは同じ番号を付し、以下説明を省略する。４４
は入力されるゲイン制御信号及びバイアス制御信号に応
じた各制御電圧を出力する制御回路、２は第１の基準電
源である基準電源、３は第２の基準電源である基準電
源、４はサンプルホールド回路、４５はサンプルホール
ド回路４の出力に基準電源２の出力と制御回路４４の出
力を加算する第１の加算手段としての加算器、４６はサ
ンプルホールド回路４の出力に基準電源３の出力と制御
回路４４の出力を加算する第２の加算手段としての加算
器、７はＡ／Ｄ変換器である。２０７はこれら制御回路
４４、基準電源２、基準電源３、サンプルホールド回路
４、加算器４５、加算器４６、Ａ／Ｄ変換器７で構成さ
れるＲ信号Ａ／Ｄ変換手段である。２０８はＧ信号Ａ／
Ｄ変換手段、２０９はＢ信号Ａ／Ｄ変換手段であり、Ｒ
信号Ａ／Ｄ変換手段２０７と同様の回路で構成されてい
る。

【００４５】以上のように構成された上記第６の実施の
形態の映像信号処理装置について、以下その動作を説明
する。まず、制御回路４４は入力されたゲイン制御信号
及びバイアス制御信号に応じた制御電圧を出力する。た
だし、ゲイン制御及びバイアス制御が行われていない場
合は０Ｖを出力する。また、サンプルホールド回路４
は、上述の第１の実施の形態と同様に、常に最新のペデ
スタルレベル電圧を取り込み維持する。加算器４５は、
このサンプルホールド回路４の出力に基準電源２の出力
と制御回路４４の出力を加算する。この加算結果をＡ／
Ｄ変換器７の上側基準電圧入力端子に供給して、Ａ／Ｄ
変換する際の上側基準電圧として使用する。また、加算
器４６は、サンプルホールド回路４の出力に基準電源３
の出力と制御回路４４の出力を加算する。この加算結果
はＡ／Ｄ変換器７の下側基準電圧入力端子に供給され、
Ａ／Ｄ変換する際の下側基準電圧として使用する。Ａ／
Ｄ変換器７のアナログ入力端子にはアナログ映像信号が
供給され、クロック信号に同期して、上側基準電圧・下
側基準電圧を基準としてＡ／Ｄ変換し、デジタル映像信
号を出力する。また、Ｇ信号Ａ／Ｄ変換手段２０８及び
Ｂ信号Ａ／Ｄ変換手段２０９についても、Ｒ信号Ａ／Ｄ
変換手段２０７と同様の回路動作を行い、デジタル映像
信号を出力する。

【００４６】以上のように、本実施の形態によれば、Ａ
／Ｄ変換器７の上側基準電圧をサンプルホールド回路４
の出力であるペデスタルレベル電圧に加算器４５を用い
て、基準電源２の出力電圧とゲイン制御信号及びバイア
ス制御信号に応じた制御電圧を加算して得る。また、Ａ
／Ｄ変換器７の下側基準電圧をサンプルホールド回路４
の出力であるペデスタルレベル電圧に加算器４６を用い
て、基準電源３の出力電圧とバイアス制御信号に応じた
制御電圧を加算して得る。したがって、ゲイン制御信号
及びバイアス制御信号に応じてＡ／Ｄ変換器７の上側基
準電圧、下側基準電圧が変化することによって、後のデ
ジタル信号処理回路のビット精度はそのままでよく、回
路規模は大きくなることがない。 （第７の実施の形態）図１４は、本発明の第７の実施の
形態における映像信号処理装置のより詳細な回路図を示
すものである。図１４において、上述の第１の実施の形
態と同様なものは同じ番号を付し、以下その説明を省略
する。また、図１４ではＲ信号Ａ／Ｄ変換を行う場合に
ついてのみ説明し、Ｇ信号Ａ／Ｄ変換及びＢ信号Ａ／Ｄ
変換を行う場合の説明は省略する。

【００４７】図１４において、４７は入力されたゲイン
制御信号をアナログ信号に変換するデジタル／アナログ
変換器（以下Ｄ／Ａ変換器）、４８は入力されたバイア
ス制御信号をアナログ信号に変換するデジタル／アナロ
グ変換器（以下Ｄ／Ａ変換器）、４９はサンプルホール
ド回路４の出力に基準電源２の出力とＤ／Ａ変換器４７
の出力とＤ／Ａ変換器４８の出力を加減算する演算増幅
器である。図１３の加算器４５はこの演算増幅器４９と
抵抗器５０、５１、５２、５３、５４から構成されてい
る。また、５５はサンプルホールド回路４の出力に基準
電源３の出力とＤ／Ａ変換器４８の出力を加減算する演
算増幅器である。図１３の加算器４６はこの演算増幅器
５５と抵抗器５６、５７、５８、５９から構成されてい
る。基準電源２、基準電源３、サンプルホールド回路
４、Ａ／Ｄ変換器７は上述の第１の実施の形態及び図１
３などと同様である。

【００４８】以上のように構成された上記第７の実施の
形態の映像信号処理装置について、以下その動作を説明
する。

【００４９】上述の第１の実施の形態などと同様にサン
プルホールド回路４は、常に入力アナログ映像信号のペ
デスタルレベル電圧Ｖp を出力している。また、基準電
源２からは、ゲイン制御及びバイアス制御が行われてい
ない場合の最大可変範囲電圧とペデスタル電圧との差分
電圧が出力され、基準電源３からは、バイアス制御が行
われていない場合の最小可変範囲電圧とペデスタル電圧
との差分電圧が出力されている。

【００５０】次に、ゲイン制御及びバイアス制御の動作
について説明する。ゲイン制御信号及びバイアス制御信
号は、例えばマイクロコンピュータ等で入力され、Ｄ／
Ａ変換器４７とＤ／Ａ変換器４８に供給される。また、
Ｄ／Ａ変換器４７及びＤ／Ａ変換器４８に入力されるゲ
イン制御信号及びバイアス制御信号は０〜１２７のデジ
タル信号とする。入力端子にゲイン制御信号が入力され
ると、ゲイン制御信号はＤ／Ａ変換器４７に供給され
て、アナログ信号に変換される。また、入力端子にバイ
アス制御信号が入力されると、バイアス制御信号はＤ／
Ａ変換器４８に供給されて、アナログ信号に変換され
る。ここで、ゲイン制御信号及びバイアス制御信号に６
３が入力されたときには、Ｄ／Ａ変換器４７及びＤ／Ａ
変換器４８からは０Ｖが出力される。また、ゲイン制御
信号及びバイアス制御信号は６３より小さければ負電圧
が、大きければ正電圧がＤ／Ａ変換器４７及びＤ／Ａ変
換器４８から出力される。この様子を図１５（ａ）、
（ｂ）に示す。

【００５１】Ｄ／Ａ変換器４７の出力とＤ／Ａ変換器４
８の出力は、演算増幅器４９の反転増幅端子に抵抗５
０、５１を介して接続され、演算増幅器４９の非反転増
幅端子にはサンプルホールド回路４の出力と基準電源２
の出力が抵抗５３、５４を介して接続されており、出力
側の抵抗５２とともにサンプルホールド回路４の出力と
基準電源２の出力を加算し、Ｄ／Ａ変換器４７の出力と
Ｄ／Ａ変換器４８の出力を減算する加減算器を構成して
いる。これが加算器４５の内部回路である。ここで、抵
抗器５０、５１、５２、５３、５４の抵抗値が同じであ
る時、加算器４５の演算式を（数７）に示す。

【００５２】

【数７】Ｖo＝−Ｖg−Ｖb＋Ｖ1＋Ｖp 同様に、Ｄ／Ａ変換器４８の出力は演算増幅器５５の反
転増幅端子に抵抗器５６を介して接続され、演算増幅器
５５の非反転増幅端子にはサンプルホールド回路４の出
力と基準電源３の出力が抵抗器５８、５９を介して接続
されており、出力側の抵抗器５７とともにサンプルホー
ルド回路４の出力と基準電源３の出力を加算し、Ｄ／Ａ
変換器４８の出力を減算する加減算器を構成している。
これが加算器４６の内部回路である。ここで、抵抗器５
６、５７、５８、５９の抵抗値が同じである時、加算器
４６の演算式を（数８）に示す。

【００５３】

【数８】Ｖo＝−Ｖb＋Ｖ2＋Ｖp したがって、ゲイン制御及びバイアス制御されていない
場合、入力端子に６３のゲイン制御信号が入力され、Ｄ
／Ａ変換器４７からは０Ｖが出力される。また、入力端
子に６３のバイアス制御信号が入力され、Ｄ／Ａ変換器
４８からは０Ｖが出力される。よって、Ｖg＝０、Ｖb＝
０より、演算増幅器４９からはＶo＝Ｖp＋Ｖ1が出力さ
れる。また、演算増幅器５５からはＶo＝Ｖp＋Ｖ2が出
力される。演算増幅器４９の出力はＡ／Ｄ変換器７の上
側基準電圧端子に接続されており、上側基準電圧として
サンプルホールド回路４の出力電圧であるペデスタルレ
ベル電圧に基準電源２の出力を加算したものを使用す
る。同様に下側基準電圧としてペデスタルレベル電圧に
基準電源３の出力を加算したものが使用される。

【００５４】次に、ゲイン制御及びバイアス制御を行っ
た場合、入力端子に入力されたゲイン制御信号に応じて
Ｄ／Ａ変換器４７からゲイン制御電圧が出力される。ま
た、入力端子に入力されたバイアス制御信号に応じてＤ
／Ａ変換器４８からバイアス制御電圧が出力される。よ
って、演算増幅器４９からはＶo ＝Ｖp＋Ｖ1−Ｖg−Ｖb
が出力される。演算増幅器４９の出力はＡ／Ｄ変換器７
の上側基準電圧端子に接続されており、上側基準電圧と
してサンプルホールド回路４の出力電圧であるペデスタ
ルレベル電圧にＤ／Ａ変換器４７の出力とＤ／Ａ変換器
４８の出力と基準電源２の出力を加減算したものを使用
する。同様に下側基準電圧としてペデスタルレベル電圧
にＤ／Ａ変換器４８の出力と基準電源３の出力を加減算
したものが使用される。図１６（ａ）にバイアス制御が
行われていない場合のゲイン制御信号とＡ／Ｄ変換器７
の上側基準電圧の関係を示す。また、図１６（ｂ）にゲ
イン制御が行われていない場合のバイアス制御信号とＡ
／Ｄ変換器７の上側基準電圧、下側基準電圧の関係を示
す。このようにＡ／Ｄ変換器７の上側基準電圧、下側基
準電圧は、図１６に示すように、ゲイン制御信号及びバ
イアス制御信号に追従して変化する。Ａ／Ｄ変換器７で
はこれらの上側基準電圧、下側基準電圧を使用して入力
アナログ映像信号をＡ／Ｄ変換し、デジタル映像信号を
出力する。

【００５５】以上のように、本実施の形態によれば、Ａ
／Ｄ変換器７ではゲイン制御信号及びバイアス制御信号
に応じて上側基準電圧及び下側基準電圧が変化するた
め、高速で常に正確なＡ／Ｄ変換が行えるとともに追従
性もよく、また回路規模が大幅に簡単化されコストも安
い映像信号処理装置を実現できる。 （第８の実施の形態）図１７は、本発明の第８の実施の
形態における映像信号処理装置のブロック図を示すもの
である。図１７において、第１の実施の形態と同様なも
のは同じ番号を付し、以下その説明を省略する。１は入
力されるコントラスト制御信号に応じた制御電圧を出力
する制御回路、６０は第１の基準電源としての基準電
源、６１は第２の基準電源としての基準電源、６２は基
準電源６０の出力に制御回路１の出力を加算する第１の
加算手段としての加算器、６３はＤ／Ａ変換器である。
２１１はこれら基準電源６０、基準電源６１、加算器６
２、Ｄ／Ａ変換器６３で構成される赤（Ｒ）信号Ｄ／Ａ
変換手段である。また、２１２は緑（Ｇ）信号Ｄ／Ａ変
換手段、２１３は青（Ｂ）信号Ｄ／Ａ変換手段であり、
Ｒ信号Ｄ／Ａ変換手段２１１と同様の回路により構成さ
れている。

【００５６】以上のように構成された上記第８の実施の
形態の映像信号処理装置について、以下その動作を説明
する。

【００５７】まず、制御回路１は上述の第１の実施の形
態と同様に、入力されたコントラスト制御信号に応じた
制御電圧をＲ信号Ｄ／Ａ変換手段２１１、Ｇ信号Ｄ／Ａ
変換手段２１２及びＢ信号Ｄ／Ａ変換手段２１３に出力
する。加算器６２は基準電源６０の出力に制御回路１の
出力を加算する。この加算結果をＤ／Ａ変換器６３の上
側基準電圧入力端子に供給して、Ｄ／Ａ変換する際の第
１の基準電圧である上側基準電圧として使用する。ま
た、基準電源６１の出力はＤ／Ａ変換器６３の下側基準
電圧入力端子に供給され、Ｄ／Ａ変換する際の第２の基
準電圧である下側基準電圧として使用する。Ｄ／Ａ変換
器６３にはデジタル映像信号が供給され、上側基準電圧
・下側基準電圧を基準としてＤ／Ａ変換し、アナログ映
像信号を出力する。また、Ｇ信号Ｄ／Ａ変換手段２１２
及びＢ信号Ｄ／Ａ変換手段２１３についても、Ｒ信号Ｄ
／Ａ変換手段２１１と同様の回路動作を行い、アナログ
映像信号を出力する。

【００５８】以上のように本実施の形態によれば、Ｄ／
Ａ変換器６３の上側基準電圧を基準電源６０の出力電圧
に加算器６２を用いて、コントラスト制御信号に応じた
制御電圧を加算する。また、Ｄ／Ａ変換器６３の下側基
準電圧には基準電源６１の出力電圧を利用する。したが
って、回路構成が簡単でコストも安く、正確かつ高速な
Ｄ／Ａ変換動作を得ることができる。 （第９の実施の形態）図１８は、本発明の第８の実施の
形態における映像信号処理装置のより詳細な回路図を示
すものである。本実施の形態ではＤ／Ａ変換器６３に８
ビット電圧ポテンショメータ型Ｄ／Ａ変換器を使用した
場合について説明する。

【００５９】図１８において、図１７と同様なものは同
じ番号を付し、以下その説明を省略する。また、図１８
ではＲ信号Ｄ／Ａ変換を行う場合についてのみ説明し、
Ｇ信号Ｄ／Ａ変換及びＢ信号Ｄ／Ａ変換を行う場合の説
明は省略する。

【００６０】図１８において、１は制御回路、６５は基
準電源６０の出力と制御回路１の出力を加算する演算増
幅器である。図１７の加算器６２はこの演算増幅器６５
と抵抗器６６、６７、６８、６９から構成されている。
７０はデコード回路、７１はＤ／Ａ変換する際の変換電
圧を作成する抵抗ネットワーク、７２は２５５個のスイ
ッチからなるスイッチ群、７３はバッファである。Ｄ／
Ａ変換器６３はこれらデコード回路７０、抵抗ネットワ
ーク７１、スイッチ群７２、バッファ７３で構成されて
いる。基準電源６０、基準電源６１は図１７と同様であ
る。

【００６１】以上のように構成された上記第９の実施の
形態の映像信号処理装置について、以下その動作を説明
する。

【００６２】まず、制御回路１は第８の実施の形態と同
様に、入力されたコントラスト制御信号に応じた制御電
圧Ｖc を出力する。制御回路１の出力は演算増幅器６５
の非反転増幅端子に基準電源６０の出力とともに抵抗器
６６、６７を介して接続され、基準電源６０の出力と制
御回路１の出力を加算する非反転加算器を構成してい
る。これが加算器６２の内部回路である。ここで、抵抗
器６６、６７、６８、６９の抵抗値が同じである時、加
算器６２の演算式を（数９）に示す。

【００６３】

【数９】Ｖo＝Ｖc＋Ｖ1 したがって、コントラスト制御されていない場合、入力
端子に６３のデジタル信号が入力され、制御回路１から
は０Ｖが出力される。よって、Ｖc ＝０より、演算増幅
器６５からはＶo＝Ｖ1が出力される。演算増幅器６５の
出力は抵抗ネットワーク７１の上側基準電圧端子に接続
されており、下側基準電圧端子には基準電源６１の出力
が接続されている。

【００６４】次に、コントラスト制御を行った場合、例
えば、入力端子に１００のコントラスト制御信号が入力
されると、制御回路１からはＶc100（＞０Ｖ）が出力さ
れる。よって、Ｖc＝Ｖc100より、演算増幅器６５から
はＶo＝Ｖ1＋Ｖc100 が出力される。演算増幅器６５の
出力は抵抗ネットワーク７１の上側基準電圧端子に接続
されており、上側基準電圧として基準電源６０の出力に
制御回路１の出力を加算したものを使用する。また、下
側基準電圧として基準電源６１の出力が使用される。こ
のように抵抗ネットワーク７１の上側基準電圧は、コン
トラスト制御信号に追従して変化する。ここで、コント
ラスト制御信号と上側基準電圧の関係を図１９に示す。
Ｄ／Ａ変換器６３において、デコード回路７０は入力デ
ジタル映像信号に対して８ビットのデータから２５５個
のデコード信号を出力する。デコード回路７０からのデ
コード信号により、入力コードに相当するスイッチ群７
２の１個のスイッチをｏｎにしてバッファ７３を介し、
アナログ映像信号を出力する。

【００６５】以上のように、本実施の形態によれば、Ｄ
／Ａ変換器ではコントラスト制御信号に応じて上側基準
電圧が変化するため、高速で常に正確なＤ／Ａ変換が行
えるとともに追従性もよく、また回路規模が大幅に簡単
化されコストも安い映像信号処理装置を実現できる。 （第１０の実施の形態）図２０は、本発明の第１０の実
施の形態における映像信号処理装置のブロック図を示す
ものである。図２０において、図６及び図１７と同様な
ものは同じ番号を付し、以下その説明を省略する。２２
は入力されるブライトネス制御信号に応じた制御電圧を
出力する制御回路、６０は第１の基準電源である基準電
源、６１は第２の基準電源である基準電源、７４は基準
電源６０の出力に制御回路２２の出力を加算する第１の
加算手段としての加算器、７５は基準電源６１の出力に
制御回路２２の出力を加算する第２の加算手段としての
加算器、６３はＤ／Ａ変換器である。２１４はこれら基
準電源６０、基準電源６１、加算器７４、加算器７５、
Ｄ／Ａ変換器６３で構成される赤（Ｒ）信号Ｄ／Ａ変換
手段である。また、２１５は緑（Ｇ）信号Ｄ／Ａ変換手
段、２１６は青（Ｂ）信号Ｄ／Ａ変換手段であり、Ｒ信
号Ｄ／Ａ変換手段２１４と同様の回路により構成されて
いる。

【００６６】以上のように構成された上記第１０の実施
の形態の映像信号処理装置について、以下その動作を説
明する。

【００６７】まず、制御回路２２は第３の実施の形態と
同様に入力されたブライトネス制御信号に応じた制御電
圧をＲ信号Ｄ／Ａ変換手段２１４、Ｇ信号Ｄ／Ａ変換手
段２１５及びＢ信号Ｄ／Ａ変換手段２１６に出力する。
加算器７４は基準電源６０の出力に制御回路２２の出力
を加算する。この加算結果をＤ／Ａ変換器６３の上側基
準電圧入力端子に供給して、Ｄ／Ａ変換する際の上側基
準電圧として使用する。また、加算器７５は基準電源６
１の出力に制御回路２２の出力を加算する。この加算結
果をＤ／Ａ変換器６３の下側基準電圧入力端子に供給し
て、Ｄ／Ａ変換する際の下側基準電圧として使用する。
Ｄ／Ａ変換器６３にはデジタル映像信号が供給され、上
側基準電圧・下側基準電圧を基準としてＤ／Ａ変換し、
アナログ映像信号を出力する。また、Ｇ信号Ｄ／Ａ変換
手段２１５及びＢ信号Ｄ／Ａ変換手段２１６について
も、Ｒ信号Ｄ／Ａ変換手段２１４と同様の回路動作を行
い、アナログ映像信号を出力する。

【００６８】以上のように、本実施の形態によれば、Ｄ
／Ａ変換器６３の上側基準電圧を基準電源６０の出力電
圧に加算器７４を用いて、ブライトネス制御信号に応じ
た制御電圧を加算する。また、Ｄ／Ａ変換器６３の下側
基準電圧には基準電源６１の出力電圧に加算器７５を用
いて、ブライトネス制御信号に応じた制御電圧を加算し
たものを利用する。したがって、回路構成が簡単でコス
トも安く、正確かつ高速なＤ／Ａ変換動作を得ることが
できる。 （第１１の実施の形態）図２１は、本発明の第１１の実
施の形態における映像信号処理装置のより詳細な回路図
を示すものである。本実施の形態では第９の実施の形態
と同様に、Ｄ／Ａ変換器６３に８ビット電圧ポテンショ
メータ型Ｄ／Ａ変換器を使用した場合について説明す
る。

【００６９】図２１において、第３の実施の形態、図１
８及び図１９と同様なものは同じ番号を付し、以下その
説明を省略する。また、図２１ではＲ信号Ｄ／Ａ変換を
行う場合についてのみ説明し、Ｇ信号Ｄ／Ａ変換及びＢ
信号Ｄ／Ａ変換を行う場合の説明は省略する。

【００７０】図２１において、２２は制御回路、６０は
第１の基準電源である基準電源、６１は第２の基準電源
である基準電源、７０はデコード回路、７１は抵抗ネッ
トワーク、７２はスイッチ群、７３はバッファ、７６は
基準電源６０の出力と制御回路２２の出力を加算する演
算増幅器である。図２０の加算器７４はこの演算増幅器
７６と抵抗器７７、７８、７９、８０から構成されてい
る。８１は基準電源６１の出力と制御回路２２の出力を
加算する演算増幅器である。図２０の加算器７５はこの
演算増幅器８１と抵抗器８２、８３、８４、８５から構
成されている。

【００７１】以上のように構成された上記第１１の実施
の形態の映像信号処理装置について、以下その動作を説
明する。

【００７２】まず、制御回路２２は、第３の実施の形態
と同様に、入力されたブライトネス制御信号に応じた制
御電圧Ｖb を出力する。制御回路２２の出力は演算増幅
器７６の非反転増幅端子に基準電源６０の出力とともに
抵抗器７７、７８を介して接続され、基準電源６０の出
力と制御回路２２の出力を加算する非反転加算器を構成
している。これが加算器７４の内部回路である。ここ
で、抵抗器７７、７８、７９、８０の抵抗値が同じであ
る時、加算器７４の演算式を（数１０）に示す。

【００７３】

【数１０】Ｖo＝Ｖb＋Ｖ1 さらに、制御回路２２の出力は演算増幅器８１の非反転
増幅端子にも基準電源６１の出力とともに抵抗器８２、
８３を介して接続され、基準電源６１の出力と制御回路
２２の出力を加算する非反転加算器を構成している。こ
れが加算器７５の内部回路である。ここで、抵抗器８
２、８３、８４、８５の抵抗値が同じである時、加算器
７５の演算式を（数１１）に示す。

【００７４】

【数１１】Ｖo＝Ｖb＋Ｖ2 したがって、ブライトネス制御されていない場合、入力
端子に６３のデジタル信号が入力され、制御回路２２か
らは０Ｖが出力される。よって、Ｖb＝０より、演算増
幅器７６からはＶo＝Ｖ1が出力され、演算増幅器８１か
らはＶo＝Ｖ2が出力される。演算増幅器７６の出力は抵
抗ネットワーク７１の上側基準電圧端子に接続されてお
り、下側基準電圧端子には演算増幅器８１の出力が接続
される。

【００７５】次に、ブライトネス制御を行った場合、例
えば、入力端子に１００のブライトネス制御信号が入力
されると、制御回路２２からはＶb100（＞０Ｖ）が出力
される。よって、Ｖb＝Ｖb100より、演算増幅器７６か
らはＶo＝Ｖ1＋Ｖb100 が出力される。演算増幅器７６
の出力は抵抗ネットワーク７１の上側基準電圧端子に接
続され、上側基準電圧として基準電源６０の出力に制御
回路２２の出力を加算したものを使用する。また、演算
増幅器８１からはＶo＝Ｖ2＋Ｖb100が出力され、抵抗ネ
ットワーク７１の下側基準電圧端子に接続される。そし
て、下側基準電圧として基準電源６１の出力に制御回路
２２の出力を加算したものが使用される。このように抵
抗ネットワーク７１の上側基準電圧、下側基準電圧は、
ブライトネス制御信号に追従して変化する。ここで、ブ
ライトネス制御信号と下側基準電圧の関係を図２２に示
す。Ｄ／Ａ変換器６３において、デコード回路７０は入
力デジタル映像信号の８ビットのデータから２５５個の
デコード信号を出力する。デコード回路７０からのデコ
ード信号により、入力コードに相当するスイッチ群７２
の１個のスイッチをｏｎにしてバッファ７３を介し、ア
ナログ映像信号を出力する。

【００７６】以上のように、本実施の形態によれば、Ｄ
／Ａ変換器ではブライトネス制御信号に応じて上側基準
電圧、下側基準電圧が変化するため、高速で常に正確な
Ｄ／Ａ変換が行えるとともに追従性もよく、また回路規
模が大幅に簡単化されコストも安い映像信号処理装置を
実現できる。 （第１２の実施の形態）図２３は、本発明の第１２の実
施の形態における映像信号処理装置の詳細な回路図を示
すものである。図２３において、図１０及び図１８と同
様なものは同じ番号を付し、以下その説明を省略する。
また、図２３ではＲ信号Ｄ／Ａ変換を行う場合について
のみ説明し、Ｇ信号Ｄ／Ａ変換及びＢ信号Ｄ／Ａ変換を
行う場合の説明は省略する。

【００７７】図２３において、３６は乗算型Ｄ／Ａ変換
器、８６は基準電源６０の出力と乗算型Ｄ／Ａ変換器３
６の出力を加算する演算増幅器である。７０はデコード
回路、７１は抵抗ネットワーク、７２はスイッチ群、７
３はバッファである。基準電源６０、基準電源６１は図
１８と同様である。

【００７８】以上のように構成された上記第１２の実施
の形態の映像信号処理装置について、以下その動作を説
明する。

【００７９】まず、乗算型Ｄ／Ａ変換器３６は第５の実
施の形態と同様に、入力されたユニフォミティ補正信号
に応じた制御電圧を出力する。乗算型Ｄ／Ａ変換器３６
の出力は演算増幅器８６の非反転増幅端子に基準電源６
０の出力とともに抵抗器８７、８８を介して接続され、
基準電源６０の出力と乗算型Ｄ／Ａ変換器３６の出力を
加算する非反転加算器を構成している。ここで、抵抗器
８７、８８、８９、９０の抵抗値が同じである時、演算
増幅器８６の演算式を（数１２）に示す。

【００８０】

【数１２】Ｖo＝Ｖu＋Ｖ1 したがって、ユニフォミティ補正されていない場合、乗
算型Ｄ／Ａ変換器３６からは０Ｖが出力される。よっ
て、Ｖu＝０より、演算増幅器８６からはＶo＝Ｖ1 が出
力される。演算増幅器８６の出力は抵抗ネットワーク７
１の上側基準電圧端子に接続されており、下側基準電圧
端子には基準電源６１の出力が接続されている。

【００８１】次に、ユニフォミティ補正を行った場合、
例えば、入力端子にパラボラ波形のユニフォミティ補正
信号が入力されると、乗算型Ｄ／Ａ変換器３６からは図
１１（ｂ）に示すような制御電圧が出力される。演算増
幅器８６の出力は抵抗ネットワーク７１の上側基準電圧
端子に接続されており、上側基準電圧として基準電源６
０の出力と乗算型Ｄ／Ａ変換器３６の出力を加算したも
のを使用する。また、下側基準電圧として基準電源６１
の出力が使用される。このように抵抗ネットワーク７１
の上側基準電圧は、ユニフォミティ補正信号に追従して
変化する。ここで、ユニフォミティ補正波形と上側基準
電圧、下側基準電圧の関係は図１２と同様である。入力
デジタル映像信号はデコード回路７０により８ビットの
データから２５５個のデコード信号に変換されて出力さ
れる。デコード回路７０からのデコード信号により、入
力コードに相当するスイッチ群７２の１個のスイッチを
ｏｎにしてバッファ７３を介し、アナログ映像信号を出
力する。

【００８２】以上のように、本実施の形態によれば、Ｄ
／Ａ変換器ではユニフォミティ補正信号に応じて上側基
準電圧が変化するため、高速で常に正確なＤ／Ａ変換が
行えるとともに追従性もよく、また回路規模が大幅に簡
単化されコストも安い映像信号処理装置を実現できる。 （第１３の実施の形態）図２４は、本発明の第１３の実
施の形態における映像信号処理装置のブロック図を示す
ものである。図２４において、図１３及び図２０と同様
のものは同じ番号を付し、以下説明を省略する。４４は
入力されるゲイン制御信号及びバイアス制御信号に応じ
た制御電圧を出力する制御回路、６０は第１の基準電源
である基準電源、６１は第２の基準電源である基準電
源、９１は基準電源６０の出力と制御回路４４の出力を
加算する第１の加算手段としての加算器、９２は基準電
源６１の出力と制御回路４４の出力を加算する第２の加
算手段としての加算器、６３はＤ／Ａ変換器である。２
１７はこれら制御回路４４、基準電源６０、基準電源６
１、加算器９１、加算器９２、Ｄ／Ａ変換器６３で構成
されるＲ信号Ｄ／Ａ変換手段である。また、２１８はＧ
信号Ｄ／Ａ変換手段、２１９はＢ信号Ｄ／Ａ変換手段で
あり、Ｒ信号Ｄ／Ａ変換手段２１７と同様の回路で構成
されている。

【００８３】以上のように構成された上記第１３の実施
の形態の映像信号処理装置について、以下その動作を説
明する。

【００８４】まず、制御回路４４は入力されたゲイン制
御信号及びバイアス制御信号に応じた制御電圧を出力す
る。ただし、ゲイン制御及びバイアス制御が行われてい
ない場合は０Ｖを出力する。加算器９１は基準電源６０
の出力と制御回路４４の出力を加算する。この加算結果
をＤ／Ａ変換器６３の上側基準電圧入力端子に供給し
て、Ｄ／Ａ変換する際の上側基準電圧として使用する。
また、加算器９２は基準電源６１の出力と制御回路４４
の出力を加算する。この加算結果はＤ／Ａ変換器６３の
下側基準電圧入力端子に供給され、Ｄ／Ａ変換する際の
下側基準電圧として使用する。Ｄ／Ａ変換器６３のデジ
タル入力端子にはデジタル映像信号が供給され、上側基
準電圧・下側基準電圧を基準としてＤ／Ａ変換し、アナ
ログ映像信号を出力する。また、Ｇ信号Ｄ／Ａ変換手段
２１８及びＢ信号Ｄ／Ａ変換手段２１９についても、Ｒ
信号Ｄ／Ａ変換手段２１７と同様の回路動作を行い、ア
ナログ映像信号を出力する。

【００８５】以上のように、本実施の形態によれば、Ｄ
／Ａ変換器６３の上側基準電圧を加算器９１を用いて、
基準電源６０の出力電圧とゲイン制御信号及びバイアス
制御信号に応じた制御電圧を加算して得る。また、Ｄ／
Ａ変換器６３の下側基準電圧を加算器９２を用いて、基
準電源６１の出力電圧とバイアス制御信号に応じた制御
電圧を加算して得る。したがって、回路構成が簡単でコ
ストも安く、正確かつ高速なＤ／Ａ変換動作を得ること
ができる。 （第１４の実施の形態）図２５は、本発明の第１４の実
施の形態における映像信号処理装置のより詳細な回路図
を示すものである。図２５において、図１４、図２１及
び図２４と同様なものは同じ番号を付し、以下その説明
を省略する。また、図２５ではＲ信号Ｄ／Ａ変換を行う
場合についてのみ説明し、Ｇ信号Ｄ／Ａ変換及びＢ信号
Ｄ／Ａ変換を行う場合の説明は省略する。

【００８６】図２５において、４７は入力されたゲイン
制御信号をアナログ信号に変換するＤ／Ａ変換器、４８
は入力されたバイアス制御信号をアナログ信号に変換す
るＤ／Ａ変換器、９３は基準電源６０の出力とＤ／Ａ変
換器４７の出力とＤ／Ａ変換器４８の出力を加算する演
算増幅器である。図２４の加算器９１はこの演算増幅器
９３と抵抗器９４、９５、９６、９７、９８から構成さ
れている。また、９９は基準電源６１の出力とＤ／Ａ変
換器４８の出力を加算する演算増幅器である。図２４の
加算器９２はこの演算増幅器９９と抵抗器１００、１０
１、１０２、１０３から構成されている。基準電源６
０、基準電源６１、Ｄ／Ａ変換器６３は、上述の第８〜
１１の実施の形態と同様である。

【００８７】以上のように構成された上記第１４の実施
の形態の映像信号処理装置について、以下その動作を説
明する。

【００８８】まず、基準電源６０からは、ゲイン制御及
びバイアス制御が行われていない場合の最大可変範囲電
圧とペデスタル電圧との差分電圧が出力され、基準電源
６１からは、バイアス制御が行われていない場合の最小
可変範囲電圧とペデスタル電圧との差分電圧が出力され
ている。

【００８９】次に、ゲイン制御及びバイアス制御の動作
について説明する。ゲイン制御信号及びバイアス制御信
号は、例えばマイクロコンピュータ等で入力され、Ｄ／
Ａ変換器４７及びＤ／Ａ変換器４８に供給される。ま
た、Ｄ／Ａ変換器４７及びＤ／Ａ変換器４８に入力され
るゲイン制御信号及びバイアス制御信号は０〜１２７の
デジタル信号とする。入力端子にゲイン制御信号が入力
されると、ゲイン制御信号はＤ／Ａ変換器４７に供給さ
れて、ゲイン制御電圧に変換される。また、入力端子に
バイアス制御信号が入力されると、バイアス制御信号は
Ｄ／Ａ変換器４８に供給されて、バイアス制御電圧に変
換される。ここで、ゲイン制御信号及びバイアス制御信
号に６３が入力されたときには、Ｄ／Ａ変換器４７及び
Ｄ／Ａ変換器４８からは０Ｖが出力される。Ｄ／Ａ変換
器４７の出力とＤ／Ａ変換器４８の出力は、演算増幅器
９３の非反転増幅端子に基準電源６０の出力とともに抵
抗器９４、９５、９６を介して接続されており、出力側
の抵抗器９７、９８とともに基準電源６０の出力とＤ／
Ａ変換器４７の出力とＤ／Ａ変換器４８の出力を加算す
る非反転加算器を構成している。これが加算器９１の内
部回路である。ここで、抵抗器９４、９５、９６、９
７、９８の抵抗値が同じである時、加算器９１の演算式
を（数１３）に示す。

【００９０】

【数１３】Ｖo＝Ｖg＋Ｖb＋Ｖ1 同様に、Ｄ／Ａ変換器４８の出力は、演算増幅器９９の
非反転増幅端子に基準電源６１の出力とともに抵抗器１
００、１０１を介して接続されており、出力側の抵抗１
０２、１０３とともに基準電源６１の出力とＤ／Ａ変換
器４８の出力を加算する非反転加算器を構成している。
これが加算器９２の内部回路である。ここで、抵抗器１
００、１０１、１０２、１０３の抵抗値が同じである
時、加算器９２の演算式を（数１４）に示す。

【００９１】

【数１４】Ｖo＝Ｖb＋Ｖ2 したがって、ゲイン制御及びバイアス制御されていない
場合、入力端子に６３のゲイン制御信号が入力され、Ｄ
／Ａ変換器４７からは０Ｖが出力される。また、入力端
子に６３のバイアス制御信号が入力され、Ｄ／Ａ変換器
４８からは０Ｖが出力される。よって、Ｖg＝０、Ｖb＝
０より、演算増幅器９３からはＶo＝Ｖ1が出力される。
また、演算増幅器９９からはＶo＝Ｖ2 が出力される。
演算増幅器９３の出力は抵抗ネットワーク７１の上側基
準電圧端子に接続されており、上側基準電圧として基準
電源６０の出力を使用する。同様に下側基準電圧として
基準電源６１の出力が使用される。

【００９２】次に、ゲイン制御及びバイアス制御を行っ
た場合、入力端子に入力されたゲイン制御信号に応じて
Ｄ／Ａ変換器４７からゲイン制御電圧が出力される。ま
た、入力端子に入力されたバイアス制御信号に応じてＤ
／Ａ変換器４８からバイアス制御電圧が出力される。よ
って、演算増幅器９３からはＶo＝Ｖ1＋Ｖg＋Ｖbが出力
される。演算増幅器９９の出力は抵抗ネットワーク７１
の上側基準電圧端子に接続されており、上側基準電圧と
してＤ／Ａ変換器４７の出力とＤ／Ａ変換器４８の出力
と基準電源６０の出力を加算したものを使用する。同様
に下側基準電圧としてＤ／Ａ変換器４８の出力と基準電
源６１の出力を加算したものが使用される。図２６
（ａ）にバイアス制御が行われていない場合のゲイン制
御信号とＤ／Ａ変換器６３の上側基準電圧の関係を示
す。また、図２６（ｂ）にゲイン制御が行われていない
場合のバイアス制御信号とＤ／Ａ変換器６３の上側基準
電圧、下側基準電圧の関係を示す。このようにＤ／Ａ変
換器６３の上側基準電圧、下側基準電圧は、図２６に示
すように、ゲイン制御信号及びバイアス制御信号に追従
して変化する。Ｄ／Ａ変換器６３ではこれらの上側基準
電圧、下側基準電圧を使用して入力デジタル映像信号を
Ｄ／Ａ変換し、アナログ映像信号を出力する。

【００９３】以上のように本実施の形態によれば、Ｄ／
Ａ変換器ではゲイン制御信号及びバイアス制御信号に応
じて上側基準電圧及び下側基準電圧が変化するため、高
速で常に正確なＤ／Ａ変換が行えるとともに追従性もよ
く、また回路規模が大幅に簡単化されコストも安い映像
信号処理装置を実現できる。

【００９４】以上説明したように、第１及び第２の実施
の形態によれば、デジタルコントラスト制御回路を高速
化させるとともに、回路規模が大幅に簡単化されコスト
も安い映像信号処理装置を実現することができる。

【００９５】また、第３及び第４の実施の形態によれ
ば、デジタルブライトネス制御回路を高速化させるとと
もに、回路規模が大幅に簡単化されコストも安い映像信
号処理装置を実現することができる。

【００９６】また、第５の実施の形態によれば、デジタ
ルユニフォミティ補正回路を高速化させるとともに、回
路規模が大幅に簡単化されコストも安い映像信号処理装
置を実現することができる。

【００９７】また、第６及び第７の実施の形態によれ
ば、デジタルゲイン・バイアス制御回路を高速化させる
とともに、回路規模が大幅に簡単化されコストも安い映
像信号処理装置を実現することができる。

【００９８】また、第８及び第９の実施の形態によれ
ば、デジタルコントラスト制御回路を高速化させるとと
もに、回路規模が大幅に簡単化されコストも安い映像信
号処理装置を実現することができる。

【００９９】また、第１０及び第１１の実施の形態によ
れば、デジタルブライトネス制御回路を高速化させると
ともに、回路規模が大幅に簡単化されコストも安い映像
信号処理装置を実現することができる。

【０１００】また、第１２の実施の形態によれば、デジ
タルユニフォミティ補正回路を高速化させるとともに、
回路規模が大幅に簡単化されコストも安い映像信号処理
装置を実現することができる。

【０１０１】また、第１３及び第１４の実施の形態によ
れば、デジタルゲイン・バイアス制御回路を高速化させ
るとともに、回路規模が大幅に簡単化されコストも安い
映像信号処理装置を実現することができる。

【０１０２】なお、上記第１から第７までの実施の形態
では、Ａ／Ｄ変換器の基準電圧として上側と下側の２種
の基準電源を使用したが、上側基準電圧と下側基準電圧
の差を出力する１つの基準電源に置き換え、この基準電
源をサンプルホールド回路４の出力によってレベルシフ
トしてもよい。

【０１０３】また、上記第１から第７までの実施の形態
の内、任意の複数を組み合わせてもよい。

【０１０４】また、上記第８から第１４までの実施の形
態の内、任意の複数を組み合わせてもよい。

【０１０５】

【発明の効果】以上述べたところから明らかなように本
発明は、映像信号とその映像信号に所定種類の制御を行
うための制御信号に基づき、Ａ／Ｄ変換器の上側基準電
圧及び／又は下側基準電圧を変更し、その変更されたＡ
／Ｄ変換器によってアナログ映像信号をデジタル化する
ので、回路規模が小さく簡単でコストも安く、また動作
速度が非常に高速であるという長所を有する。

【図面の簡単な説明】

【図１】本発明の第１の実施の形態における映像信号処
理装置のブロック図である。

【図２】本発明の第２の実施の形態における映像信号処
理装置の回路図である。

【図３】同第２の実施の形態における動作を示す波形図
である。

【図４】同第２の実施の形態におけるコントラスト制御
信号とＤ／Ａ変換器の出力との関係図である。

【図５】同第２の実施の形態におけるコントラスト制御
信号とＡ／Ｄ変換器の上側基準電圧との関係図である。

【図６】本発明の第３の実施の形態における映像信号処
理装置のブロック図である。

【図７】本発明の第４の実施の形態における映像信号処
理装置の回路図である。

【図８】同第４の実施の形態におけるブライトネス制御
信号とＤ／Ａ変換器の出力との関係図である。

【図９】同第４の実施の形態におけるブライトネス制御
信号とＡ／Ｄ変換器の上側基準電圧、下側基準電圧との
関係図である。

【図１０】本発明の第５の実施の形態における映像信号
処理装置の回路図である。

【図１１】同第５の実施の形態におけるユニフォミティ
補正信号の波形図である。

【図１２】同第５の実施の形態におけるＡ／Ｄ変換器の
上側基準電圧、下側基準電圧の波形図である。

【図１３】本発明の第６の実施の形態における映像信号
処理装置のブロック図である。

【図１４】本発明の第７の実施の形態における映像信号
処理装置の回路図である。

【図１５】同第７の実施の形態におけるゲイン・バイア
ス制御信号とＤ／Ａ変換器の出力との関係図である。

【図１６】同第７の実施の形態におけるゲイン・バイア
ス制御信号とＡ／Ｄ変換器の上側基準電圧、下側基準電
圧との関係図である。

【図１７】本発明の第８の実施の形態における映像信号
処理装置のブロック図である。

【図１８】本発明の第９の実施の形態における映像信号
処理装置の回路図である。

【図１９】同第９の実施の形態のコントラスト制御信号
とＤ／Ａ変換器の上側基準電圧との関係図である。

【図２０】本発明の第１０の実施の形態における映像信
号処理装置のブロック図である。

【図２１】本発明の第１１の実施の形態における映像信
号処理装置の回路図である。

【図２２】同第１１の実施の形態におけるブライトネス
制御信号とＤ／Ａ変換器の上側基準電圧、下側基準電圧
との関係図である。

【図２３】本発明の第１２の実施の形態における映像信
号処理装置の回路図である。

【図２４】本発明の第１３の実施の形態における映像信
号処理装置のブロック図である。

【図２５】本発明の第１４の実施の形態における映像信
号処理装置の回路図である。

【図２６】同第１４の実施の形態におけるゲイン・バイ
アス制御信号とＤ／Ａ変換器の上側基準電圧、下側基準
電圧との関係図である。

【図２７】従来例における映像信号処理装置のブロック
図である。

【符号の説明】

１ 制御回路 ２、３ 基準電源 ４ サンプルホールド回路 ５、６ 加算器 ７ Ａ／Ｄ変換器 ８ サンプリングスイッチ ９ ホールドコンデンサ １０ バッファ １１ Ｄ／Ａ変換器 １２、１７ 演算増幅器 ６３ Ｄ／Ａ変換器 ２０１ Ｒ信号Ａ／Ｄ変換手段 ２０２ Ｇ信号Ａ／Ｄ変換手段 ２０３ Ｂ信号Ａ／Ｄ変換手段 ２１１ Ｒ信号Ｄ／Ａ変換手段 ２１２ Ｇ信号Ｄ／Ａ変換手段 ２１３ Ｂ信号Ｄ／Ａ変換手段

───────────────────────────────────────────────────── フロントページの続き (72)発明者 三木 豊 大阪府門真市大字門真1006番地 松下電器 産業株式会社内

Claims (16)

【特許請求の範囲】
1. 【請求項１】 映像信号とその映像信号に所定種類の制
   御を行うための制御信号に基づき、Ａ／Ｄ変換器の上側
   基準電圧及び／又は下側基準電圧を変更し、その変更さ
   れたＡ／Ｄ変換器によってアナログ映像信号をデジタル
   化することを特徴とする映像信号デジタル化方法。
2. 【請求項２】 映像信号に所定種類の制御を行うための
   制御信号を出力する映像信号制御手段と、第１の基準電
   源と、第２の基準電源と、入力Ｒ、Ｇ、Ｂアナログ映像
   信号のそれぞれのペデスタルレベルを取り込み維持する
   サンプルホールド手段と、そのサンプルホールド手段の
   Ｒ、Ｇ、Ｂ信号のそれぞれの出力に前記出力される制御
   信号と前記第１の基準電源の出力を加算する第１の加算
   手段と、前記サンプルホールド手段のＲ、Ｇ、Ｂ信号の
   それぞれの出力に前記第２の基準電源の出力を加算する
   第２の加算手段と、前記第１の加算手段の出力を第１の
   基準電圧とし、前記第２の加算手段の出力を第２の基準
   電圧とし、前記入力Ｒ、Ｇ、Ｂ映像信号それぞれのアナ
   ログ映像信号をデジタル映像信号に変換するＡ／Ｄ変換
   器を備えたことを特徴とする映像信号処理装置。
3. 【請求項３】 映像信号制御手段が、コントラスト制御
   手段、あるいはユニフォミティ調整手段であることを特
   徴とする請求項２記載の映像信号処理装置。
4. 【請求項４】 映像信号制御手段が、前記コントラスト
   制御手段の場合は、コントラスト制御データに応じた直
   流電圧を１種類出力し、その出力を前記第１の加算手段
   に供給することを特徴とする請求項３記載の映像信号処
   理装置。
5. 【請求項５】 映像信号制御手段が、前記ユニフォミテ
   ィ調整手段の場合は、ＲＧＢそれぞれのユニフォミティ
   調整データに応じた信号を３種類出力し、その出力を前
   記第１の加算手段に供給することを特徴とする請求項３
   記載の映像信号処理装置。
6. 【請求項６】 映像信号制御手段が、ブライトネス制御
   手段、あるいはＲ、Ｇ、Ｂ信号それぞれのゲイン・バイ
   アス調整を行うゲイン・バイアス制御手段であって、前
   記第２の加算手段は、更に、前記ブライトネス制御手段
   の出力、あるいは前記ゲイン・バイアス制御手段の出力
   も加算することを特徴とする請求項２記載の映像信号処
   理装置。
7. 【請求項７】 映像信号制御手段が、前記ブライトネス
   制御手段の場合は、ブライトネス制御データに応じた直
   流電圧を１種類出力し、その出力を前記第１の加算手段
   及び前記第２の加算手段に供給することを特徴とする請
   求項６記載の映像信号処理装置。
8. 【請求項８】 映像信号制御手段が、前記ゲイン・バイ
   アス制御手段の場合は、ＲＧＢそれぞれのゲイン制御デ
   ータに応じた３種類の直流電圧と、バイアス制御データ
   に応じた３種類の直流電圧を出力し、前記ゲイン制御デ
   ータに応じた３種類の直流電圧を前記第１の加算手段に
   供給し、前記バイアス制御データに応じた３種類の直流
   電圧を前記第１の加算手段と前記第２の加算手段に供給
   することを特徴とする請求項６記載の映像信号処理装
   置。
9. 【請求項９】 映像信号とその映像信号に所定種類の制
   御を行うための制御信号に基づき、Ｄ／Ａ変換器の上側
   基準電圧及び／又は下側基準電圧を変更し、その変更さ
   れたＤ／Ａ変換器によってデジタル映像信号をアナログ
   化することを特徴とする映像信号アナログ化方法。
10. 【請求項１０】 映像信号に所定種類の制御を行うため
    の制御信号を出力する映像信号制御手段と、第１の基準
    電源と、第２の基準電源と、前記第１の基準電源の出力
    に前記映像信号制御手段の出力を加算する第１の加算手
    段と、その第１の加算手段の出力を第１の基準電圧と
    し、前記第２の基準電源の出力を第２の基準電圧とし、
    入力Ｒ、Ｇ、Ｂ映像信号それぞれのデジタル映像信号を
    アナログ映像信号に変換するＤ／Ａ変換器とを備えたこ
    とを特徴とする映像信号処理装置。
11. 【請求項１１】 映像信号制御手段が、コントラスト制
    御手段、あるいはユニフォミティ調整手段であることを
    特徴とする請求項１０記載の映像信号処理装置。
12. 【請求項１２】 映像信号制御手段が、前記コントラス
    ト制御手段の場合は、コントラスト制御データに応じた
    直流電圧を１種類出力し、その出力を前記第１の加算手
    段に供給することを特徴とする請求項１１記載の映像信
    号処理装置。
13. 【請求項１３】 映像信号制御手段が、前記ユニフォミ
    ティ調整手段の場合は、ＲＧＢそれぞれのユニフォミテ
    ィ調整データに応じた信号を３種類出力し、その出力を
    前記第１の加算手段に供給することを特徴とする請求項
    １１記載の映像信号処理装置。
14. 【請求項１４】 映像信号制御手段が、ブライトネス制
    御手段、あるいはＲ、Ｇ、Ｂ信号それぞれのゲイン・バ
    イアス調整を行うゲイン・バイアス制御手段であって、
    更に、前記第２の基準電源の出力に前記ブライトネス制
    御手段の出力、あるいは前記ゲイン・バイアス制御手段
    の出力を加算する第２の加算手段を備えたことを特徴と
    する請求項１０記載の映像信号処理装置。
15. 【請求項１５】 映像信号制御手段が、前記ブライトネ
    ス制御手段の場合は、ブライトネス制御データに応じた
    直流電圧を１種類出力し、その出力を前記第１の加算手
    段及び前記第２の加算手段に供給することを特徴とする
    請求項１４記載の映像信号処理装置。
16. 【請求項１６】 映像信号制御手段が、前記ゲイン・バ
    イアス制御手段の場合は、ＲＧＢそれぞれのゲイン制御
    データに応じた３種類の直流電圧と、バイアス制御デー
    タに応じた３種類の直流電圧を出力し、前記ゲイン制御
    データに応じた３種類の直流電圧を前記第１の加算手段
    に供給し、前記バイアス制御データに応じた３種類の直
    流電圧を前記第１の加算手段と前記第２の加算手段に供
    給することを特徴とする請求項１４記載の映像信号処理
    装置。