JPH0983362A - フィードバック・クランプ回路 - Google Patents
フィードバック・クランプ回路Info
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- JPH0983362A JPH0983362A JP7262046A JP26204695A JPH0983362A JP H0983362 A JPH0983362 A JP H0983362A JP 7262046 A JP7262046 A JP 7262046A JP 26204695 A JP26204695 A JP 26204695A JP H0983362 A JPH0983362 A JP H0983362A
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Abstract
(57)【要約】
【課題】 Ａ／Ｄ変換器の出力デジタル信号のＤＣ変動
を大幅に軽減できるフィードバック・クランプ回路。 【解決手段】 入力アナログ信号をＡ／Ｄ変換器２０１
にてデジタル信号に変換した出力Ａと、基準レベルＢを
コンパレータ２０２で比較した結果に基づき、入力アナ
ログ信号のＤＣレベルを制御することで所定のクランプ
動作を行うフィードバック・クランプ回路において、Ａ
／Ｄ変換器の変換入力レンジを定める基準電圧入力のＶ
T、ＶBの少なくともいずれか一方を、クランプ期間を含
む所定の期間のみ変更するスイッチＳＷ３とＳＷ４、及
びそれらスイッチを制御するクランプパルスＣＰ等で構
成する変更手段を有している。
を大幅に軽減できるフィードバック・クランプ回路。 【解決手段】 入力アナログ信号をＡ／Ｄ変換器２０１
にてデジタル信号に変換した出力Ａと、基準レベルＢを
コンパレータ２０２で比較した結果に基づき、入力アナ
ログ信号のＤＣレベルを制御することで所定のクランプ
動作を行うフィードバック・クランプ回路において、Ａ
／Ｄ変換器の変換入力レンジを定める基準電圧入力のＶ
T、ＶBの少なくともいずれか一方を、クランプ期間を含
む所定の期間のみ変更するスイッチＳＷ３とＳＷ４、及
びそれらスイッチを制御するクランプパルスＣＰ等で構
成する変更手段を有している。
Description
【０００１】
【発明の属する技術分野】本発明は、画像信号をＡ／Ｄ
変換する際に使用するフィードバック・クランプ回路に
関するものである。
変換する際に使用するフィードバック・クランプ回路に
関するものである。
【０００２】
【従来の技術】画像信号をＡ／Ｄ変換する際、画像信号
に含まれる黒基準区間をＡ／Ｄ変換入力レンジ内の所定
のＤＣレベルに固定するために、図１２に示すようなデ
ジタルフィードバック型クランプ回路（以下、ＤＦＢ型
クランプ回路と略す）が使用される場合がある。
に含まれる黒基準区間をＡ／Ｄ変換入力レンジ内の所定
のＤＣレベルに固定するために、図１２に示すようなデ
ジタルフィードバック型クランプ回路（以下、ＤＦＢ型
クランプ回路と略す）が使用される場合がある。
【０００３】図１２において、２０１はＡ／Ｄ変換器、
２０２はＡ／Ｄ変換器２０１の出力をクランプ基準レベ
ル（デジタル値）とレベル比較するためのコンパレー
タ、２０３はＬＰＦ部（例えば、図示のようにＲ２、Ｃ
２等から構成される。もちろん別の構成でも構わない）
である。Ａ／Ｄ変換器２０１のＡ／Ｄ変換入力レンジは
ＶT（上側基準電圧）、ＶB（下側基準電圧）で定まり、
ＶB〜ＶTの間の入力信号を、例えば、０〜２５５の（８
ｂｉｔ出力のＡ／Ｄ変換器の場合）デジタル信号に変換
する。なお、変換は図示しないクロックの“立上がり
“あるいは“立下がり“エッジに同期して行われる。
２０２はＡ／Ｄ変換器２０１の出力をクランプ基準レベ
ル（デジタル値）とレベル比較するためのコンパレー
タ、２０３はＬＰＦ部（例えば、図示のようにＲ２、Ｃ
２等から構成される。もちろん別の構成でも構わない）
である。Ａ／Ｄ変換器２０１のＡ／Ｄ変換入力レンジは
ＶT（上側基準電圧）、ＶB（下側基準電圧）で定まり、
ＶB〜ＶTの間の入力信号を、例えば、０〜２５５の（８
ｂｉｔ出力のＡ／Ｄ変換器の場合）デジタル信号に変換
する。なお、変換は図示しないクロックの“立上がり
“あるいは“立下がり“エッジに同期して行われる。
【０００４】コンパレータ２０２では、Ａ／Ｄ変換器の
デジタル出力（Ａ入力）と、クランプ基準レベル（Ｂ入
力）の信号レベルの大小を比較する。そして、Ｂ≧Ａ、
の時に“Ｈ“を出力しそれ以外では“Ｌ“を出力する端
子と、Ａ≠Ｂ、の時に“Ｈ“を出力しそれ以外では“Ｌ
“を出力する端子を持つ。
デジタル出力（Ａ入力）と、クランプ基準レベル（Ｂ入
力）の信号レベルの大小を比較する。そして、Ｂ≧Ａ、
の時に“Ｈ“を出力しそれ以外では“Ｌ“を出力する端
子と、Ａ≠Ｂ、の時に“Ｈ“を出力しそれ以外では“Ｌ
“を出力する端子を持つ。
【０００５】ＳＷ３とＡＮＤゲート２０４では、コンパ
レータ２０２からの２ケの出力より次の（１）〜（３−
ｂ）の動作を行う。なお、ＣＰパルスは図１３のタイミ
ングチャートに示すように、入力映像信号ａの黒レベル
期間をクランプするためのクランクパルスｂである。 （１）、ＣＰパルスが“Ｌ“の時 − ＳＷ３はＯＦＦ （２）、Ａ＝Ｂの時 − ＳＷ３はＯＦＦ （３）、ＣＰパルスが“Ｈ“、且つＡ≠Ｂの時 − ＳＷ３はＯＮ （３−ａ）、ＣＰパルスが“Ｈ“、且つＡ＞Ｂの時− ＳＷ３はＯＮ、出力は “Ｌ“ （３−ｂ）、ＣＰパルスが“Ｈ“、且つＡ＜Ｂの時− ＳＷ３はＯＮ、出力は “Ｈ“ つまり、ＣＰパルスが“Ｈ“で、且つ、Ａ≠Ｂの時だけ
ＳＷ３は“ＯＮ“となり、Ａ＞Ｂ、Ａ＜Ｂの関係に応じ
て“Ｌ“、“Ｈ“が出力される。
レータ２０２からの２ケの出力より次の（１）〜（３−
ｂ）の動作を行う。なお、ＣＰパルスは図１３のタイミ
ングチャートに示すように、入力映像信号ａの黒レベル
期間をクランプするためのクランクパルスｂである。 （１）、ＣＰパルスが“Ｌ“の時 − ＳＷ３はＯＦＦ （２）、Ａ＝Ｂの時 − ＳＷ３はＯＦＦ （３）、ＣＰパルスが“Ｈ“、且つＡ≠Ｂの時 − ＳＷ３はＯＮ （３−ａ）、ＣＰパルスが“Ｈ“、且つＡ＞Ｂの時− ＳＷ３はＯＮ、出力は “Ｌ“ （３−ｂ）、ＣＰパルスが“Ｈ“、且つＡ＜Ｂの時− ＳＷ３はＯＮ、出力は “Ｈ“ つまり、ＣＰパルスが“Ｈ“で、且つ、Ａ≠Ｂの時だけ
ＳＷ３は“ＯＮ“となり、Ａ＞Ｂ、Ａ＜Ｂの関係に応じ
て“Ｌ“、“Ｈ“が出力される。
【０００６】一方、ＣＰパルスが“Ｌ“あるいはＡ＝Ｂ
の時は、ＳＷ３はＯＦＦとなり出力はハイインピーダン
ス状態となる。従って、コンパレータ２０２、ＳＷ３、
ＡＮＤゲート２０４によってＣＰパルス期間のみ、Ａ／
Ｄ変換出力Ａとクランプ基準レベルＢが比較され、以下
の出力を行う。 １、Ａ＞Ｂの時、“Ｌ“を出力 ２、Ａ＝Ｂの時、ハイインピーダンス ３、Ａ＜Ｂの時、“Ｈ“を出力 次のＬＰＦ部２０３ではこれらの出力に対して高周波成
分を取り除く。Ｃ１とＳＷ１は通常のパルス（スイッ
チ）クランプ回路を構成し、ＣＰパルス期間だけ入力信
号をＬＰＦ部２０３の出力にクランプするように動作す
る。すなわち、入力信号の黒レベル期間のＡ／Ｄ変換出
力Ａが、クランプ基準レベルＢより低い場合は、入力信
号のＤＣレベルを上げるようにクランプ回路が動作し、
入力信号の黒レベル期間のＡ／Ｄ変換出力Ａがクランプ
基準レベルＢより高い場合は、入力信号のＤＣレベルを
下げるようにクランプ回路が動作する。
の時は、ＳＷ３はＯＦＦとなり出力はハイインピーダン
ス状態となる。従って、コンパレータ２０２、ＳＷ３、
ＡＮＤゲート２０４によってＣＰパルス期間のみ、Ａ／
Ｄ変換出力Ａとクランプ基準レベルＢが比較され、以下
の出力を行う。 １、Ａ＞Ｂの時、“Ｌ“を出力 ２、Ａ＝Ｂの時、ハイインピーダンス ３、Ａ＜Ｂの時、“Ｈ“を出力 次のＬＰＦ部２０３ではこれらの出力に対して高周波成
分を取り除く。Ｃ１とＳＷ１は通常のパルス（スイッ
チ）クランプ回路を構成し、ＣＰパルス期間だけ入力信
号をＬＰＦ部２０３の出力にクランプするように動作す
る。すなわち、入力信号の黒レベル期間のＡ／Ｄ変換出
力Ａが、クランプ基準レベルＢより低い場合は、入力信
号のＤＣレベルを上げるようにクランプ回路が動作し、
入力信号の黒レベル期間のＡ／Ｄ変換出力Ａがクランプ
基準レベルＢより高い場合は、入力信号のＤＣレベルを
下げるようにクランプ回路が動作する。
【０００７】なお、入力信号の黒レベル期間のＡ／Ｄ変
換出力Ａがクランプ基準レベルＢと等しい場合は、ＳＷ
３がＯＦＦとなってクランプＤＣレベルを変化させない
動作となる。
換出力Ａがクランプ基準レベルＢと等しい場合は、ＳＷ
３がＯＦＦとなってクランプＤＣレベルを変化させない
動作となる。
【０００８】
【発明が解決しようとする課題】しかしながら、この場
合、Ｃ１とＳＷ１で構成するクランプ回路へフィードバ
ックするクランプ電圧（ＬＰＦ部２０３の出力）は、Ａ
／Ｄ変換出力とクランプ基準電圧（デジタル値）を比較
した結果に基づいて変動するため、入力信号のＤＣレベ
ルがＡ／Ｄ変換器２０１の入力レンジにおいて、＋１レ
ベル又は−１レベル（２５６階調の１階調は１レベルと
表す）の変動が発生した後に、入力ＤＣレベルの補正の
ためのフィードバック制御が行われるので、ＤＦＢクラ
ンプ回路の出力のデジタル信号には、そのまま±１レベ
ルの信号変動が発生してしまうという問題がある。
合、Ｃ１とＳＷ１で構成するクランプ回路へフィードバ
ックするクランプ電圧（ＬＰＦ部２０３の出力）は、Ａ
／Ｄ変換出力とクランプ基準電圧（デジタル値）を比較
した結果に基づいて変動するため、入力信号のＤＣレベ
ルがＡ／Ｄ変換器２０１の入力レンジにおいて、＋１レ
ベル又は−１レベル（２５６階調の１階調は１レベルと
表す）の変動が発生した後に、入力ＤＣレベルの補正の
ためのフィードバック制御が行われるので、ＤＦＢクラ
ンプ回路の出力のデジタル信号には、そのまま±１レベ
ルの信号変動が発生してしまうという問題がある。
【０００９】依って、請求項１に記載の発明の目的は、
従来のＤＦＢクランプ回路で問題となっている、出力デ
ジタル信号のＤＣ変動を大幅に軽減できるフィードバッ
ク・クランプ回路を提供することにある。
従来のＤＦＢクランプ回路で問題となっている、出力デ
ジタル信号のＤＣ変動を大幅に軽減できるフィードバッ
ク・クランプ回路を提供することにある。
【００１０】更に、請求項２に記載の発明の目的は、請
求項１に記載のクランプ回路において、Ａ／Ｄ変換器の
入力レンジを定める基準電圧入力の変更時に生ずる不安
定な状態の影響を避けることができるフィードバック・
クランプ回路を提供することにある。
求項１に記載のクランプ回路において、Ａ／Ｄ変換器の
入力レンジを定める基準電圧入力の変更時に生ずる不安
定な状態の影響を避けることができるフィードバック・
クランプ回路を提供することにある。
【００１１】
【課題を解決するための手段】上記目的を達成するた
め、本発明は、Ａ／Ｄ変換器の出力を基準レベルと比較
して入力アナログ信号のＤＣレベルを制御するフィード
バック・クランプ回路において、入力レンジを変更する
手段によりＡ／Ｄ変換器の入力レンジを定める上側およ
び下側基準電圧を、クランプ期間を含む所定期間のみ変
更してＡ／Ｄ変換のビット精度を上げてレベル変動を軽
減し、クランプ期間以外の画像信号入力時におけるＤＣ
レベルとの整合もとれるように構成している。
め、本発明は、Ａ／Ｄ変換器の出力を基準レベルと比較
して入力アナログ信号のＤＣレベルを制御するフィード
バック・クランプ回路において、入力レンジを変更する
手段によりＡ／Ｄ変換器の入力レンジを定める上側およ
び下側基準電圧を、クランプ期間を含む所定期間のみ変
更してＡ／Ｄ変換のビット精度を上げてレベル変動を軽
減し、クランプ期間以外の画像信号入力時におけるＤＣ
レベルとの整合もとれるように構成している。
【００１２】
【発明の実施の形態】本出願に係る発明の目的を実現す
る構成は、請求項１に記載のように、入力アナログ信号
をＡ／Ｄ変換器にてデジタル信号に変換した出力を基準
レベルと比較した結果に基づき、入力アナログ信号のＤ
Ｃレベルを変更制御することで所定のクランプ動作を行
うフィードバック・クランプ回路において、前記Ａ／Ｄ
変換器の変換入力レンジを定める基準電圧入力である上
側基準電圧および下側基準電圧の少なくともいずれか一
方をクランプ期間を含む所定の期間のみ変更する手段を
有することを特徴とするフィードバック・クランプ回路
にある。
る構成は、請求項１に記載のように、入力アナログ信号
をＡ／Ｄ変換器にてデジタル信号に変換した出力を基準
レベルと比較した結果に基づき、入力アナログ信号のＤ
Ｃレベルを変更制御することで所定のクランプ動作を行
うフィードバック・クランプ回路において、前記Ａ／Ｄ
変換器の変換入力レンジを定める基準電圧入力である上
側基準電圧および下側基準電圧の少なくともいずれか一
方をクランプ期間を含む所定の期間のみ変更する手段を
有することを特徴とするフィードバック・クランプ回路
にある。
【００１３】この構成によれば、クランプ期間を含む所
定期間の入力レンジを狭くすることで実効的にＡ／Ｄ変
換の精度を上げることができる。
定期間の入力レンジを狭くすることで実効的にＡ／Ｄ変
換の精度を上げることができる。
【００１４】本出願に係る発明の目的を実現する具体的
な構成は、請求項２に記載のように、請求項１におい
て、前記入力レンジを変更する手段を制御するための第
１の制御パルスと前記基準レベルとの比較出力を制御す
る第２の制御パルスと前記入力信号をクランプするため
の第３の制御パルスがそれぞれ異なるタイミングを有す
ることを特徴とするフィードバック・クランプ回路にあ
る。
な構成は、請求項２に記載のように、請求項１におい
て、前記入力レンジを変更する手段を制御するための第
１の制御パルスと前記基準レベルとの比較出力を制御す
る第２の制御パルスと前記入力信号をクランプするため
の第３の制御パルスがそれぞれ異なるタイミングを有す
ることを特徴とするフィードバック・クランプ回路にあ
る。
【００１５】この構成によれば、入力レンジの変更時等
の不安定な状態による結果が入力側に帰還されないよう
にすることができる。
の不安定な状態による結果が入力側に帰還されないよう
にすることができる。
【００１６】
（第１の実施例）以下、本発明の実施例を図に基づいて
説明する。図１は本発明の第１実施例に係るフィードバ
ック・クランプ回路のブロック図である。図２は図１に
示す回路のタイミングチャートである。図１において、
２０１はＡ／Ｄ変換器、２０２はＡ／Ｄ変換器２０１の
出力をクランプ基準レベル（デジタル値）とレベル比較
するためのコンパレータ、２０３は図のようにＲ２、Ｃ
２等の構成のＬＰＦ部（これ以外の構成でも構わない）
である。
説明する。図１は本発明の第１実施例に係るフィードバ
ック・クランプ回路のブロック図である。図２は図１に
示す回路のタイミングチャートである。図１において、
２０１はＡ／Ｄ変換器、２０２はＡ／Ｄ変換器２０１の
出力をクランプ基準レベル（デジタル値）とレベル比較
するためのコンパレータ、２０３は図のようにＲ２、Ｃ
２等の構成のＬＰＦ部（これ以外の構成でも構わない）
である。
【００１７】Ａ／Ｄ変換器２０１のＡ／Ｄ変換入力レン
ジは、ＶT（上側基準電圧）とＶB（下側基準電圧）で定
まり、例えば、８ｂｉｔデジタル信号にＡ／Ｄ変換する
場合、ＶB〜ＶTの間の入力信号が０〜２５５の２５６階
調のデジタル信号に変換されることになる。（つまり、
入力信号がＶBに等しい場合は０、入力信号がＶTに等し
い場合は２５５のデジタル信号に変換される）なお、Ａ
／Ｄ変換動作は図示していないクロック入力の立上が
り、又は立下がりに同期して行われる。
ジは、ＶT（上側基準電圧）とＶB（下側基準電圧）で定
まり、例えば、８ｂｉｔデジタル信号にＡ／Ｄ変換する
場合、ＶB〜ＶTの間の入力信号が０〜２５５の２５６階
調のデジタル信号に変換されることになる。（つまり、
入力信号がＶBに等しい場合は０、入力信号がＶTに等し
い場合は２５５のデジタル信号に変換される）なお、Ａ
／Ｄ変換動作は図示していないクロック入力の立上が
り、又は立下がりに同期して行われる。
【００１８】コンパレータ２０２ではＡ／Ｄ変換器２０
１のデジタル信号出力（コンパレータ２０２のＡ入力）
と、クランプ基準レベル（コンパレータ２０２のＢ入
力）の大小比較を行う。このコンパレータ２０２からの
出力は次の２種類となる。 （１）、Ｂ≧Ａの時“Ｈ“を出力し、それ以外では“Ｌ
“を出力する端子 （２）、Ａ≠Ｂの時“Ｈ“を出力し、それ以外では“Ｌ
“を出力する端子 このコンパレータ２０２の出力（１）、（２）とＳＷ２
とＡＮＤゲート２０４により、次段のＬＰＦ部２０３へ
は次のように制御された信号が出力される。 （３）、Ａ＞Ｂの時“Ｌ“ （４）、Ａ＝Ｂの時ハイインピーダンス （５）、Ａ＜Ｂの時“Ｈ“ 次のコンデンサＣ１とＳＷ１はアナログ信号に含まれる
黒レベル期間を、ＬＰＦ部２０３出力のＤＣレベルにク
ランプするためのスイッチクランプ回路を構成してい
る。すなわち、ＣＰパルスの“Ｈ“期間のみＳＷ１がオ
ンするため、コンデンサＣ１のＡ／Ｄ変換入力となる側
の端子がＬＰＦ部２０３の出力と等しくなるように充放
電され、一方、ＣＰパルスが“Ｌ“期間はＳＷ１がオフ
となるのでコンデンサＣ１の電荷が保存されてクランプ
動作を実現する。
１のデジタル信号出力（コンパレータ２０２のＡ入力）
と、クランプ基準レベル（コンパレータ２０２のＢ入
力）の大小比較を行う。このコンパレータ２０２からの
出力は次の２種類となる。 （１）、Ｂ≧Ａの時“Ｈ“を出力し、それ以外では“Ｌ
“を出力する端子 （２）、Ａ≠Ｂの時“Ｈ“を出力し、それ以外では“Ｌ
“を出力する端子 このコンパレータ２０２の出力（１）、（２）とＳＷ２
とＡＮＤゲート２０４により、次段のＬＰＦ部２０３へ
は次のように制御された信号が出力される。 （３）、Ａ＞Ｂの時“Ｌ“ （４）、Ａ＝Ｂの時ハイインピーダンス （５）、Ａ＜Ｂの時“Ｈ“ 次のコンデンサＣ１とＳＷ１はアナログ信号に含まれる
黒レベル期間を、ＬＰＦ部２０３出力のＤＣレベルにク
ランプするためのスイッチクランプ回路を構成してい
る。すなわち、ＣＰパルスの“Ｈ“期間のみＳＷ１がオ
ンするため、コンデンサＣ１のＡ／Ｄ変換入力となる側
の端子がＬＰＦ部２０３の出力と等しくなるように充放
電され、一方、ＣＰパルスが“Ｌ“期間はＳＷ１がオフ
となるのでコンデンサＣ１の電荷が保存されてクランプ
動作を実現する。
【００１９】ＳＷ３、ＳＷ４は本発明のＡ／Ｄ変換器２
０１へのＶT及びＶB入力を切換え入力レンジを変更する
ためのスイツチであり、次のように動作する。 （６）、ＣＰパルスが“Ｈ“の時、ＶT＝Ｖｒｅｆ２、
ＶB＝Ｖｒｅｆ３ （７）、ＣＰパルスが“Ｌ“の時、ＶT＝Ｖｒｅｆ１、
ＶB＝Ｖｒｅｆ４ 但し、Ｖｒｅｆ１〜４の大小関係は次のようになるもの
とする。 Ｖｒｅｆ１≧Ｖｒｅｆ２≧Ｖｒｅｆ３≧Ｖｒｅｆ４ なお、ＣＰパルスｂは図２に示すようなタイミングで、
入力信号ａの黒レベル期間をクランプするためのパルス
である。
０１へのＶT及びＶB入力を切換え入力レンジを変更する
ためのスイツチであり、次のように動作する。 （６）、ＣＰパルスが“Ｈ“の時、ＶT＝Ｖｒｅｆ２、
ＶB＝Ｖｒｅｆ３ （７）、ＣＰパルスが“Ｌ“の時、ＶT＝Ｖｒｅｆ１、
ＶB＝Ｖｒｅｆ４ 但し、Ｖｒｅｆ１〜４の大小関係は次のようになるもの
とする。 Ｖｒｅｆ１≧Ｖｒｅｆ２≧Ｖｒｅｆ３≧Ｖｒｅｆ４ なお、ＣＰパルスｂは図２に示すようなタイミングで、
入力信号ａの黒レベル期間をクランプするためのパルス
である。
【００２０】図３は図１に示すＡ／Ｄ変換器の入力レン
ジの例を示す図である。つぎに図３他を参照して動作に
ついて説明する。図３中の（ａ）はＣＰパルスが“Ｌ
“の場合のＡ／Ｄ変換器２０１の入力レンジであり、図
３中の（ｂ）はＣＰパルスが“Ｈ“の場合のＡ／Ｄ変換
器２０１の入力レンジであって、図３の（ａ）ではＶｒ
ｅｆ４〜Ｖｒｅｆ１をデジタル信号の０〜２５５の２５
６階調に変換する状態になっているのに対して、図３の
（ｂ）の場合はＶｒｅｆ３〜Ｖｒｅｆ２を０〜２５５の
２５６階調に変換する状態になっている。
ジの例を示す図である。つぎに図３他を参照して動作に
ついて説明する。図３中の（ａ）はＣＰパルスが“Ｌ
“の場合のＡ／Ｄ変換器２０１の入力レンジであり、図
３中の（ｂ）はＣＰパルスが“Ｈ“の場合のＡ／Ｄ変換
器２０１の入力レンジであって、図３の（ａ）ではＶｒ
ｅｆ４〜Ｖｒｅｆ１をデジタル信号の０〜２５５の２５
６階調に変換する状態になっているのに対して、図３の
（ｂ）の場合はＶｒｅｆ３〜Ｖｒｅｆ２を０〜２５５の
２５６階調に変換する状態になっている。
【００２１】すなわち、ＣＰ期間（ＣＰパルスが“Ｈ
“の期間）は入力信号をＡ／Ｄ変換するための入力レン
ジＶB〜ＶTが、ＣＰ期間以外（ＣＰパルスが“Ｌ“の期
間）より狭くなるため、実効的にＣＰ期間のＡ／Ｄ変換
の精度が８ｂｉｔより大きなｂｉｔ精度となる。例え
ば、図３の例では（ｂ）の場合（ａ）に対して約５倍の
精度（ｂｉｔ精度としては略＋２ｂｉｔ）で入力信号を
変換することができる。
“の期間）は入力信号をＡ／Ｄ変換するための入力レン
ジＶB〜ＶTが、ＣＰ期間以外（ＣＰパルスが“Ｌ“の期
間）より狭くなるため、実効的にＣＰ期間のＡ／Ｄ変換
の精度が８ｂｉｔより大きなｂｉｔ精度となる。例え
ば、図３の例では（ｂ）の場合（ａ）に対して約５倍の
精度（ｂｉｔ精度としては略＋２ｂｉｔ）で入力信号を
変換することができる。
【００２２】従って、入力信号をクランプする時のみＡ
／Ｄ変換のｂｉｔ精度が上がり、従来例に比較して入力
信号のＤＣ変化が約１／５のデジタル信号として表れ
る。つまり、本実施例では、従来のＤＦＢクランプ回路
に対してデジタル出力信号のレベル変動を約１／５に軽
減できることになる。
／Ｄ変換のｂｉｔ精度が上がり、従来例に比較して入力
信号のＤＣ変化が約１／５のデジタル信号として表れ
る。つまり、本実施例では、従来のＤＦＢクランプ回路
に対してデジタル出力信号のレベル変動を約１／５に軽
減できることになる。
【００２３】又、Ａ／Ｄ変換器２０１の入力レンジが変
わると、同一入力信号レベルの変換結果（デジタル値）
も変える必要があり、例えば、図１のクランプ回路のク
ランプ基準レベルＢとして、図３の（ｂ）のようなＶｒ
ｅｆφ＝８５に設定しても、ＣＰパルスが“Ｌ“期間と
なる画像信号をＡ／Ｄ変換する際の、Ａ／Ｄ変換入力レ
ンジは図３の（ａ）のようになるため、画像信号中の黒
レベルガ３１になるという事態が発生する。
わると、同一入力信号レベルの変換結果（デジタル値）
も変える必要があり、例えば、図１のクランプ回路のク
ランプ基準レベルＢとして、図３の（ｂ）のようなＶｒ
ｅｆφ＝８５に設定しても、ＣＰパルスが“Ｌ“期間と
なる画像信号をＡ／Ｄ変換する際の、Ａ／Ｄ変換入力レ
ンジは図３の（ａ）のようになるため、画像信号中の黒
レベルガ３１になるという事態が発生する。
【００２４】この様な不都合を避ける手段としては、例
えば、 （Ｖｒｅｆ１−Ｖｒｅｆφ）／（Ｖｒｅｆφ−Ｖｒｅｆ４） ＝（Ｖｒｅｆ２−Ｖｒｅｆφ）／（Ｖｒｅｆφ−Ｖｒｅｆ３） の関係を守れば、画像信号期間の黒レベルと設定したク
ランプ基準レベルとの整合を図ることができる。
えば、 （Ｖｒｅｆ１−Ｖｒｅｆφ）／（Ｖｒｅｆφ−Ｖｒｅｆ４） ＝（Ｖｒｅｆ２−Ｖｒｅｆφ）／（Ｖｒｅｆφ−Ｖｒｅｆ３） の関係を守れば、画像信号期間の黒レベルと設定したク
ランプ基準レベルとの整合を図ることができる。
【００２５】以上説明したように、本実施例では、Ａ／
Ｄ変換の入力レンジを狭くして、図３の例で約５倍にＡ
／Ｄ変換のｂｉｔ精度を上げデジタル出力信号のレベル
変動を軽減することができた。なお、この５倍という精
度は飽くまでも１例である。
Ｄ変換の入力レンジを狭くして、図３の例で約５倍にＡ
／Ｄ変換のｂｉｔ精度を上げデジタル出力信号のレベル
変動を軽減することができた。なお、この５倍という精
度は飽くまでも１例である。
【００２６】（第２の実施例）次に本発明の第２実施例
について説明する。図４は本発明の第２実施例に係るフ
ィードバック・クランプ回路のブロック図である。図５
は図４に示す回路のタイミングチャートである。
について説明する。図４は本発明の第２実施例に係るフ
ィードバック・クランプ回路のブロック図である。図５
は図４に示す回路のタイミングチャートである。
【００２７】図４に示す第２実施例と図１に示した前実
施例との相違点は、Ａ／Ｄ変換器２０１へ入力する
ＶT、ＶBを変更する手段であるＳＷ３、ＳＷ４の制御パ
ルスＣＰ１と、ＬＰＦ部２０３へ入力するコンパレータ
２０２の出力を制御するパルスＣＰ２、入力信号をクラ
ンプするクランプパルスＣＰ３が、図１では同一のＣＰ
パルスだったのに対し、それぞれ異なるタイミングを有
しているいる点である。なお、その他の構成と各部の基
本動作は、図１の前実施例と同一なので重複する説明は
省略する。つぎに動作について説明する。
施例との相違点は、Ａ／Ｄ変換器２０１へ入力する
ＶT、ＶBを変更する手段であるＳＷ３、ＳＷ４の制御パ
ルスＣＰ１と、ＬＰＦ部２０３へ入力するコンパレータ
２０２の出力を制御するパルスＣＰ２、入力信号をクラ
ンプするクランプパルスＣＰ３が、図１では同一のＣＰ
パルスだったのに対し、それぞれ異なるタイミングを有
しているいる点である。なお、その他の構成と各部の基
本動作は、図１の前実施例と同一なので重複する説明は
省略する。つぎに動作について説明する。
【００２８】各制御パルスＣＰ１〜ＣＰ３のタイミング
は、例えば、図５に示すように、ＣＰ１のＨ期間がＣＰ
２のＨ期間を含み且つＣＰ２よりパルス幅が広くなって
いるのは、Ａ／Ｄ変換器２０１のＶT、ＶBの切換え（変
更）にある程度の時間が必要であるためと、ＶT、ＶBの
切換え時の不安定な状態でデジタル変換された結果が、
ＬＰＦ部２０３へ入力するのを避けるための設定であ
る。
は、例えば、図５に示すように、ＣＰ１のＨ期間がＣＰ
２のＨ期間を含み且つＣＰ２よりパルス幅が広くなって
いるのは、Ａ／Ｄ変換器２０１のＶT、ＶBの切換え（変
更）にある程度の時間が必要であるためと、ＶT、ＶBの
切換え時の不安定な状態でデジタル変換された結果が、
ＬＰＦ部２０３へ入力するのを避けるための設定であ
る。
【００２９】また、ＣＰ２のＨ期間がＣＰ３のＨ期間を
含み且つＣＰ３よりパルス幅が広くなっているのは、Ｌ
ＰＦ部２０３の出力電圧が長い画像信号期間中のコンデ
ンサ部の電荷リーク等により、正確にホールドされてい
ない状態を避けるためと、ＳＷ２がＯＦＦする際のスイ
ッチノイズ等の不安定要因の影響が、Ａ／Ｄ変換の入力
信号のクランプ電位に出ないようにするためである。
含み且つＣＰ３よりパルス幅が広くなっているのは、Ｌ
ＰＦ部２０３の出力電圧が長い画像信号期間中のコンデ
ンサ部の電荷リーク等により、正確にホールドされてい
ない状態を避けるためと、ＳＷ２がＯＦＦする際のスイ
ッチノイズ等の不安定要因の影響が、Ａ／Ｄ変換の入力
信号のクランプ電位に出ないようにするためである。
【００３０】以上説明したように、第２実施例によれ
ば、デジタル出力信号のレベル変動を軽減する効果の他
に、スイッチング時に発生する過渡的な不安定状態を各
部の制御パルスのタイミングを変更して吸収し、より安
定なフィードバッククランプ回路を構成できている。
ば、デジタル出力信号のレベル変動を軽減する効果の他
に、スイッチング時に発生する過渡的な不安定状態を各
部の制御パルスのタイミングを変更して吸収し、より安
定なフィードバッククランプ回路を構成できている。
【００３１】（第３の実施例）次に本発明の第３実施例
について説明する。図６は本発明の第３実施例に係るフ
ィードバック・クランプ回路のブロック図である。図７
は図６に示す回路のタイミングチャートである。
について説明する。図６は本発明の第３実施例に係るフ
ィードバック・クランプ回路のブロック図である。図７
は図６に示す回路のタイミングチャートである。
【００３２】図６に示す第３実施例が第１、第２実施例
と異なる点は、入力信号のクランプ回路としてコンデン
サの充放電によるＣ１、ＳＷ１によるスイッチ・クラン
プ回路に代えて、加算回路６０１によりＡ／Ｄ変換器２
０１の入力信号のＤＣレベルを変化させている点と、Ｓ
Ｗ１を制御していた制御パルスＣＰ３を省略した点であ
る。その他の各部の構成は前実施例と同一である。
と異なる点は、入力信号のクランプ回路としてコンデン
サの充放電によるＣ１、ＳＷ１によるスイッチ・クラン
プ回路に代えて、加算回路６０１によりＡ／Ｄ変換器２
０１の入力信号のＤＣレベルを変化させている点と、Ｓ
Ｗ１を制御していた制御パルスＣＰ３を省略した点であ
る。その他の各部の構成は前実施例と同一である。
【００３３】つぎに動作について説明する。図７に示す
加算回路６０１では入力信号のクランプ動作を、ＬＰＦ
部２０３からのクランプ電圧のＤＣ加算により行ってい
る。従って、クランプ動作そのものの精度は改善される
が、全体的にはアナログ入力信号のダイミックレンジに
ある程度制約が加わる。
加算回路６０１では入力信号のクランプ動作を、ＬＰＦ
部２０３からのクランプ電圧のＤＣ加算により行ってい
る。従って、クランプ動作そのものの精度は改善される
が、全体的にはアナログ入力信号のダイミックレンジに
ある程度制約が加わる。
【００３４】また、図７に示すように、制御パルスＣＰ
１とＣＰ２のタイミングを変更して図５の場合と同様な
処理を行っている。なお、その他の各部の基本的動作は
前実施例と同一なので説明は省略する。
１とＣＰ２のタイミングを変更して図５の場合と同様な
処理を行っている。なお、その他の各部の基本的動作は
前実施例と同一なので説明は省略する。
【００３５】以上説明したように、第３実施例によれ
ば、デジタル出力信号のレベル変動の軽減効果とＣＰ１
とＣＰ２のタイミング変更による効果の他に、スイッチ
クランプ回路に代えて加算回路を採用したので、加算回
路方式自体は周知のものであるが、クランプ動作の高速
安定化を図る上で効果があり、スイッチクランプ回路の
ＣＰ３による制御部分が削減できる等の効果がある。
ば、デジタル出力信号のレベル変動の軽減効果とＣＰ１
とＣＰ２のタイミング変更による効果の他に、スイッチ
クランプ回路に代えて加算回路を採用したので、加算回
路方式自体は周知のものであるが、クランプ動作の高速
安定化を図る上で効果があり、スイッチクランプ回路の
ＣＰ３による制御部分が削減できる等の効果がある。
【００３６】（第４の実施例）次に本発明の第４実施例
について説明する。図８は本発明の第４実施例に係るフ
ィードバック・クランプ回路のブロック図である。図９
は図８に示す回路のタイミングチャートである。
について説明する。図８は本発明の第４実施例に係るフ
ィードバック・クランプ回路のブロック図である。図９
は図８に示す回路のタイミングチャートである。
【００３７】図８に示す第４実施例と前第３実施例の相
違点は、図６に示す第３実施例ではＬＰＦ部２０３の出
力を加算回路６０１に直接入力する構成であったが、本
実施例では、ＬＰＦ部２０３の出力をＣ３とＳＷ５で構
成し制御パルスＣＰ３で制御されるサンプルホールド回
路ＳＨ部１２０１を介して入力する構成とした点であ
る。その他の構成についてはは第３実施例と同一なので
説明は省略する。
違点は、図６に示す第３実施例ではＬＰＦ部２０３の出
力を加算回路６０１に直接入力する構成であったが、本
実施例では、ＬＰＦ部２０３の出力をＣ３とＳＷ５で構
成し制御パルスＣＰ３で制御されるサンプルホールド回
路ＳＨ部１２０１を介して入力する構成とした点であ
る。その他の構成についてはは第３実施例と同一なので
説明は省略する。
【００３８】つぎに動作について説明する。前第３実施
例の場合は、ＬＰＦ部２０３の出力を直接加算回路６０
１に入力する構成のために、ＬＰＦ部２０３の内部のコ
ンデンサの電荷リーク等があると、ＬＰＦ部２０３出力
のＤＣ信号レベルが変動してしまう。本実施例ではこれ
を避けるためにサンプルホールド回路ＳＨ部を挿入して
正確にホールドするように構成している。
例の場合は、ＬＰＦ部２０３の出力を直接加算回路６０
１に入力する構成のために、ＬＰＦ部２０３の内部のコ
ンデンサの電荷リーク等があると、ＬＰＦ部２０３出力
のＤＣ信号レベルが変動してしまう。本実施例ではこれ
を避けるためにサンプルホールド回路ＳＨ部を挿入して
正確にホールドするように構成している。
【００３９】また、サンプルホールド回路１２０１への
サンプルパルスは図９のようにＣＰ３を用い、ＣＰ２の
Ｈ期間がＣＰ３のＨ期間を含むようにして過渡状態の影
響を避ける処理をしている。その他、各部の基本動作は
前実施例と同じなので説明は省略する。
サンプルパルスは図９のようにＣＰ３を用い、ＣＰ２の
Ｈ期間がＣＰ３のＨ期間を含むようにして過渡状態の影
響を避ける処理をしている。その他、各部の基本動作は
前実施例と同じなので説明は省略する。
【００４０】以上説明したように、第４実施例によれ
ば、デジタル出力信号のレベル変動の軽減効果とＣＰ１
〜ＣＰ３のタイミング変更による効果の他に、サンプル
ホールド回路を挿入してＬＰＦ部出力をホールドするよ
うに構成したので、サンプルホールド回路方式自体は周
知であるが、クランプ動作を安定化させる効果がある。
ば、デジタル出力信号のレベル変動の軽減効果とＣＰ１
〜ＣＰ３のタイミング変更による効果の他に、サンプル
ホールド回路を挿入してＬＰＦ部出力をホールドするよ
うに構成したので、サンプルホールド回路方式自体は周
知であるが、クランプ動作を安定化させる効果がある。
【００４１】（第５の実施例）次に本発明の第５実施例
について説明する。図１０は本発明の第５実施例に係る
フィードバック・クランプ回路のブロック図である。
について説明する。図１０は本発明の第５実施例に係る
フィードバック・クランプ回路のブロック図である。
【００４２】図１０に示す第５実施例は、図４に示した
第２実施例の回路でクランプ用コンデンサＣ１と、Ａ／
Ｄ変換器２０１の間にアンプ８０１を挿入したもので、
その他の構成、基本的動作は図４の場合と同一である。
第２実施例の回路でクランプ用コンデンサＣ１と、Ａ／
Ｄ変換器２０１の間にアンプ８０１を挿入したもので、
その他の構成、基本的動作は図４の場合と同一である。
【００４３】通常、画像信号用のＡ／Ｄ変換用ＩＣで
は、アナログ信号の信号レベルが小さくＡ／Ｄ変換の入
力レンジに適合させる場合や、入力インピーダンスが低
い場合等に広帯域のオペアンプを使用するケースが多い
ので、その場合の構成例として特に取り上げたものであ
る。
は、アナログ信号の信号レベルが小さくＡ／Ｄ変換の入
力レンジに適合させる場合や、入力インピーダンスが低
い場合等に広帯域のオペアンプを使用するケースが多い
ので、その場合の構成例として特に取り上げたものであ
る。
【００４４】（第６の実施例）次に本発明の第６実施例
について説明する。図１１は本発明の第６実施例に係る
フィードバック・クランプ回路のブロック図である。
について説明する。図１１は本発明の第６実施例に係る
フィードバック・クランプ回路のブロック図である。
【００４５】図１１に示す第６実施例と図４に示した第
２実施例の相違点は、本実施例がＡ／Ｄ変換器２０１の
ＶTのみを（入力レンジの片側のみ）、ＳＷ３によるＶ
ｒｅｆ１とＶｒｅｆ２の切換えにより変更するようにし
て、一方のＶBは固定レベルとした点である。その他の
構成は第２実施例と同一である。
２実施例の相違点は、本実施例がＡ／Ｄ変換器２０１の
ＶTのみを（入力レンジの片側のみ）、ＳＷ３によるＶ
ｒｅｆ１とＶｒｅｆ２の切換えにより変更するようにし
て、一方のＶBは固定レベルとした点である。その他の
構成は第２実施例と同一である。
【００４６】つぎに動作について説明する。図１１にお
いて、ＣＰ１が“Ｈ“の時にはＶT＝Ｖｒｅｆ２、ＶB＝
Ｖｒｅｆ４となり、その時の状態が図３の（ｃ）であ
る。このように、Ａ／Ｄ変換器２０１のＶTだけを変更
する構成であるが、図３の（ｃ）ではＶｒｅｆ２〜Ｖｒ
ｅｆ４を０〜２５５の２５６階調に変換する状態とな
り、図３の（ｂ）の場合とほぼ同じ効果が期待できるこ
とから、コスト上有利となる。
いて、ＣＰ１が“Ｈ“の時にはＶT＝Ｖｒｅｆ２、ＶB＝
Ｖｒｅｆ４となり、その時の状態が図３の（ｃ）であ
る。このように、Ａ／Ｄ変換器２０１のＶTだけを変更
する構成であるが、図３の（ｃ）ではＶｒｅｆ２〜Ｖｒ
ｅｆ４を０〜２５５の２５６階調に変換する状態とな
り、図３の（ｂ）の場合とほぼ同じ効果が期待できるこ
とから、コスト上有利となる。
【００４７】また、例えば画像信号が負極性の場合に
は、黒レベルがＶTの方へ近付くためＶTは固定にして、
ＶBのみを切換えるようにすれば効果的な設定となる。
は、黒レベルがＶTの方へ近付くためＶTは固定にして、
ＶBのみを切換えるようにすれば効果的な設定となる。
【００４８】なお、これまで本発明では、Ａ／Ｄ変換器
のＶT、ＶBの基準電圧を変更する手段としてスイッチに
より切換える例について説明したが、これ以外にも同等
の効果が得られる構成なら如何なる構成でもよく、例え
ば、２個のＤ／Ａコンバータの各出力をＡ／Ｄ変換器の
ＶT、ＶBへ入力し、各Ｄ／Ａコンバータへの設定データ
をマイコンより変更制御する等の構成でも可能である。
のＶT、ＶBの基準電圧を変更する手段としてスイッチに
より切換える例について説明したが、これ以外にも同等
の効果が得られる構成なら如何なる構成でもよく、例え
ば、２個のＤ／Ａコンバータの各出力をＡ／Ｄ変換器の
ＶT、ＶBへ入力し、各Ｄ／Ａコンバータへの設定データ
をマイコンより変更制御する等の構成でも可能である。
【００４９】
【発明の効果】請求項１に記載の発明にれば、入力アナ
ログ信号をＡ／Ｄ変換器にてデジタル信号に変換した出
力を基準レベルと比較した結果に基づき、入力アナログ
信号のＤＣレベルを変更制御することで所定のクランプ
動作を行うフィードバック・クランプ回路において、Ａ
／Ｄ変換器の変換入力レンジを定める基準電圧入力の上
側基準電圧および下側基準電圧の少なくともいずれか一
方をクランプ期間を含む所定の期間のみ変更する手段を
有しているので、従来のＤＦＢクランプ回路で問題とな
っている出力デジタル信号のＤＣ変動を大幅に軽減する
ことができる。
ログ信号をＡ／Ｄ変換器にてデジタル信号に変換した出
力を基準レベルと比較した結果に基づき、入力アナログ
信号のＤＣレベルを変更制御することで所定のクランプ
動作を行うフィードバック・クランプ回路において、Ａ
／Ｄ変換器の変換入力レンジを定める基準電圧入力の上
側基準電圧および下側基準電圧の少なくともいずれか一
方をクランプ期間を含む所定の期間のみ変更する手段を
有しているので、従来のＤＦＢクランプ回路で問題とな
っている出力デジタル信号のＤＣ変動を大幅に軽減する
ことができる。
【００５０】請求項２に記載の発明によれば、Ａ／Ｄ変
換の入力レンジを変更する手段を制御する第１の制御パ
ルスと基準レベルとの比較出力を制御する第２の制御パ
ルスと入力信号をクランプするための第３の制御パルス
がそれぞれ異なるタイミングを有するように構成したの
で、Ａ／Ｄ変換器の入力レンジを定める基準電圧入力の
変更時に生ずる不安定な状態の影響を避けることができ
る。
換の入力レンジを変更する手段を制御する第１の制御パ
ルスと基準レベルとの比較出力を制御する第２の制御パ
ルスと入力信号をクランプするための第３の制御パルス
がそれぞれ異なるタイミングを有するように構成したの
で、Ａ／Ｄ変換器の入力レンジを定める基準電圧入力の
変更時に生ずる不安定な状態の影響を避けることができ
る。
【図１】本発明の第１実施例に係るフィードバッククラ
ンプ回路のブロック図である。
ンプ回路のブロック図である。
【図２】図１に示すフイードバッククランプ回路のタイ
ムチャートである。
ムチャートである。
【図３】図１に示すＡ／Ｄ変換器の入力レンジの例を示
す図である。
す図である。
【図４】本発明の第２実施例に係るフィードバッククラ
ンプ回路のブロック図である。
ンプ回路のブロック図である。
【図５】図４に示すフィードバッククランプ回路のタイ
ムチャートである。
ムチャートである。
【図６】本発明の第３実施例に係るフィードバッククラ
ンプ回路のブロック図である。
ンプ回路のブロック図である。
【図７】図６に示すフィードバッククランプ回路のタイ
ムチャートである。
ムチャートである。
【図８】本発明の第４実施例に係るフィードバッククラ
ンプ回路のブロック図である。
ンプ回路のブロック図である。
【図９】図８に示すフィードバッククランプ回路のタイ
ムチャートである。
ムチャートである。
【図１０】本発明の第５実施例に係るフィードバックク
ランプ回路のブロック図である。
ランプ回路のブロック図である。
【図１１】本発明の第６実施例に係るフィードバックク
ランプ回路のブロック図である。
ランプ回路のブロック図である。
【図１２】従来のＤＦＢ型クランプ回路のブロック図で
ある。
ある。
【図１３】図１２に示す回路のタイムチャートである。
２０１ Ａ／Ｄ変換器 ２０２ コンパレータ ２０３ ＬＰＦ部 ２０４ ＡＮＤゲート ＳＷ１ クランプ用スイッチ ＳＷ２ コンパレータ出力用スイッチ ＳＷ３，ＳＷ４ 基準電圧入力切換えスイッチ ６０１ 加算回路 １２０１ サンプルホールド回路
───────────────────────────────────────────────────── フロントページの続き (72)発明者 遅沢 憲良 東京都大田区下丸子３丁目30番２号 キヤ ノン株式会社内 (72)発明者 太田 智市郎 東京都大田区下丸子３丁目30番２号 キヤ ノン株式会社内
Claims (2)
- 【請求項１】 入力アナログ信号をＡ／Ｄ変換器にてデ
ジタル信号に変換した出力を基準レベルと比較した結果
に基づき、入力アナログ信号のＤＣレベルを変更制御す
ることで所定のクランプ動作を行うフィードバック・ク
ランプ回路において、 前記Ａ／Ｄ変換器の変換入力レンジを定める基準電圧入
力である上側基準電圧および下側基準電圧の少なくとも
いづれか一方をクランプ期間を含む所定の期間のみ変更
する手段を有することを特徴とするフィードバック・ク
ランプ回路。 - 【請求項２】 請求項１において、前記入力レンジを変
更する手段を制御するための第１の制御パルスと前記基
準レベルとの比較出力を制御する第２の制御パルスと前
記入力信号をクランプするための第３の制御パルスがそ
れぞれ異なるタイミングを有することを特徴とするフィ
ードバック・クランプ回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP7262046A JPH0983362A (ja) | 1995-09-18 | 1995-09-18 | フィードバック・クランプ回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP7262046A JPH0983362A (ja) | 1995-09-18 | 1995-09-18 | フィードバック・クランプ回路 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH0983362A true JPH0983362A (ja) | 1997-03-28 |
Family
ID=17370284
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP7262046A Pending JPH0983362A (ja) | 1995-09-18 | 1995-09-18 | フィードバック・クランプ回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH0983362A (ja) |
-
1995
- 1995-09-18 JP JP7262046A patent/JPH0983362A/ja active Pending
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