JPH10261962A - Ａ／ｄコンバータ - Google Patents
Ａ／ｄコンバータInfo
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- JPH10261962A JPH10261962A JP6634597A JP6634597A JPH10261962A JP H10261962 A JPH10261962 A JP H10261962A JP 6634597 A JP6634597 A JP 6634597A JP 6634597 A JP6634597 A JP 6634597A JP H10261962 A JPH10261962 A JP H10261962A
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Abstract
(57)【要約】
【課題】 短いサンプリング時間でもホールディング・
キャパシタの充放電を確実に行うことができ、変換精度
の向上したＡ／Ｄコンバータを提供する。 【解決手段】 Ａ／Ｄ変換結果格納レジスタ５に格納さ
れた前回のＡ／Ｄ変換結果を前回の変換結果１０６とし
てＤ／Ａコンバータ４でＤ／Ａ変換し、プリチャージ電
圧１０２としてサンプル・ホールド回路２のホールディ
ング・キャパシタをプリチャージする。そのため、サン
プリング期間におけるホールディング・キャパシタの電
圧変動を抑えることができ、Ａ／Ｄ変換の精度を上げる
ことができる。
キャパシタの充放電を確実に行うことができ、変換精度
の向上したＡ／Ｄコンバータを提供する。 【解決手段】 Ａ／Ｄ変換結果格納レジスタ５に格納さ
れた前回のＡ／Ｄ変換結果を前回の変換結果１０６とし
てＤ／Ａコンバータ４でＤ／Ａ変換し、プリチャージ電
圧１０２としてサンプル・ホールド回路２のホールディ
ング・キャパシタをプリチャージする。そのため、サン
プリング期間におけるホールディング・キャパシタの電
圧変動を抑えることができ、Ａ／Ｄ変換の精度を上げる
ことができる。
Description
【０００１】
【発明の属する技術分野】本発明は、Ａ／Ｄコンバータ
に関し、特に、電圧のサンプリング前にホールディング
・キャパシタをプリチャージする機能を有するＡ／Ｄコ
ンバータに関する。
に関し、特に、電圧のサンプリング前にホールディング
・キャパシタをプリチャージする機能を有するＡ／Ｄコ
ンバータに関する。
【０００２】
【従来の技術】従来のＡ／ＤコンバータによりＡ／Ｄ変
換を実施する場合、サンプル・ホールド回路の中のホー
ルディング・キャパシタを、アナログ入力端子に入力さ
れた電圧で充放電させてサンプリングを行っている。そ
のため、Ａ／Ｄ変換の精度を向上するためには、サンプ
リング期間中にホールディング・キャパシタの充放電が
十分に行なわれることが必要である。しかし、ホールデ
ィング・キャパシタは、一回前の変換時に用いた電荷が
蓄えられており、今回変換するアナログ入力との差が大
きいと、サンプリング期間中での充放電が十分に行なわ
れず、Ａ／Ｄ変換結果に誤差が生じる場合がある。その
ため、一般的なＡ／Ｄコンバータではサンプリング時間
を十分に大きく取るようにしなければならない。
換を実施する場合、サンプル・ホールド回路の中のホー
ルディング・キャパシタを、アナログ入力端子に入力さ
れた電圧で充放電させてサンプリングを行っている。そ
のため、Ａ／Ｄ変換の精度を向上するためには、サンプ
リング期間中にホールディング・キャパシタの充放電が
十分に行なわれることが必要である。しかし、ホールデ
ィング・キャパシタは、一回前の変換時に用いた電荷が
蓄えられており、今回変換するアナログ入力との差が大
きいと、サンプリング期間中での充放電が十分に行なわ
れず、Ａ／Ｄ変換結果に誤差が生じる場合がある。その
ため、一般的なＡ／Ｄコンバータではサンプリング時間
を十分に大きく取るようにしなければならない。
【０００３】そこで、特開平２−９２０２３号公報に
は、Ａ／Ｄ変換基準電圧（以下ＶREFと称する。）の１
／２の電圧をホールド・キャパシタにプリチャージする
ことにより、サンプリング時間を短縮したＡ／Ｄコンバ
ータが記載されている。
は、Ａ／Ｄ変換基準電圧（以下ＶREFと称する。）の１
／２の電圧をホールド・キャパシタにプリチャージする
ことにより、サンプリング時間を短縮したＡ／Ｄコンバ
ータが記載されている。
【０００４】図５は、上記従来のＡ／Ｄコンバータの構
成を示すブロック図である。
成を示すブロック図である。
【０００５】この従来のＡ／Ｄコンバータは、マルチプ
レクサ１と、サンプル・ホールド回路２２と、比較回路
２３と、Ｄ／Ａコンバータ２４と、Ａ／Ｄ変換結果格納
レジスタ５とから構成されている。
レクサ１と、サンプル・ホールド回路２２と、比較回路
２３と、Ｄ／Ａコンバータ２４と、Ａ／Ｄ変換結果格納
レジスタ５とから構成されている。
【０００６】マルチプレクサ１は、８つのアナログ入力
端子（ＡＮＩ0〜ＡＮＩ7）のうちの１つをＡ／Ｄ変換を
実行する端子として選択する。
端子（ＡＮＩ0〜ＡＮＩ7）のうちの１つをＡ／Ｄ変換を
実行する端子として選択する。
【０００７】サンプル・ホールド回路２は、サンプリン
グ開始信号１０１がプリチャージ期間であることを示し
ている間はＶREFの１／２の電圧を内部に有するホール
ディング・キャパシタにプリチャージし、サンプリング
開始信号１０１がサンプリング期間を示している間は、
マルチプレクサ１が選択したアナログ入力端子の電圧を
ホールディング・キャパシタにチャージすることにより
サンプリングおよびホールドを行う。
グ開始信号１０１がプリチャージ期間であることを示し
ている間はＶREFの１／２の電圧を内部に有するホール
ディング・キャパシタにプリチャージし、サンプリング
開始信号１０１がサンプリング期間を示している間は、
マルチプレクサ１が選択したアナログ入力端子の電圧を
ホールディング・キャパシタにチャージすることにより
サンプリングおよびホールドを行う。
【０００８】比較回路２３は、サンプル・ホールド回路
２２がサンプリングした電圧とＤ／Ａコンバータ２４か
ら出力された比較電圧１０３とを比較し、サンプル・ホ
ールド回路２２の出力と比較電圧１０３との差が小さく
なるように比較電圧１０３の電圧を制御するようなデジ
タル値を出力電圧制御信号１０４によりＤ／Ａコンバー
タ２４に出力するとともに、サンプル・ホールド回路２
２の出力と比較電圧１０３が一致すると最後にＤ／Ａコ
ンバータ２４に出力したデジタル値を変換結果１０５と
して出力する。また、サンプル・ホールド回路２２にサ
ンプリング期間の開始を指示するためのサンプリング開
始信号１０１を出力する。
２２がサンプリングした電圧とＤ／Ａコンバータ２４か
ら出力された比較電圧１０３とを比較し、サンプル・ホ
ールド回路２２の出力と比較電圧１０３との差が小さく
なるように比較電圧１０３の電圧を制御するようなデジ
タル値を出力電圧制御信号１０４によりＤ／Ａコンバー
タ２４に出力するとともに、サンプル・ホールド回路２
２の出力と比較電圧１０３が一致すると最後にＤ／Ａコ
ンバータ２４に出力したデジタル値を変換結果１０５と
して出力する。また、サンプル・ホールド回路２２にサ
ンプリング期間の開始を指示するためのサンプリング開
始信号１０１を出力する。
【０００９】Ｄ／Ａコンバータ２４は、出力電圧制御信
号１０４により伝達されたデジタル値をＤ／Ａ変換し比
較電圧１０３として出力する。
号１０４により伝達されたデジタル値をＤ／Ａ変換し比
較電圧１０３として出力する。
【００１０】Ａ／Ｄ変換結果格納レジスタ２５は、変換
結果１０５を入力し、マルチプレクサ１により選択され
た入力端子に対応したアドレスに格納する。
結果１０５を入力し、マルチプレクサ１により選択され
た入力端子に対応したアドレスに格納する。
【００１１】この従来のＡ／Ｄコンバータの動作を図５
を用いて説明する。
を用いて説明する。
【００１２】Ａ／ＤコンバータはＡＮＩ0端子からＡＮ
Ｉ7端子までを１端子毎に順番にスキャンしながらＡ／
Ｄ変換を行っていく。
Ｉ7端子までを１端子毎に順番にスキャンしながらＡ／
Ｄ変換を行っていく。
【００１３】まず、１つの入力端子の電圧のＡ／Ｄ変換
が終了すると、次の入力端子のＡ／Ｄ変換のためのプリ
チャージ期間にサンプル・ホールド回路２２内のホール
ディング・キャパシタはＶREFの１／２の電圧がプリチ
ャージされる。そして、マルチプレクサ１により次の入
力端子が選択されると、比較回路２３からサンプリング
開始信号１０１が出力され、サンプル・ホールド回路２
２はホールディング・キャパシタを選択された入力端子
に接続する。そして、サンプリング期間終了後、サンプ
ル・ホールド回路２２の出力と比較電圧１０３とが比較
回路２３により比較され、その差が無くなるように比較
回路２３は出力電圧制御信号１０４を出力する。そし
て、サンプル・ホールド回路２２の出力と比較電圧１０
３との差が無くなると、比較回路２３は最後に出力した
デジタル値を変換結果１０５として出力し、Ａ／Ｄ変換
結果格納レジスタ２５のマルチプレクサ１により選択さ
れた入力端子に対応したアドレスに記憶される。
が終了すると、次の入力端子のＡ／Ｄ変換のためのプリ
チャージ期間にサンプル・ホールド回路２２内のホール
ディング・キャパシタはＶREFの１／２の電圧がプリチ
ャージされる。そして、マルチプレクサ１により次の入
力端子が選択されると、比較回路２３からサンプリング
開始信号１０１が出力され、サンプル・ホールド回路２
２はホールディング・キャパシタを選択された入力端子
に接続する。そして、サンプリング期間終了後、サンプ
ル・ホールド回路２２の出力と比較電圧１０３とが比較
回路２３により比較され、その差が無くなるように比較
回路２３は出力電圧制御信号１０４を出力する。そし
て、サンプル・ホールド回路２２の出力と比較電圧１０
３との差が無くなると、比較回路２３は最後に出力した
デジタル値を変換結果１０５として出力し、Ａ／Ｄ変換
結果格納レジスタ２５のマルチプレクサ１により選択さ
れた入力端子に対応したアドレスに記憶される。
【００１４】図６は、図５のＡ／Ｄコンバータにおける
ホールディング・キャパシタの電圧Ｖｃの時間変化を示
した図である。
ホールディング・キャパシタの電圧Ｖｃの時間変化を示
した図である。
【００１５】ここで、ＡＮＩ１端子およびＡＮＩ7端子
にはＶREF に近い電位が、ＡＮＩ0端子には０Ｖに近い
電位が入力されているものとする。
にはＶREF に近い電位が、ＡＮＩ0端子には０Ｖに近い
電位が入力されているものとする。
【００１６】まず、入力端子ＡＮＩ7の電圧がＡ／Ｄ変
換された後、プリチャージ期間ｔｐ0においてホールデ
ィング・キャパシタは１／２ＶREFがプリチャージされ
る。次にサンプリング期間ｔｓ0において、ホールディ
ング・キャパシタはＡＮＩ0端子に接続され、その電圧
をサンプリングする。そして、ＡＮＩ0端子の電圧がＡ
／Ｄ変換され、同じ手順によりＡＮＩ1端子の電圧がＡ
／Ｄ変換される。
換された後、プリチャージ期間ｔｐ0においてホールデ
ィング・キャパシタは１／２ＶREFがプリチャージされ
る。次にサンプリング期間ｔｓ0において、ホールディ
ング・キャパシタはＡＮＩ0端子に接続され、その電圧
をサンプリングする。そして、ＡＮＩ0端子の電圧がＡ
／Ｄ変換され、同じ手順によりＡＮＩ1端子の電圧がＡ
／Ｄ変換される。
【００１７】ここで、アナログ入力端子の電圧が０Ｖや
ＶREFに近い場合は、サンプリング期間における電圧変
動は大きくなることがわかる。つまり、１／２ＶREF近
辺の電圧をＡ／Ｄ変換する場合はこの従来のＡ／Ｄコン
バータを用いればサンプリング期間における電圧変動を
少なくすることができるが、０ＶやＶREFに近い電圧を
Ａ／Ｄ変換する場合はサンプリング期間における電圧変
動が大きくなり、ホールディング・キャパシタの充放電
が不十分となり変換精度が悪化する場合がある。
ＶREFに近い場合は、サンプリング期間における電圧変
動は大きくなることがわかる。つまり、１／２ＶREF近
辺の電圧をＡ／Ｄ変換する場合はこの従来のＡ／Ｄコン
バータを用いればサンプリング期間における電圧変動を
少なくすることができるが、０ＶやＶREFに近い電圧を
Ａ／Ｄ変換する場合はサンプリング期間における電圧変
動が大きくなり、ホールディング・キャパシタの充放電
が不十分となり変換精度が悪化する場合がある。
【００１８】
【発明が解決しようとする課題】上述した従来のＡ／Ｄ
コンバータでは、ホールディング・キャパシタを基準電
圧の１／２の電圧にプリチャージしているため、アナロ
グ入力端子の電圧が０Ｖや基準電圧に近い場合は、充放
電が不十分となり変換精度が悪化する場合があるという
問題点があった。
コンバータでは、ホールディング・キャパシタを基準電
圧の１／２の電圧にプリチャージしているため、アナロ
グ入力端子の電圧が０Ｖや基準電圧に近い場合は、充放
電が不十分となり変換精度が悪化する場合があるという
問題点があった。
【００１９】本発明の目的は、短いサンプリング時間で
もホールディング・キャパシタの充放電を確実に行うこ
とができ、変換精度の向上したＡ／Ｄコンバータを提供
することである。
もホールディング・キャパシタの充放電を確実に行うこ
とができ、変換精度の向上したＡ／Ｄコンバータを提供
することである。
【００２０】
【課題を解決するための手段】上記目的を達成するた
め、本発明のＡ／Ｄコンバータは、複数のアナログ入力
端子のうちの１つをＡ／Ｄ変換を実行する端子として選
択するマルチプレクサと、プリチャージ期間にはＤ／Ａ
コンバータから出力されたプリチャージ電圧を内部に有
するホールディング・キャパシタにプリチャージし、サ
ンプリング期間には前記マルチプレクサが選択したアナ
ログ入力端子の電圧を前記ホールディング・キャパシタ
にチャージすることによりサンプリングおよびホールド
を行うサンプル・ホールド回路と、前記サンプル・ホー
ルド回路がサンプリングした電圧とＤ／Ａコンバータか
ら出力された比較電圧とを比較し、前記サンプル・ホー
ルド回路の出力と前記比較電圧との差が小さくなるよう
なデジタル値を出力電圧制御信号として出力し、前記サ
ンプル・ホールド回路の出力と前記比較電圧とが一致す
ると最後に出力した前記デジタル値を変換結果として出
力するとともに、プリチャージ期間であることを前記出
力電圧制御信号により伝達する比較回路と、前記出力電
圧制御信号がプリチャージ期間であることを示している
間は、Ａ／Ｄ変換結果格納レジスタから出力された前回
の変換結果をＤ／Ａ変換し前記プリチャージ電圧として
出力し、前記出力電圧制御信号がプリチャージ以外の期
間を示している間は前記出力電圧制御信号により伝達さ
れたデジタル値をＤ／Ａ変換し前記比較電圧として出力
するＤ／Ａコンバータと、前記マルチプレクサが選択し
ている端子に対応したアドレスに格納されている変換結
果を前記前回の変換結果として出力するとともに、新た
な変換結果が入力されると前記マルチプレクサが選択し
た入力端子に対応したアドレスに格納するＡ／Ｄ変換結
果格納レジスタとを有する。
め、本発明のＡ／Ｄコンバータは、複数のアナログ入力
端子のうちの１つをＡ／Ｄ変換を実行する端子として選
択するマルチプレクサと、プリチャージ期間にはＤ／Ａ
コンバータから出力されたプリチャージ電圧を内部に有
するホールディング・キャパシタにプリチャージし、サ
ンプリング期間には前記マルチプレクサが選択したアナ
ログ入力端子の電圧を前記ホールディング・キャパシタ
にチャージすることによりサンプリングおよびホールド
を行うサンプル・ホールド回路と、前記サンプル・ホー
ルド回路がサンプリングした電圧とＤ／Ａコンバータか
ら出力された比較電圧とを比較し、前記サンプル・ホー
ルド回路の出力と前記比較電圧との差が小さくなるよう
なデジタル値を出力電圧制御信号として出力し、前記サ
ンプル・ホールド回路の出力と前記比較電圧とが一致す
ると最後に出力した前記デジタル値を変換結果として出
力するとともに、プリチャージ期間であることを前記出
力電圧制御信号により伝達する比較回路と、前記出力電
圧制御信号がプリチャージ期間であることを示している
間は、Ａ／Ｄ変換結果格納レジスタから出力された前回
の変換結果をＤ／Ａ変換し前記プリチャージ電圧として
出力し、前記出力電圧制御信号がプリチャージ以外の期
間を示している間は前記出力電圧制御信号により伝達さ
れたデジタル値をＤ／Ａ変換し前記比較電圧として出力
するＤ／Ａコンバータと、前記マルチプレクサが選択し
ている端子に対応したアドレスに格納されている変換結
果を前記前回の変換結果として出力するとともに、新た
な変換結果が入力されると前記マルチプレクサが選択し
た入力端子に対応したアドレスに格納するＡ／Ｄ変換結
果格納レジスタとを有する。
【００２１】本発明は、Ａ／Ｄ変換結果格納レジスタに
格納された前回のＡ／Ｄ変換結果をＤ／Ａ変換しプリチ
ャージ電圧としてホールディング・キャパシタをプリチ
ャージするようにしたものである。したがって、サンプ
リング期間におけるホールディング・キャパシタの電圧
変動を抑えることができ、Ａ／Ｄ変換の精度を上げるこ
とができる。
格納された前回のＡ／Ｄ変換結果をＤ／Ａ変換しプリチ
ャージ電圧としてホールディング・キャパシタをプリチ
ャージするようにしたものである。したがって、サンプ
リング期間におけるホールディング・キャパシタの電圧
変動を抑えることができ、Ａ／Ｄ変換の精度を上げるこ
とができる。
【００２２】また、本発明のＡ／Ｄコンバータは、複数
のアナログ入力端子のうちの１つをＡ／Ｄ変換を実行す
る端子として選択するマルチプレクサと、プリチャージ
期間にはＤ／Ａコンバータから出力されたプリチャージ
電圧を内部に有するホールディング・キャパシタにプリ
チャージし、サンプリング期間には前記マルチプレクサ
が選択したアナログ入力端子の電圧を前記ホールディン
グ・キャパシタにチャージすることによりサンプリング
およびホールドを行うサンプル・ホールド回路と、前記
サンプル・ホールド回路がサンプリングした電圧とＤ／
Ａコンバータから出力された比較電圧とを比較し、前記
サンプル・ホールド回路の出力と前記比較電圧との差が
小さくなるようなデジタル値を出力電圧制御信号として
出力し、前記サンプル・ホールド回路の出力と前記比較
電圧とが一致すると最後に出力した前記デジタル値を変
換結果として出力するとともに、プリチャージ期間であ
ることを前記出力電圧制御信号により伝達する比較回路
と、前記出力電圧制御信号がプリチャージ期間であるこ
とを示している間は、Ａ／Ｄ変換結果レジスタから出力
された前回の変換結果がＡ／Ｄ変換基準電圧の１／２の
電圧に相当するデジタル値以下の場合にはＡ／Ｄ変換基
準電圧の１／４の電圧をプリチャージ電圧として出力
し、Ａ／Ｄ変換基準電圧の１／２の電圧に相当するデジ
タル値以上の場合にはＡ／Ｄ変換基準電圧の３／４の電
圧をプリチャージ電圧として出力し、出力電圧制御信号
がプリチャージ以外の期間を示している間は前記出力電
圧制御信号により伝達されたデジタル値をＤ／Ａ変換し
前記比較電圧として出力するＤ／Ａコンバータと、前記
マルチプレクサが選択している端子に対応したアドレス
に格納されている変換結果を前記前回の変換結果として
出力するとともに、新たな変換結果が入力されると前記
マルチプレクサが選択した入力端子に対応したアドレス
に格納するＡ／Ｄ変換結果格納レジスタとを有する。
のアナログ入力端子のうちの１つをＡ／Ｄ変換を実行す
る端子として選択するマルチプレクサと、プリチャージ
期間にはＤ／Ａコンバータから出力されたプリチャージ
電圧を内部に有するホールディング・キャパシタにプリ
チャージし、サンプリング期間には前記マルチプレクサ
が選択したアナログ入力端子の電圧を前記ホールディン
グ・キャパシタにチャージすることによりサンプリング
およびホールドを行うサンプル・ホールド回路と、前記
サンプル・ホールド回路がサンプリングした電圧とＤ／
Ａコンバータから出力された比較電圧とを比較し、前記
サンプル・ホールド回路の出力と前記比較電圧との差が
小さくなるようなデジタル値を出力電圧制御信号として
出力し、前記サンプル・ホールド回路の出力と前記比較
電圧とが一致すると最後に出力した前記デジタル値を変
換結果として出力するとともに、プリチャージ期間であ
ることを前記出力電圧制御信号により伝達する比較回路
と、前記出力電圧制御信号がプリチャージ期間であるこ
とを示している間は、Ａ／Ｄ変換結果レジスタから出力
された前回の変換結果がＡ／Ｄ変換基準電圧の１／２の
電圧に相当するデジタル値以下の場合にはＡ／Ｄ変換基
準電圧の１／４の電圧をプリチャージ電圧として出力
し、Ａ／Ｄ変換基準電圧の１／２の電圧に相当するデジ
タル値以上の場合にはＡ／Ｄ変換基準電圧の３／４の電
圧をプリチャージ電圧として出力し、出力電圧制御信号
がプリチャージ以外の期間を示している間は前記出力電
圧制御信号により伝達されたデジタル値をＤ／Ａ変換し
前記比較電圧として出力するＤ／Ａコンバータと、前記
マルチプレクサが選択している端子に対応したアドレス
に格納されている変換結果を前記前回の変換結果として
出力するとともに、新たな変換結果が入力されると前記
マルチプレクサが選択した入力端子に対応したアドレス
に格納するＡ／Ｄ変換結果格納レジスタとを有する。
【００２３】本発明は、Ａ／Ｄ変換結果レジスタに格納
された前回の変換結果が１／２ＶRE F に相当するデジタ
ル値以下の場合にはＶREF の１／４の電圧をプリチャー
ジ電圧とし、１／２ＶREF に相当するデジタル値以上の
場合にはＶREF の３／４の電圧をプリチャージ電圧とし
てホールディング・キャパシタをプリチャージするよう
にしたものである。したがって、サンプリング期間にお
けるホールディング・キャパシタの電圧変動を抑えるこ
とができ、Ａ／Ｄ変換の精度を上げることができる。
された前回の変換結果が１／２ＶRE F に相当するデジタ
ル値以下の場合にはＶREF の１／４の電圧をプリチャー
ジ電圧とし、１／２ＶREF に相当するデジタル値以上の
場合にはＶREF の３／４の電圧をプリチャージ電圧とし
てホールディング・キャパシタをプリチャージするよう
にしたものである。したがって、サンプリング期間にお
けるホールディング・キャパシタの電圧変動を抑えるこ
とができ、Ａ／Ｄ変換の精度を上げることができる。
【００２４】
【発明の実施の形態】次に、本発明の実施形態について
図面を参照して詳細に説明する。
図面を参照して詳細に説明する。
【００２５】（第１の実施形態）図１は本発明の第１の
実施形態のＡ／Ｄコンバータのブロック図、図２は図１
のＡ／Ｄコンバータにおけるホールディング・キャパシ
タの電圧Ｖｃの時間変化を示した図である。図５中と同
番号は同じ構成要素を示す。
実施形態のＡ／Ｄコンバータのブロック図、図２は図１
のＡ／Ｄコンバータにおけるホールディング・キャパシ
タの電圧Ｖｃの時間変化を示した図である。図５中と同
番号は同じ構成要素を示す。
【００２６】本発明のＡ／Ｄコンバータは、マルチプレ
クサ１と、サンプル・ホールド回路２と、比較回路３
と、Ｄ／Ａコンバータ４と、Ａ／Ｄ変換結果格納レジス
タ５とから構成されている。
クサ１と、サンプル・ホールド回路２と、比較回路３
と、Ｄ／Ａコンバータ４と、Ａ／Ｄ変換結果格納レジス
タ５とから構成されている。
【００２７】サンプル・ホールド回路２は、サンプリン
グ開始信号１０１がプリチャージ期間であることを示し
ている間はＤ／Ａコンバータ４から出力されたプリチャ
ージ電圧１０２を内部に有するホールディング・キャパ
シタにプリチャージし、サンプリング開始信号１０１が
サンプリング期間を示している間は、マルチプレクサ１
が選択したアナログ入力端子の電圧をホールディング・
キャパシタにチャージすることによりサンプリングおよ
びホールドを行う。
グ開始信号１０１がプリチャージ期間であることを示し
ている間はＤ／Ａコンバータ４から出力されたプリチャ
ージ電圧１０２を内部に有するホールディング・キャパ
シタにプリチャージし、サンプリング開始信号１０１が
サンプリング期間を示している間は、マルチプレクサ１
が選択したアナログ入力端子の電圧をホールディング・
キャパシタにチャージすることによりサンプリングおよ
びホールドを行う。
【００２８】比較回路３は、サンプル・ホールド回路２
がサンプリングした電圧とＤ／Ａコンバータ４から出力
された比較電圧１０３とを比較し、サンプル・ホールド
回路２の出力と比較電圧１０３の差が小さくなるように
比較電圧１０３の電圧を制御するようなデジタル値を出
力電圧制御信号１０４によりＤ／Ａコンバータ４に出力
するとともに、サンプル・ホールド回路２の出力と比較
電圧１０３とが一致すると最後にＤ／Ａコンバータ４に
出力したデジタル値を変換結果１０５として出力する。
また、サンプル・ホールド回路２にサンプリング期間の
開始を指示するためのサンプリング開始信号１０１を出
力するとともに、Ｄ／Ａコンバータ４に出力電圧制御信
号１０４によりプリチャージ期間であることを伝達す
る。
がサンプリングした電圧とＤ／Ａコンバータ４から出力
された比較電圧１０３とを比較し、サンプル・ホールド
回路２の出力と比較電圧１０３の差が小さくなるように
比較電圧１０３の電圧を制御するようなデジタル値を出
力電圧制御信号１０４によりＤ／Ａコンバータ４に出力
するとともに、サンプル・ホールド回路２の出力と比較
電圧１０３とが一致すると最後にＤ／Ａコンバータ４に
出力したデジタル値を変換結果１０５として出力する。
また、サンプル・ホールド回路２にサンプリング期間の
開始を指示するためのサンプリング開始信号１０１を出
力するとともに、Ｄ／Ａコンバータ４に出力電圧制御信
号１０４によりプリチャージ期間であることを伝達す
る。
【００２９】Ｄ／Ａコンバータ４は、出力電圧制御信号
１０４がプリチャージ期間であることを示している間
は、前回の変換結果１０６をＤ／Ａ変換しプリチャージ
電圧１０２として出力し、出力電圧制御信号１０４がプ
リチャージ以外の期間を示している間は出力電圧制御信
号１０４により伝達されたデジタル値をＤ／Ａ変換し比
較電圧１０３として出力する。
１０４がプリチャージ期間であることを示している間
は、前回の変換結果１０６をＤ／Ａ変換しプリチャージ
電圧１０２として出力し、出力電圧制御信号１０４がプ
リチャージ以外の期間を示している間は出力電圧制御信
号１０４により伝達されたデジタル値をＤ／Ａ変換し比
較電圧１０３として出力する。
【００３０】Ａ／Ｄ変換結果格納レジスタ５は、マルチ
プレクサ１が選択している端子に対応したアドレスに格
納されている変換結果を前回の変換結果１０６として出
力するとともに新たな変換結果１０５が入力されると、
マルチプレクサ１が選択した入力端子に対応したアドレ
スに格納する。
プレクサ１が選択している端子に対応したアドレスに格
納されている変換結果を前回の変換結果１０６として出
力するとともに新たな変換結果１０５が入力されると、
マルチプレクサ１が選択した入力端子に対応したアドレ
スに格納する。
【００３１】次に、本実施形態の動作について図１を参
照して説明する。
照して説明する。
【００３２】まず、１つの入力端子の電圧のＡ／Ｄ変換
後、次の入力端子のＡ／Ｄ変換のプリチャージ期間にお
いて、比較回路３は出力電圧制御信号１０４によりＤ／
Ａコンバータ４にプリチャージ期間である旨を伝達す
る。また、Ａ／Ｄ変換結果格納レジスタ５は、マルチプ
レクサ１が選択した入力端子に対応したアドレスに格納
された前回の変換結果のデジタル値を前回の変換結果１
０６として出力する。そのため、Ｄ／Ａコンバータ４は
前回の変換結果１０６をＤ／Ａ変換し、プリチャージ電
圧１０２として出力する。
後、次の入力端子のＡ／Ｄ変換のプリチャージ期間にお
いて、比較回路３は出力電圧制御信号１０４によりＤ／
Ａコンバータ４にプリチャージ期間である旨を伝達す
る。また、Ａ／Ｄ変換結果格納レジスタ５は、マルチプ
レクサ１が選択した入力端子に対応したアドレスに格納
された前回の変換結果のデジタル値を前回の変換結果１
０６として出力する。そのため、Ｄ／Ａコンバータ４は
前回の変換結果１０６をＤ／Ａ変換し、プリチャージ電
圧１０２として出力する。
【００３３】サンプル・ホールド回路２では、プリチャ
ージ電圧１０２によりホールディング・キャパシタをプ
リチャージする。そして、比較回路３からのサンプリン
グ開始信号１０１を入力すると、サンプル・ホールド回
路２では、ホールディング・キャパシタをマルチプレク
サ１により選択された入力端子に接続し、その電圧によ
りホールディング・キャパシタをチャージする。
ージ電圧１０２によりホールディング・キャパシタをプ
リチャージする。そして、比較回路３からのサンプリン
グ開始信号１０１を入力すると、サンプル・ホールド回
路２では、ホールディング・キャパシタをマルチプレク
サ１により選択された入力端子に接続し、その電圧によ
りホールディング・キャパシタをチャージする。
【００３４】ここで既に比較回路３は、Ｄ／Ａコンバー
タ４に出力電圧制御信号１０４によりプリチャージ期間
終了を示しているので、Ｄ／Ａコンバータ４は出力電圧
制御信号１０４により伝達されたデジタル値をＤ／Ａ変
換し比較電圧１０３として出力している。
タ４に出力電圧制御信号１０４によりプリチャージ期間
終了を示しているので、Ｄ／Ａコンバータ４は出力電圧
制御信号１０４により伝達されたデジタル値をＤ／Ａ変
換し比較電圧１０３として出力している。
【００３５】次に、比較回路３により比較電圧１０３と
サンプル・ホールド回路２の出力が比較され、その差が
無くなるように比較回路３は出力電圧制御信号１０４を
出力する。そして、サンプル・ホールド回路２の出力と
比較電圧１０３の差が無くなると、比較回路３は最後に
出力したデジタル値を変換結果１０５として出力し、Ａ
／Ｄ変換結果格納レジスタ５のマルチプレクサ１により
選択された入力端子に対応したアドレスに記憶される。
サンプル・ホールド回路２の出力が比較され、その差が
無くなるように比較回路３は出力電圧制御信号１０４を
出力する。そして、サンプル・ホールド回路２の出力と
比較電圧１０３の差が無くなると、比較回路３は最後に
出力したデジタル値を変換結果１０５として出力し、Ａ
／Ｄ変換結果格納レジスタ５のマルチプレクサ１により
選択された入力端子に対応したアドレスに記憶される。
【００３６】次に、本実施形態のＡ／Ｄコンバータにお
けるホールディング・キャパシタの電圧Ｖｃの時間変化
を図２に示す。
けるホールディング・キャパシタの電圧Ｖｃの時間変化
を図２に示す。
【００３７】本実施形態において、Ａ／Ｄコンバータは
ＡＮＩ0端子からＡＮＩ７端子までを１端子毎に順番に
スキャンしながら変換を行っていく。またＡＮＩ1端子
およびＡＮＩ7端子には基準電圧（ＶREF ）に近い電位
が、ＡＮＩ0端子には０Ｖに近い電位が入力されている
ものとする。
ＡＮＩ0端子からＡＮＩ７端子までを１端子毎に順番に
スキャンしながら変換を行っていく。またＡＮＩ1端子
およびＡＮＩ7端子には基準電圧（ＶREF ）に近い電位
が、ＡＮＩ0端子には０Ｖに近い電位が入力されている
ものとする。
【００３８】ＡＮＩ0端子のＡ／Ｄ変換を行う場合は、
一回前つまりＡＮＩ7端子の変換動作中に、ＡＮＩ0端子
の前回の変換結果をＡ／Ｄ変換結果格納レジスタ５から
Ｄ／Ａコンバータ４へ転送し、Ｄ／Ａコンバータがこの
値を保持する。ＡＮＩ7端子のＡ／Ｄ変換が終了する
と、Ｄ／Ａコンバータはこの値に応じたプリチャージ電
圧を出力し、サンプル・ホールド回路２中のホールディ
ング・キャパシタをプリチャージ期間中（ｔｐ0）にプ
リチャージする。プリチャージ終了後、マルチプレクサ
１で選択されたＡＮＩ0端子をホールディング・キャパ
シタに接続し、サンプリング期間（ｔｓ0）中にＡＮＩ0
端子の入力に応じた電荷が蓄積され、サンプリング終了
後、比較回路３によりサンプル・ホールド回路の出力と
Ｄ／Ａコンバータの出力が一致する電圧を検出し、変換
結果のディジタル値がＡＤＣＲ0へ格納される。
一回前つまりＡＮＩ7端子の変換動作中に、ＡＮＩ0端子
の前回の変換結果をＡ／Ｄ変換結果格納レジスタ５から
Ｄ／Ａコンバータ４へ転送し、Ｄ／Ａコンバータがこの
値を保持する。ＡＮＩ7端子のＡ／Ｄ変換が終了する
と、Ｄ／Ａコンバータはこの値に応じたプリチャージ電
圧を出力し、サンプル・ホールド回路２中のホールディ
ング・キャパシタをプリチャージ期間中（ｔｐ0）にプ
リチャージする。プリチャージ終了後、マルチプレクサ
１で選択されたＡＮＩ0端子をホールディング・キャパ
シタに接続し、サンプリング期間（ｔｓ0）中にＡＮＩ0
端子の入力に応じた電荷が蓄積され、サンプリング終了
後、比較回路３によりサンプル・ホールド回路の出力と
Ｄ／Ａコンバータの出力が一致する電圧を検出し、変換
結果のディジタル値がＡＤＣＲ0へ格納される。
【００３９】図２を参照すると、プリチャージ期間（ｔ
ｐ0）にはホールディング・キャパシタは前回の変換結
果である０Ｖ近辺にプリチャージされ、プリチャージ期
間（ｔｐ1）にはホールディング・キャパシタは前回の
変換結果であるＶREF近辺にプリチャージされているの
で、同じ電圧をＡ／Ｄ変換した図６の従来のＡ／Ｄコン
バータによる波形と比較してサンプリング期間（ｔ
ｓ0、ｔｓ1）における電圧変動が少なくなっていること
がわかる。
ｐ0）にはホールディング・キャパシタは前回の変換結
果である０Ｖ近辺にプリチャージされ、プリチャージ期
間（ｔｐ1）にはホールディング・キャパシタは前回の
変換結果であるＶREF近辺にプリチャージされているの
で、同じ電圧をＡ／Ｄ変換した図６の従来のＡ／Ｄコン
バータによる波形と比較してサンプリング期間（ｔ
ｓ0、ｔｓ1）における電圧変動が少なくなっていること
がわかる。
【００４０】Ａ／Ｄコンバータは連続したアナログ量の
変化をデータとして取り込むのに用いられることが多い
が、このアナログ量の変化速度はＡ／Ｄコンバータの処
理速度に比べる遅いため前回の値と今回の値は近い値と
なる確率が高い。そのため、前回の値にホールディング
・キャパシタをプリチャージしてからサンプリングする
ことによりサンプリング期間の電圧変動は最小限に抑え
られるため、充放電が十分に行なわれる。
変化をデータとして取り込むのに用いられることが多い
が、このアナログ量の変化速度はＡ／Ｄコンバータの処
理速度に比べる遅いため前回の値と今回の値は近い値と
なる確率が高い。そのため、前回の値にホールディング
・キャパシタをプリチャージしてからサンプリングする
ことによりサンプリング期間の電圧変動は最小限に抑え
られるため、充放電が十分に行なわれる。
【００４１】この場合、プリチャージ期間（ｔｐ0）で
は大きな電位変化が発生する場合もあるが、Ｄ／Ａコン
バータの出力インピーダンスを十分低くすることにより
所定のプリチャージ期間で充放電を十分に行うことが可
能である。
は大きな電位変化が発生する場合もあるが、Ｄ／Ａコン
バータの出力インピーダンスを十分低くすることにより
所定のプリチャージ期間で充放電を十分に行うことが可
能である。
【００４２】また、この後のサンプリング期間（ｔ
ｓ0）は外部回路の高いインピーダンスで充放電される
事があるが、電圧変動は最小限に抑えられているため、
充放電は十分に行なわれる。
ｓ0）は外部回路の高いインピーダンスで充放電される
事があるが、電圧変動は最小限に抑えられているため、
充放電は十分に行なわれる。
【００４３】上記のような動作により、サンプリング終
了時のホールディング・キャパシタに蓄えられる電荷量
の精度が向上し、Ａ／Ｄ変換精度を向上することができ
る。
了時のホールディング・キャパシタに蓄えられる電荷量
の精度が向上し、Ａ／Ｄ変換精度を向上することができ
る。
【００４４】（第２の実施形態）図３は本発明の第２の
実施形態のＡ／Ｄコンバータのブロック図、図４は図３
のＡ／Ｄコンバータにおけるホールディング・キャパシ
タの電圧Ｖｃの時間変化を示した図である。図１中と同
番号は同じ構成要素を示す。
実施形態のＡ／Ｄコンバータのブロック図、図４は図３
のＡ／Ｄコンバータにおけるホールディング・キャパシ
タの電圧Ｖｃの時間変化を示した図である。図１中と同
番号は同じ構成要素を示す。
【００４５】本実施形態は図１の第１の実施形態に対し
て、プリチャージ電圧を前回の電圧値とするのでなく予
め決められた一定の値の中から前回の電圧値に近い値を
選びプリチャージ電圧とするようにしたものである。
て、プリチャージ電圧を前回の電圧値とするのでなく予
め決められた一定の値の中から前回の電圧値に近い値を
選びプリチャージ電圧とするようにしたものである。
【００４６】Ｄ／Ａコンバータ１４は、出力電圧制御信
号１０４がプリチャージ期間であることを示している間
は、Ａ／Ｄ変換結果レジスタ５から出力された前回の変
換結果１０６が１／２ＶREFに相当するデジタル値以下
の場合にはＶREFの１／４の電圧をプリチャージ電圧１
０２として出力し、１／２ＶREFに相当するデジタル値
以上の場合にはＶREFの３／４の電圧をプリチャージ電
圧１０２として出力し、出力電圧制御信号１０４がプリ
チャージ以外の期間を示している間は出力電圧制御信号
１０４により伝達されたデジタル値をＤ／Ａ変換し比較
電圧１０３として出力する。
号１０４がプリチャージ期間であることを示している間
は、Ａ／Ｄ変換結果レジスタ５から出力された前回の変
換結果１０６が１／２ＶREFに相当するデジタル値以下
の場合にはＶREFの１／４の電圧をプリチャージ電圧１
０２として出力し、１／２ＶREFに相当するデジタル値
以上の場合にはＶREFの３／４の電圧をプリチャージ電
圧１０２として出力し、出力電圧制御信号１０４がプリ
チャージ以外の期間を示している間は出力電圧制御信号
１０４により伝達されたデジタル値をＤ／Ａ変換し比較
電圧１０３として出力する。
【００４７】図４を参照すると、プリチャージ期間（ｔ
ｐ0）にはホールディング・キャパシタは１／４ＶREFに
プリチャージされ、プリチャージ期間（ｔｐ1）にはホ
ールディング・キャパシタは３／４ＶREFにプリチャー
ジされているので、同じ電圧をＡ／Ｄ変換した図６の従
来のＡ／Ｄコンバータによる波形と比較してサンプリン
グ期間（ｔｓ0、ｔｓ1）における電圧変動が少なくなっ
ていることがわかる。
ｐ0）にはホールディング・キャパシタは１／４ＶREFに
プリチャージされ、プリチャージ期間（ｔｐ1）にはホ
ールディング・キャパシタは３／４ＶREFにプリチャー
ジされているので、同じ電圧をＡ／Ｄ変換した図６の従
来のＡ／Ｄコンバータによる波形と比較してサンプリン
グ期間（ｔｓ0、ｔｓ1）における電圧変動が少なくなっ
ていることがわかる。
【００４８】本実施形態では、格納されている前回のデ
ジタル値をＤ／Ａ変換することなくプリチャージ電圧を
作成し、第１の実施形態と同様にサンプリング期間中の
電圧変動を小さくしＡ／Ｄ変換の制度を向上することが
できる。そのため、第１の実施形態よりも回路構成が簡
単になる。
ジタル値をＤ／Ａ変換することなくプリチャージ電圧を
作成し、第１の実施形態と同様にサンプリング期間中の
電圧変動を小さくしＡ／Ｄ変換の制度を向上することが
できる。そのため、第１の実施形態よりも回路構成が簡
単になる。
【００４９】
【発明の効果】以上説明したように、本発明は、サンプ
リング時の電圧変動が小さくなるためホールディング・
キャパシタの充放電が確実に行なわれ、Ａ／Ｄ変換精度
が向上するという効果を有する。
リング時の電圧変動が小さくなるためホールディング・
キャパシタの充放電が確実に行なわれ、Ａ／Ｄ変換精度
が向上するという効果を有する。
【図１】本発明の第１の実施形態のＡ／Ｄコンバータの
ブロック図である。
ブロック図である。
【図２】図１のＡ／Ｄコンバータにおけるホールディン
グ・キャパシタの電圧Ｖｃの時間変化を示した図であ
る。
グ・キャパシタの電圧Ｖｃの時間変化を示した図であ
る。
【図３】本発明の第２の実施形態のＡ／Ｄコンバータの
ブロック図である。
ブロック図である。
【図４】図３のＡ／Ｄコンバータにおけるホールディン
グ・キャパシタの電圧Ｖｃの時間変化を示した図であ
る。
グ・キャパシタの電圧Ｖｃの時間変化を示した図であ
る。
【図５】従来のＡ／Ｄコンバータのブロック図である。
【図６】図５のＡ／Ｄコンバータにおけるホールディン
グ・キャパシタの電圧Ｖｃの時間変化を示した図であ
る。
グ・キャパシタの電圧Ｖｃの時間変化を示した図であ
る。
１ マルチプレクサ ２ サンプル・ホールド回路 ３ 比較回路 ４ Ｄ／Ａコンバータ ５ Ａ／Ｄ変換結果格納レジスタ １４ Ｄ／Ａコンバータ ２２ サンプル・ホールド回路 ２３ 比較回路 ２４ Ｄ／Ａコンバータ ２５ Ａ／Ｄ変換結果格納レジスタ １０１ サンプリング開始信号 １０２ プリチャージ電圧 １０３ 比較電圧 １０４ 出力電圧制御信号 １０５ 変換結果 １０６ 前回の変換結果
Claims (2)
- 【請求項１】 複数のアナログ入力端子のうちの１つを
Ａ／Ｄ変換を実行する端子として選択するマルチプレク
サと、 プリチャージ期間にはＤ／Ａコンバータから出力された
プリチャージ電圧を内部に有するホールディング・キャ
パシタにプリチャージし、サンプリング期間には前記マ
ルチプレクサが選択したアナログ入力端子の電圧を前記
ホールディング・キャパシタにチャージすることにより
サンプリングおよびホールドを行うサンプル・ホールド
回路と、 前記サンプル・ホールド回路がサンプリングした電圧と
Ｄ／Ａコンバータから出力された比較電圧とを比較し、
前記サンプル・ホールド回路の出力と前記比較電圧との
差が小さくなるようなデジタル値を出力電圧制御信号と
して出力し、前記サンプル・ホールド回路の出力と前記
比較電圧とが一致すると最後に出力した前記デジタル値
を変換結果として出力するとともに、プリチャージ期間
であることを前記出力電圧制御信号により伝達する比較
回路と、 前記出力電圧制御信号がプリチャージ期間であることを
示している間は、Ａ／Ｄ変換結果格納レジスタから出力
された前回の変換結果をＤ／Ａ変換し前記プリチャージ
電圧として出力し、前記出力電圧制御信号がプリチャー
ジ以外の期間を示している間は前記出力電圧制御信号に
より伝達されたデジタル値をＤ／Ａ変換し前記比較電圧
として出力するＤ／Ａコンバータと、 前記マルチプレクサが選択している端子に対応したアド
レスに格納されている変換結果を前記前回の変換結果と
して出力するとともに、新たな変換結果が入力されると
前記マルチプレクサが選択した入力端子に対応したアド
レスに格納するＡ／Ｄ変換結果格納レジスタとを有する
Ａ／Ｄコンバータ。 - 【請求項２】 複数のアナログ入力端子のうちの１つを
Ａ／Ｄ変換を実行する端子として選択するマルチプレク
サと、 プリチャージ期間にはＤ／Ａコンバータから出力された
プリチャージ電圧を内部に有するホールディング・キャ
パシタにプリチャージし、サンプリング期間には前記マ
ルチプレクサが選択したアナログ入力端子の電圧を前記
ホールディング・キャパシタにチャージすることにより
サンプリングおよびホールドを行うサンプル・ホールド
回路と、 前記サンプル・ホールド回路がサンプリングした電圧と
Ｄ／Ａコンバータから出力された比較電圧とを比較し、
前記サンプル・ホールド回路の出力と前記比較電圧との
差が小さくなるようなデジタル値を出力電圧制御信号と
して出力し、前記サンプル・ホールド回路の出力と前記
比較電圧とが一致すると最後に出力した前記デジタル値
を変換結果として出力するとともに、プリチャージ期間
であることを前記出力電圧制御信号により伝達する比較
回路と、 前記出力電圧制御信号がプリチャージ期間であることを
示している間は、Ａ／Ｄ変換結果レジスタから出力され
た前回の変換結果がＡ／Ｄ変換基準電圧の１／２の電圧
に相当するデジタル値以下の場合にはＡ／Ｄ変換基準電
圧の１／４の電圧をプリチャージ電圧として出力し、Ａ
／Ｄ変換基準電圧の１／２の電圧に相当するデジタル値
以上の場合にはＡ／Ｄ変換基準電圧の３／４の電圧をプ
リチャージ電圧として出力し、出力電圧制御信号がプリ
チャージ以外の期間を示している間は前記出力電圧制御
信号により伝達されたデジタル値をＤ／Ａ変換し前記比
較電圧として出力するＤ／Ａコンバータと、 前記マルチプレクサが選択している端子に対応したアド
レスに格納されている変換結果を前記前回の変換結果と
して出力するとともに、新たな変換結果が入力されると
前記マルチプレクサが選択した入力端子に対応したアド
レスに格納するＡ／Ｄ変換結果格納レジスタとを有する
Ａ／Ｄコンバータ。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP09066345A JP3099766B2 (ja) | 1997-03-19 | 1997-03-19 | Ａ／ｄコンバータ |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP09066345A JP3099766B2 (ja) | 1997-03-19 | 1997-03-19 | Ａ／ｄコンバータ |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH10261962A true JPH10261962A (ja) | 1998-09-29 |
| JP3099766B2 JP3099766B2 (ja) | 2000-10-16 |
Family
ID=13313185
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP09066345A Expired - Fee Related JP3099766B2 (ja) | 1997-03-19 | 1997-03-19 | Ａ／ｄコンバータ |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP3099766B2 (ja) |
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2006074230A (ja) * | 2004-08-31 | 2006-03-16 | Sanyo Electric Co Ltd | サンプリング回路 |
| WO2018047457A1 (ja) * | 2016-09-06 | 2018-03-15 | ソニーセミコンダクタソリューションズ株式会社 | アナログデジタル変換器、電子装置、および、アナログデジタル変換器の制御方法 |
| WO2021182012A1 (ja) * | 2020-03-10 | 2021-09-16 | 株式会社デンソー | 温度検出装置 |
Families Citing this family (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR102202423B1 (ko) * | 2018-12-12 | 2021-01-12 | 주식회사 한화 | 자력에 의한 풀림 방지 구조를 가지는 볼트 구조체 및 이를 이용한 볼트 체결 장치 |
-
1997
- 1997-03-19 JP JP09066345A patent/JP3099766B2/ja not_active Expired - Fee Related
Cited By (6)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2006074230A (ja) * | 2004-08-31 | 2006-03-16 | Sanyo Electric Co Ltd | サンプリング回路 |
| JP4530767B2 (ja) * | 2004-08-31 | 2010-08-25 | 三洋電機株式会社 | サンプリング回路 |
| WO2018047457A1 (ja) * | 2016-09-06 | 2018-03-15 | ソニーセミコンダクタソリューションズ株式会社 | アナログデジタル変換器、電子装置、および、アナログデジタル変換器の制御方法 |
| US10686460B2 (en) | 2016-09-06 | 2020-06-16 | Sony Semiconductor Solutions Corporation | Analog-to-digital converter, electronic device, and method for controlling analog-to-digital converter |
| WO2021182012A1 (ja) * | 2020-03-10 | 2021-09-16 | 株式会社デンソー | 温度検出装置 |
| JP2021143864A (ja) * | 2020-03-10 | 2021-09-24 | 株式会社デンソー | 温度検出装置 |
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| Publication number | Publication date |
|---|---|
| JP3099766B2 (ja) | 2000-10-16 |
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| LAPS | Cancellation because of no payment of annual fees |