JPH06181435A - Ａｄコンバータ - Google Patents
ＡｄコンバータInfo
- Publication number
- JPH06181435A JPH06181435A JP33287692A JP33287692A JPH06181435A JP H06181435 A JPH06181435 A JP H06181435A JP 33287692 A JP33287692 A JP 33287692A JP 33287692 A JP33287692 A JP 33287692A JP H06181435 A JPH06181435 A JP H06181435A
- Authority
- JP
- Japan
- Prior art keywords
- converter
- dac
- dac2
- output
- dac1
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Withdrawn
Links
Landscapes
- Analogue/Digital Conversion (AREA)
Abstract
(57)【要約】 （修正有）
【目的】 内蔵ＤＡＣにおける出力電圧の分解能を高め
ることなく、入力電圧の全レンジ内における変換分解能
を高め得るよう構成したＡＤコンバータを提供する。 【構成】 第２のＤＡＣ（ＤＡＣ２）の出力電圧を微小
ステップで変化させることにより、第１のＤＡＣ（ＤＡ
Ｃ１）から出力される粗いステップ電圧を等価的に微小
ステップに変換することができるので、第１のＤＡＣ
（ＤＡＣ１）の分解能を高めることなく、ＡＤコンバー
タ全体の分解能を上げると同時に、変換時の直線性を向
上させることができる。
ることなく、入力電圧の全レンジ内における変換分解能
を高め得るよう構成したＡＤコンバータを提供する。 【構成】 第２のＤＡＣ（ＤＡＣ２）の出力電圧を微小
ステップで変化させることにより、第１のＤＡＣ（ＤＡ
Ｃ１）から出力される粗いステップ電圧を等価的に微小
ステップに変換することができるので、第１のＤＡＣ
（ＤＡＣ１）の分解能を高めることなく、ＡＤコンバー
タ全体の分解能を上げると同時に、変換時の直線性を向
上させることができる。
Description
【０００１】
【産業上の利用分野】本発明は、逐次比較型のＡＤコン
バータに関する。
バータに関する。
【０００２】
【従来の技術】従来から知られている逐次比較型のＡＤ
コンバータは、図４に示すように、入力電圧ＶINと比較
するために、既知の可変アナログ電圧ＶDAC を発生する
ＤＡコンバータ（ＤＡＣ）を内蔵している。
コンバータは、図４に示すように、入力電圧ＶINと比較
するために、既知の可変アナログ電圧ＶDAC を発生する
ＤＡコンバータ（ＤＡＣ）を内蔵している。
【０００３】この種のＡＤコンバータでは、内蔵ＤＡＣ
の出力電圧範囲（すなわち、ＶDACのレンジ）がそのま
ま入力電圧の変換レンジとなっている。このことを更に
詳述すると、次のとおりである。
の出力電圧範囲（すなわち、ＶDACのレンジ）がそのま
ま入力電圧の変換レンジとなっている。このことを更に
詳述すると、次のとおりである。
【０００４】図４に示した従来のＡＤコンバータにおい
て、まず入力電圧ＶINをサンプルするため、入力切替え
スイッチＳＷ２をＡ側に倒すと共に、演算増幅器ＣＭＰ
の帰還ループ中に挿入されているスイッチＳＷ１を閉じ
る。
て、まず入力電圧ＶINをサンプルするため、入力切替え
スイッチＳＷ２をＡ側に倒すと共に、演算増幅器ＣＭＰ
の帰還ループ中に挿入されているスイッチＳＷ１を閉じ
る。
【０００５】ここで、演算増幅器ＣＭＰはコンパレータ
として作用させるため、その非反転入力端には固定され
た基準電圧ＶREF を印加しておく。
として作用させるため、その非反転入力端には固定され
た基準電圧ＶREF を印加しておく。
【０００６】演算増幅器ＣＭＰの反転入力端における電
圧ＶN に着目すると、サンプルモード時には、
圧ＶN に着目すると、サンプルモード時には、
【０００７】
【数１】ＶN ＋ＶC ＝ＶIN となる。ここで、ＶC はサンプルコンデンサＣに生じる
端子間電圧である。
端子間電圧である。
【０００８】スイッチＳＷ１が閉じられていることか
ら、ＶN ＝ＶREF となるので、
ら、ＶN ＝ＶREF となるので、
【０００９】
【数２】 ＶREF ＋ＶC ＝ＶIN ∴ＶC ＝ＶIN−ＶREF …（１） 次に、スイッチＳＷ１をオープン状態とし、かつ切替え
スイッチＳＷ２をＢ側に倒し、判定モードとする。
スイッチＳＷ２をＢ側に倒し、判定モードとする。
【００１０】スイッチＳＷ１が開かれるため、演算増幅
器はコンパレータとして作用することから、以下、単に
コンパレータＣＭＰと呼ぶ。
器はコンパレータとして作用することから、以下、単に
コンパレータＣＭＰと呼ぶ。
【００１１】コンパレータＣＭＰは、図４中にも示した
通り、ＶN ＞ＶREF のとき出力Ｖout はローレベル
（Ｌ）となり、ＶN ＜ＶREF のとき出力Ｖout はハイレ
ベル（Ｈ）となる。
通り、ＶN ＞ＶREF のとき出力Ｖout はローレベル
（Ｌ）となり、ＶN ＜ＶREF のとき出力Ｖout はハイレ
ベル（Ｈ）となる。
【００１２】判定モード時には、
【００１３】
【数３】 ＶN ＋ＶC ＝ＶDAC ∴ＶN ＝ＶDAC −ＶC …（３） コンパレータＣＭＰの作用により、ＶN ＞ＶREF のとき
Ｖout ＝Ｌであるから、上記（３）式より、
Ｖout ＝Ｌであるから、上記（３）式より、
【００１４】
【数４】（ＶDAC −ＶC ）＞ＶREF のときＶout ＝Ｌとなる。ここで、（１）式のＶC を上
式に代入すると、
式に代入すると、
【００１５】
【数５】 ＶDAC −（ＶIN−ＶREF ）＞ＶREF ＶDAC −ＶIN＋ＶREF ＞ＶREF ∴ＶIN＜ＶDAC のときＶout ＝Ｌ …（４） 同様の手順により、
【００１６】
【数６】 ＶIN＞ＶDAC のときＶout ＝Ｈ …（５） 従って、ＤＡＣの出力ＶDAC を逐次変化させていき、Ｖ
out がＬからＨ（またはＨからＬ）に遷移した時のＶ
DAC が、ＶIN＝ＶDAC となる。
out がＬからＨ（またはＨからＬ）に遷移した時のＶ
DAC が、ＶIN＝ＶDAC となる。
【００１７】よって、ＡＤ変換可能となる入力電圧ＶIN
の範囲は、ＶDAC が
の範囲は、ＶDAC が
【００１８】
【数７】ＶDAC ＝Ｖmin 〜Ｖｍａｘ まで変化可能であるとすると、
【００１９】
【数８】Ｖｍｉｎ ＜ＶIN＜Ｖmax となる。換言すれば、入力電圧ＶINの変換範囲とＤＡＣ
の出力電圧範囲とは一致することになる。
の出力電圧範囲とは一致することになる。
【００２０】
【発明が解決しようとする課題】このように従来のＡＤ
コンバータでは、内蔵ＤＡＣの出力電圧範囲がそのまま
入力電圧の変換レンジとなるため、一定のＡ／Ｄ変換精
度を得ようとする場合には、その変換レンジ全体にわた
って均一な精度となるように（換言すれば、均一な精度
をもったアナログ電圧を発生するように）内蔵ＤＡＣを
構成しなければならないという欠点がみられた。より具
体的に述べると、４ビット出力のＡ／Ｄコンバータを構
成しようとすれば、内蔵ＤＡＣの出力も１６レベル（４
ビットに相当する）のアナログ電圧ステップを有する必
要があった。
コンバータでは、内蔵ＤＡＣの出力電圧範囲がそのまま
入力電圧の変換レンジとなるため、一定のＡ／Ｄ変換精
度を得ようとする場合には、その変換レンジ全体にわた
って均一な精度となるように（換言すれば、均一な精度
をもったアナログ電圧を発生するように）内蔵ＤＡＣを
構成しなければならないという欠点がみられた。より具
体的に述べると、４ビット出力のＡ／Ｄコンバータを構
成しようとすれば、内蔵ＤＡＣの出力も１６レベル（４
ビットに相当する）のアナログ電圧ステップを有する必
要があった。
【００２１】よって本発明の目的は、変換レンジ全体に
わたって内蔵ＤＡＣの出力分解能を高めることなく、あ
る狭い範囲にわたって出力分解能を高めるだけで、入力
電圧の全レンジ内における変換分解能を高め得るよう構
成したＡＤコンバータを提供することにある。
わたって内蔵ＤＡＣの出力分解能を高めることなく、あ
る狭い範囲にわたって出力分解能を高めるだけで、入力
電圧の全レンジ内における変換分解能を高め得るよう構
成したＡＤコンバータを提供することにある。
【００２２】
【課題を解決するための手段】かかる目的を達成するた
め、本発明は、逐次比較型のＡＤコンバータにおいて、
所定範囲内のアナログ電圧を粗いステップで発生する第
１のＤＡコンバータと、ＡＤ変換すべき入力信号と、前
記第１のＤＡコンバータの出力のいずれか一方を選択し
て出力する選択手段と、前記選択手段の出力端に一方の
端子が接続されたコンデンサと、所定範囲内のアナログ
電圧を微小のステップで発生する第２のＤＡコンバータ
と、前記コンデンサの他方の端子を反転入力端子に、前
記第２のＤＡコンバータの出力端を非反転入力端に接続
した演算増幅器と、前記演算増幅器の出力端と反転入力
端の間に接続され、前記選択手段が前記入力信号を選択
するときには閉成状態に、他方、前記選択手段が前記第
１のＤＡコンバータの出力を選択するときには開放状態
となるスイッチング手段とを具備したものである。
め、本発明は、逐次比較型のＡＤコンバータにおいて、
所定範囲内のアナログ電圧を粗いステップで発生する第
１のＤＡコンバータと、ＡＤ変換すべき入力信号と、前
記第１のＤＡコンバータの出力のいずれか一方を選択し
て出力する選択手段と、前記選択手段の出力端に一方の
端子が接続されたコンデンサと、所定範囲内のアナログ
電圧を微小のステップで発生する第２のＤＡコンバータ
と、前記コンデンサの他方の端子を反転入力端子に、前
記第２のＤＡコンバータの出力端を非反転入力端に接続
した演算増幅器と、前記演算増幅器の出力端と反転入力
端の間に接続され、前記選択手段が前記入力信号を選択
するときには閉成状態に、他方、前記選択手段が前記第
１のＤＡコンバータの出力を選択するときには開放状態
となるスイッチング手段とを具備したものである。
【００２３】
【作用】本発明の上記構成によれば、第２のＤＡＣの出
力電圧を微小ステップで変化させることにより、第１の
ＤＡＣから出力される粗いステップ電圧を等価的に微小
ステップに変換することができるので、第１のＤＡＣの
分解能を高めることなく、ＡＤコンバータ全体の分解能
を上げると同時に、変換時の直線性を向上させることに
なる。
力電圧を微小ステップで変化させることにより、第１の
ＤＡＣから出力される粗いステップ電圧を等価的に微小
ステップに変換することができるので、第１のＤＡＣの
分解能を高めることなく、ＡＤコンバータ全体の分解能
を上げると同時に、変換時の直線性を向上させることに
なる。
【００２４】
【実施例】以下、本発明の実施例を詳細に説明する。
【００２５】図１は、本発明の一実施例を示す回路図で
ある。本実施例では、図４に示した回路と異なり、演算
増幅器の非反転入力端に、可変アナログ電圧を発生する
第２のＤＡコンバータ（以下、ＤＡＣ２という）を接続
してある。また、コントローラＣＮＴは２つのＤＡコン
バータＤＡＣ１，ＤＡＣ２の出力電圧を制御する（その
動作は、後に詳述する）。
ある。本実施例では、図４に示した回路と異なり、演算
増幅器の非反転入力端に、可変アナログ電圧を発生する
第２のＤＡコンバータ（以下、ＤＡＣ２という）を接続
してある。また、コントローラＣＮＴは２つのＤＡコン
バータＤＡＣ１，ＤＡＣ２の出力電圧を制御する（その
動作は、後に詳述する）。
【００２６】なお、切替スイッチＳＷ２のＢ側端子に接
続されている第１のＤＡコンバータ（以下、ＤＡＣ１と
いう）の出力電圧範囲は、説明の都合上、従来のＤＡＣ
（図４参照）と同じであるとする。その他の構成につい
ては、図３と同じであるので、説明は省略する。
続されている第１のＤＡコンバータ（以下、ＤＡＣ１と
いう）の出力電圧範囲は、説明の都合上、従来のＤＡＣ
（図４参照）と同じであるとする。その他の構成につい
ては、図３と同じであるので、説明は省略する。
【００２７】次に、本実施例の動作を説明する。
【００２８】サンプルモード このサンプルモードでは、スイッチＳＷ１を閉成（Ｏ
Ｎ）し、切替えスイッチＳＷ２をＡ側（ＶIN入力）に倒
す。
Ｎ）し、切替えスイッチＳＷ２をＡ側（ＶIN入力）に倒
す。
【００２９】ＳＷ１＝ＯＮであることから、ＶN ＝Ｖ
DAC2であるので、
DAC2であるので、
【００３０】
【数９】 ＶDAC2＋ＶC ＝ＶIN ∴ＶC ＝ＶIN−ＶDAC2 …（６） 次に、判定モードに移る。
【００３１】判定モード 判定モードではＳＷ１＝ＯＦＦとして、切替えスイッチ
ＳＷ２をＢ側（ＶDAC1入力）に倒す。
ＳＷ２をＢ側（ＶDAC1入力）に倒す。
【００３２】いま、ＤＡＣ２の出力を固定した基準電圧
とすると、図４に示した従来例と同じように考えられ、
とすると、図４に示した従来例と同じように考えられ、
【００３３】
【数１０】（Ａ）ＶIN＜ＶDAC1のときＶout ＝Ｌ （Ｂ）ＶIN＞ＶDAC1のときＶout ＝Ｈ となる。
【００３４】ケース１ 次に、ＤＡＣ１の出力電圧ＶDAC1が最小電圧まで下った
としても、ＶDAC1がＶINより大きい（ＶIN＜ＶDAC1）ま
まであって、ＶIN＞ＶDAC1とならない場合について説明
する。
としても、ＶDAC1がＶINより大きい（ＶIN＜ＶDAC1）ま
まであって、ＶIN＞ＶDAC1とならない場合について説明
する。
【００３５】このときは、Ｖout ＝Ｌのままとなるの
で、ＶN ＞ＶDAC2が維持されることになる。
で、ＶN ＞ＶDAC2が維持されることになる。
【００３６】従って、
【００３７】
【数１１】ＶN ＋ＶC ＝ＶDAC1 ＶN ＝ＶDAC1−ＶC ∴（ＶDAC1−ＶC ）＞ＶDAC2が維持される。
【００３８】そこで、（ＶDAC1−ＶC ）＜Ｖ′DAC2に反
転させるため（Ｖout ＝Ｈに反転させるため）、ＶDAC2
をΔ1 だけ増加させ、
転させるため（Ｖout ＝Ｈに反転させるため）、ＶDAC2
をΔ1 だけ増加させ、
【００３９】
【数１２】 ＶDAC2′＝ＶDAC2＋Δ1 …（７） とする。ここで、（ＶDAC1−ＶC ）＜Ｖ′DAC2のＶC に
（６）式を代入すると、
（６）式を代入すると、
【００４０】
【数１３】 ＶDAC1−（ＶIN−ＶDAC2）＜Ｖ′DAC2 ＶDAC1−（ＶIN−ＶDAC2）＜ＶDAC2＋Δ1 ＶDAC1−Δ1 ＜ＶIN ∴ＶIN＞ＶDAC1−Δ1 …（８） すなわち、（８）式の条件を満たすに至った時点で、Ｖ
out ＝ＬからＶout ＝Ｈに遷移することになる。換言す
れば、ＶDAC2を＋Δ1 だけ変化させることにより、ＤＡ
Ｃ１の出力を等価的にΔ1 だけ下げたことになる。
out ＝ＬからＶout ＝Ｈに遷移することになる。換言す
れば、ＶDAC2を＋Δ1 だけ変化させることにより、ＤＡ
Ｃ１の出力を等価的にΔ1 だけ下げたことになる。
【００４１】いま、ＤＡＣ２の出力電圧ＶDAC2が図２に
示すＡ点の位置にあるとすると、Δ1 についてはＶMAX
まで変化させることが可能となる。その結果、変換レン
ジは最大、 ＶMAX −（現在のＶDAC2） だけ広げることが可能になる。また、ＤＡＣ２の現在の
出力電圧ＶDAC2がＶＭＩＮであるときは、変換レンジは
（ＶＭＡＸ −ＶMIN ）だけ広がる。
示すＡ点の位置にあるとすると、Δ1 についてはＶMAX
まで変化させることが可能となる。その結果、変換レン
ジは最大、 ＶMAX −（現在のＶDAC2） だけ広げることが可能になる。また、ＤＡＣ２の現在の
出力電圧ＶDAC2がＶＭＩＮであるときは、変換レンジは
（ＶＭＡＸ −ＶMIN ）だけ広がる。
【００４２】ケース２ 次に、ＤＡＣ１の出力電圧ＶDAC1が最大電圧まで上昇し
たとしても、ＶDAC1がＶINより小さい（ＶIN＞ＶDAC1）
ままであって、ＶIN＜ＶDAC1とならない場合について説
明する。
たとしても、ＶDAC1がＶINより小さい（ＶIN＞ＶDAC1）
ままであって、ＶIN＜ＶDAC1とならない場合について説
明する。
【００４３】このときは、Ｖout ＝Ｈのままとなるの
で、ＶN ＜ＶDAC2が維持されることになる。
で、ＶN ＜ＶDAC2が維持されることになる。
【００４４】そこでＶN ＞Ｖ′DAC2に反転させるため
（Ｖout ＝Ｌに反転させるため）、ＶDAC2をΔ2 だけ減
少させ、
（Ｖout ＝Ｌに反転させるため）、ＶDAC2をΔ2 だけ減
少させ、
【００４５】
【数１４】 Ｖ′DAC2＝ＶDAC2−Δ2 …（９） とする。すなわち、
【００４６】
【数１５】ＶN ＝ＶDAC1−ＶC ∴（ＶDAC1−ＶC ）＞（ＶDAC2−Δ2 ） 上式のＶC に（６）式のＶC を代入すると、
【００４７】
【数１６】 ＶDAC1−（ＶIN−ＶDAC2）＞ＶDAC2−Δ2 ＶDAC1＋Δ2 ＞ＶIN ∴ＶIN＜ＶDAC1＋Δ2 …（１０） すなわち、（１０）式の条件を満たすに至った時点で、
Ｖout ＝ＨからＶout＝Ｌに遷移することになる。換言
すれば、ＶDAC2を−Δ2 だけ変化させることにより、Ｄ
ＡＣ１の出力を等価的にΔ2 だけ増加させたことにな
る。
Ｖout ＝ＨからＶout＝Ｌに遷移することになる。換言
すれば、ＶDAC2を−Δ2 だけ変化させることにより、Ｄ
ＡＣ１の出力を等価的にΔ2 だけ増加させたことにな
る。
【００４８】いま、ＤＡＣ２の出力電圧が図２に示すＡ
点の位置にあるとすると、Δ2 についてはＶMIN まで変
化させることが可能となる。その結果、変換レンジは最
大、 （現在のＶDAC2）−ＶMIN だけ広げることが可能となる。また、ＤＡＣ２の現在の
出力電圧ＶDAC2がＶMAXであるときは、変換レンジは
（ＶMAX −ＶMIN ）だけ広がる。
点の位置にあるとすると、Δ2 についてはＶMIN まで変
化させることが可能となる。その結果、変換レンジは最
大、 （現在のＶDAC2）−ＶMIN だけ広げることが可能となる。また、ＤＡＣ２の現在の
出力電圧ＶDAC2がＶMAXであるときは、変換レンジは
（ＶMAX −ＶMIN ）だけ広がる。
【００４９】次に、図３を参照して、コントローラＣＮ
Ｔと２つのＤＡコンバータＤＡＣ１，ＤＡＣ２との関係
について説明する。
Ｔと２つのＤＡコンバータＤＡＣ１，ＤＡＣ２との関係
について説明する。
【００５０】いまＤＡＣ１に対しては、２ビットの設定
データ（００，０１，１０，１１）がコントローラＣＮ
Ｔから供給され、各々の設定データに対しては図３に示
した４レベルのアナログ電圧が出力されるものとする。
ここで、“００”〜“１１”に相当する各アナログ電圧
間の差電圧（ステップ電圧）Ａ，Ｂ，Ｃは全て等間隔で
ある。また、“１１”に相当するアナログ電圧以上の値
をＤとする。
データ（００，０１，１０，１１）がコントローラＣＮ
Ｔから供給され、各々の設定データに対しては図３に示
した４レベルのアナログ電圧が出力されるものとする。
ここで、“００”〜“１１”に相当する各アナログ電圧
間の差電圧（ステップ電圧）Ａ，Ｂ，Ｃは全て等間隔で
ある。また、“１１”に相当するアナログ電圧以上の値
をＤとする。
【００５１】図３に示したステップ電圧Ａ（またはＢ、
またはＣ）の１／４の大きさをｄとして、第２のＤＡコ
ンバータＤＡＣ２からはステップ電圧がｄであるアナロ
グ電圧を出力させるために、コントローラＣＮＴは２ビ
ットの設定データを供給する。
またはＣ）の１／４の大きさをｄとして、第２のＤＡコ
ンバータＤＡＣ２からはステップ電圧がｄであるアナロ
グ電圧を出力させるために、コントローラＣＮＴは２ビ
ットの設定データを供給する。
【００５２】このように同じ２ビットの設定データであ
っても、ＤＡＣ１からは入力電圧ＶINの全範囲をカバー
する粗いステップの電圧を、またＤＡＣ２からは、ＤＡ
Ｃ１から得られる１ステップぶんの電圧をカバーするに
足りるだけの微小なステップ電圧を発生させる。
っても、ＤＡＣ１からは入力電圧ＶINの全範囲をカバー
する粗いステップの電圧を、またＤＡＣ２からは、ＤＡ
Ｃ１から得られる１ステップぶんの電圧をカバーするに
足りるだけの微小なステップ電圧を発生させる。
【００５３】判定モード時におけるコントローラＣＮＴ
の作用は、次のとおりである。
の作用は、次のとおりである。
【００５４】コントローラＣＮＴは、ＤＡＣ１のアナロ
グ出力ＶDAC1に対応したコンパレータの出力Ｖout をモ
ニタしており、そのレベル反転が生じた時には、ひとつ
前のアナログ出力に戻す。例えばＤＡＣ１の入力“０
１”に対応したＶDAC1のときＶout ＝Ｌであり、同入力
“１０”に対応してＶout ＝Ｈであるときには、入力電
圧ＶINは図３のＢの範囲に含まれることになるので、Ｖ
DAC1の値を“０１”に対応したアナログ出力に戻す。次
に、コントローラＣＮＴは第２のＤＡコンバータＤＡＣ
２に対して２ビットの設定データを“００”から“１
１”にかけて順次送出し、コンパレータの出力Ｖout が
レベル反転するのを待つ。
グ出力ＶDAC1に対応したコンパレータの出力Ｖout をモ
ニタしており、そのレベル反転が生じた時には、ひとつ
前のアナログ出力に戻す。例えばＤＡＣ１の入力“０
１”に対応したＶDAC1のときＶout ＝Ｌであり、同入力
“１０”に対応してＶout ＝Ｈであるときには、入力電
圧ＶINは図３のＢの範囲に含まれることになるので、Ｖ
DAC1の値を“０１”に対応したアナログ出力に戻す。次
に、コントローラＣＮＴは第２のＤＡコンバータＤＡＣ
２に対して２ビットの設定データを“００”から“１
１”にかけて順次送出し、コンパレータの出力Ｖout が
レベル反転するのを待つ。
【００５５】その結果、ＤＡＣ１からは上位２ビットの
デジタル値が、ＤＡＣ２からは下位２ビットのデジタル
値が得られ、合計４ビットのＡＤ変換データが得られる
ことになる。
デジタル値が、ＤＡＣ２からは下位２ビットのデジタル
値が得られ、合計４ビットのＡＤ変換データが得られる
ことになる。
【００５６】このように本実施例では、４ビットのＡＤ
変換データを得るために、ＤＡＣ１からは２ビットに対
応した粗いステップ（４レベル）を、またＤＡＣ２から
は２ビットに対応した微小のステップ（４レベル）を発
生させればよい。このことは図４に示した従来の内蔵Ｄ
ＡＣが等間隔の１６レベルのアナログ電圧を発生させる
のと等価であることを考えると、内蔵ＤＡＣに対する精
度、製造コストの面で本実施例の有利性が明らかになる
はずである。
変換データを得るために、ＤＡＣ１からは２ビットに対
応した粗いステップ（４レベル）を、またＤＡＣ２から
は２ビットに対応した微小のステップ（４レベル）を発
生させればよい。このことは図４に示した従来の内蔵Ｄ
ＡＣが等間隔の１６レベルのアナログ電圧を発生させる
のと等価であることを考えると、内蔵ＤＡＣに対する精
度、製造コストの面で本実施例の有利性が明らかになる
はずである。
【００５７】また、本実施例におけるＡＤ変換時の直線
性は、主としてＤＡＣ２の入出力特性に依存することに
なるが、そもそもＤＡＣ２は狭い範囲の出力レンジにお
いて微小ステップの電圧を発生させればよいので、その
特性を向上させることは容易である。
性は、主としてＤＡＣ２の入出力特性に依存することに
なるが、そもそもＤＡＣ２は狭い範囲の出力レンジにお
いて微小ステップの電圧を発生させればよいので、その
特性を向上させることは容易である。
【００５８】他の実施例 上述した実施例では２つのＤＡコンバータＤＡＣ１，Ｄ
ＡＣ２を別個の構成によるものとして説明してきたが、
一連の抵抗体にタップを設けることによりアナログのス
テップ電圧を得るように構成した場合には、粗いステッ
プ電圧を得るためのタップ（ＤＡＣ１に相当する）と、
上記粗いステップ内をＮ個に区分して微小ステップを得
るためのタップ（ＤＡＣ２に相当する）を設けることに
より、１個のＤＡコンバータを併用することが可能とな
る。
ＡＣ２を別個の構成によるものとして説明してきたが、
一連の抵抗体にタップを設けることによりアナログのス
テップ電圧を得るように構成した場合には、粗いステッ
プ電圧を得るためのタップ（ＤＡＣ１に相当する）と、
上記粗いステップ内をＮ個に区分して微小ステップを得
るためのタップ（ＤＡＣ２に相当する）を設けることに
より、１個のＤＡコンバータを併用することが可能とな
る。
【００５９】この場合、ＶDAC1＝“００”〜“１１”
（図３参照）に相当する粗いタップ出力のうち、ある粗
いタップ出力を基準として、そのタップの上下にそれぞ
れ４レベルの微小ステップタップを設けることにより、
単純な加算処理を行うことが可能となるので、判定モー
ドにおける制御を容易にすることができる。
（図３参照）に相当する粗いタップ出力のうち、ある粗
いタップ出力を基準として、そのタップの上下にそれぞ
れ４レベルの微小ステップタップを設けることにより、
単純な加算処理を行うことが可能となるので、判定モー
ドにおける制御を容易にすることができる。
【００６０】例えば、８ビットの分解能を得るために
は、従来は２５６レベルぶんのタップ出力が必要であっ
たが、ＤＡＣ１が４ビットぶんを、またＤＡＣ２が４ビ
ットぶんの出力を受け持つとすると、１６（ＤＡＣ１に
関して）＋１６（ＤＡＣ２のプラス成分に関して）＋１
６（ＤＡＣ２のマイナス成分に関して）＝４８レベルの
タップだけでよいことになる。
は、従来は２５６レベルぶんのタップ出力が必要であっ
たが、ＤＡＣ１が４ビットぶんを、またＤＡＣ２が４ビ
ットぶんの出力を受け持つとすると、１６（ＤＡＣ１に
関して）＋１６（ＤＡＣ２のプラス成分に関して）＋１
６（ＤＡＣ２のマイナス成分に関して）＝４８レベルの
タップだけでよいことになる。
【００６１】また、ＤＡＣ１が５ビットぶんを、ＤＡＣ
２が３ビットぶんの出力を受け持つとすると、３２（Ｄ
ＡＣ１に関して）＋８（ＤＡＣ２のプラス成分に関し
て）＋８（ＤＡＣ２のマイナス成分に関して）＝４８レ
ベルのタップだけでよいことになる。
２が３ビットぶんの出力を受け持つとすると、３２（Ｄ
ＡＣ１に関して）＋８（ＤＡＣ２のプラス成分に関し
て）＋８（ＤＡＣ２のマイナス成分に関して）＝４８レ
ベルのタップだけでよいことになる。
【００６２】このように、従来に比べて、所要タップ数
をきわめて少なくした内蔵ＤＡＣを用いることができ
る。
をきわめて少なくした内蔵ＤＡＣを用いることができ
る。
【００６３】
【発明の効果】以上説明したとおり本発明によれば、入
力電圧の範囲をカバーする第１のＤＡＣについては粗い
ステップのアナログ電圧を発生させ、第２のＤＡＣにつ
いては微小ステップのアナログ電圧を狭い範囲にわたっ
て発生させればよいので、簡易なＤＡＣを用いて高い変
換分解能を達成させることができるのみならず、変換時
の直線性も向上させることができる。
力電圧の範囲をカバーする第１のＤＡＣについては粗い
ステップのアナログ電圧を発生させ、第２のＤＡＣにつ
いては微小ステップのアナログ電圧を狭い範囲にわたっ
て発生させればよいので、簡易なＤＡＣを用いて高い変
換分解能を達成させることができるのみならず、変換時
の直線性も向上させることができる。
【図１】本発明の一実施例を示す回路図である。
【図２】本実施例の動作を説明するための図である。
【図３】本実施例の動作を説明するための図である。
【図４】従来技術の説明図である。
ＤＡＣ１，ＤＡＣ２ 内蔵ＤＡコンバータ ＣＭＰ コンパレータとして作用する演算増幅器 ＶIN 入力電圧 Ｖout コンパレータによる比較結果を表す電圧
Claims (1)
- 【請求項１】 逐次比較型のＡＤコンバータにおいて、 所定範囲内のアナログ電圧を粗いステップで発生する第
１のＤＡコンバータと、 ＡＤ変換すべき入力信号と、前記第１のＤＡコンバータ
の出力のいずれか一方を選択して出力する選択手段と、 前記選択手段の出力端に一方の端子が接続されたコンデ
ンサと、 所定範囲内のアナログ電圧を微小のステップで発生する
第２のＤＡコンバータと、 前記コンデンサの他方の端子を反転入力端子に、前記第
２のＤＡコンバータの出力端を非反転入力端に接続した
演算増幅器と、 前記演算増幅器の出力端と反転入力端の間に接続され、
前記選択手段が前記入力信号を選択するときには閉成状
態に、他方、前記選択手段が前記第１のＤＡコンバータ
の出力を選択するときには開放状態となるスイッチング
手段とを具備したことを特徴とするＡＤコンバータ。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP33287692A JPH06181435A (ja) | 1992-12-14 | 1992-12-14 | Ａｄコンバータ |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP33287692A JPH06181435A (ja) | 1992-12-14 | 1992-12-14 | Ａｄコンバータ |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH06181435A true JPH06181435A (ja) | 1994-06-28 |
Family
ID=18259797
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP33287692A Withdrawn JPH06181435A (ja) | 1992-12-14 | 1992-12-14 | Ａｄコンバータ |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH06181435A (ja) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US7382302B2 (en) | 2005-07-28 | 2008-06-03 | Kabushiki Kaisha Toshiba | A/D converter with voltage generation circuits |
| JP2011199403A (ja) * | 2010-03-17 | 2011-10-06 | Asahi Kasei Electronics Co Ltd | 逐次比較型ａ／ｄ変換器 |
-
1992
- 1992-12-14 JP JP33287692A patent/JPH06181435A/ja not_active Withdrawn
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US7382302B2 (en) | 2005-07-28 | 2008-06-03 | Kabushiki Kaisha Toshiba | A/D converter with voltage generation circuits |
| JP2011199403A (ja) * | 2010-03-17 | 2011-10-06 | Asahi Kasei Electronics Co Ltd | 逐次比較型ａ／ｄ変換器 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| US5459465A (en) | Sub-ranging analog-to-digital converter | |
| US6404372B1 (en) | Asynchronous A/D converter with moving window | |
| JP4543209B2 (ja) | デジタルディザを用いる多段変換器 | |
| KR960043543A (ko) | 디지탈-아날로그 변환기 및 구분적으로 선형인 아날로그 파형의 형성 방법 | |
| JPH06152420A (ja) | アナログ／ディジタル変換器 | |
| US5914682A (en) | Segmentwise operating digital-to-analog converter | |
| US5151700A (en) | Serial-parallel type a/d converter | |
| US4983969A (en) | Successive approximation analog to digital converter | |
| JP2000209093A (ja) | 逐次比較型アナログ・ディジタル変換回路 | |
| US5739782A (en) | Resistance ladder, D/A converter and A/D converter | |
| US5355135A (en) | Semi-flash A/D converter using switched capacitor comparators | |
| US5986599A (en) | Voltage comparator for analog-to-digital converter | |
| JPH06181435A (ja) | Ａｄコンバータ | |
| US7176818B2 (en) | Analog to digital converter, related method and use in voltage regulator circuits | |
| JP2003101411A (ja) | 並列型ａ／ｄ変換器 | |
| JPH06181436A (ja) | Ａｄコンバータ | |
| US4864304A (en) | Analog voltage signal comparator circuit | |
| US7061420B2 (en) | Gain control for analog-digital converter | |
| US5483295A (en) | Adaptive clamping circuit for video signal receiving device | |
| KR100447235B1 (ko) | 아날로그-디지털 변환장치 | |
| JPH0526372B2 (ja) | ||
| JP2024000179A (ja) | Ａｄコンバータ | |
| JPH0715331A (ja) | アナログ／デジタル変換回路 | |
| JP2002330070A (ja) | フラッシュ型アナログデジタル変換器のひずみ補償法 | |
| JPH04326625A (ja) | Ａ／ｄ変換回路 |
Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A300 | Withdrawal of application because of no request for examination |
Free format text: JAPANESE INTERMEDIATE CODE: A300 Effective date: 20000307 |