JP2024000179A - Ａｄコンバータ - Google Patents

Abstract

【課題】ＡＤ変換性能を向上させることが可能な逐次比較型ＡＤコンバータを提供する。
【解決手段】ＡＤコンバータ（１０）では、前記容量型ＤＡＣは、第１ライン（Ｌｎ１３）に並列接続される第１ビットキャパシタ（１１）と、少なくとも１つの第２ライン（Ｌｎ１１，Ｌｎ１２）に並列接続される第２ビットキャパシタと、前記第１ラインと前記第２ラインとを接続する接続キャパシタ（１２１，１２２）と、前記第２ラインに接続される調整キャパシタ（１３１，１３２）と、前記第１ビットキャパシタと前記第２ビットキャパシタの少なくとも一方に対応するビット補正部（Ｂｔ１６等）と、を有し、前記ビット補正部は、前記第１ラインと前記第２ラインの少なくとも一方に接続される第１端を含む補正キャパシタ（１４）を有し、前記補正キャパシタの第２端には、対応する前記第１ビットキャパシタまたは前記第２ビットキャパシタと連動して電圧を印加可能である。
【選択図】図４

Description

本開示は、ＡＤコンバータに関する。

従来、アナログ信号をデジタル信号に変換するＡＤＣ（ＡＤコンバータ(Analog-to-Digital Converter)）は、様々なシステムに適用されている。ＡＤＣの一種として、逐次比較型ＡＤＣが存在する（例えば特許文献１参照）。

特開２０１４－１０３４３８号公報

逐次比較型ＡＤＣでは、ＡＤ変換を行う変換ビット数（例えば１６ビット）分のビットごとに逐次比較による変換動作が行われる。ＡＤＣでは、ＤＮＬ（differential non-linearity）などのＡＤ変換精度の向上が要求される。また、ＡＤＣでは、ＡＤ変換時間の短縮も要求される。

上記状況に鑑み、本開示は、ＡＤ変換性能を向上させることが可能な逐次比較型ＡＤコンバータを提供することを目的とする。

例えば、本開示の一態様に係るＡＤコンバータは、
アナログ入力電圧が入力されるように構成される容量型ＤＡＣと、
前記容量型ＤＡＣの出力が入力されるように構成されるコンパレータと、
前記コンパレータの出力に基づき前記容量型ＤＡＣを制御するように構成される制御ロジック部と、を備え、
前記容量型ＤＡＣは、
第１ラインに並列接続される第１ビットキャパシタと、
少なくとも１つの第２ラインに並列接続される第２ビットキャパシタと、
前記第１ラインと前記第２ラインとを接続する接続キャパシタと、
前記第２ラインに接続される調整キャパシタと、
前記第１ビットキャパシタと前記第２ビットキャパシタの少なくとも一方に対応するビット補正部と、
を有し、
前記ビット補正部は、前記第１ラインと前記第２ラインの少なくとも一方に接続される第１端を含む補正キャパシタを有し、
前記補正キャパシタの第２端には、対応する前記第１ビットキャパシタまたは前記第２ビットキャパシタと連動して電圧を印加可能である。

本開示の一態様に係るＡＤコンバータは、
容量型ＤＡＣと、
前記容量型ＤＡＣの出力が入力されるように構成されるコンパレータと、
前記コンパレータの出力に基づき前記容量型ＤＡＣを制御するように構成される制御ロジック部と、を備え、
前記容量型ＤＡＣは、
ビットキャパシタとしての第１キャパシタと、
前記第１キャパシタに接続される少なくとも１つの第２キャパシタと、を有し、
前記第２キャパシタに対して、アナログ入力電圧と、電源電圧またはグランド電位を選択的に印加可能である。

本開示の一態様に係るＡＤコンバータは、
ＤＡＣと、
前記ＤＡＣの出力が入力されるコンパレータと、
前記コンパレータの出力に基づき前記ＤＡＣを制御する制御ロジック部と、
デコーダと、
加算部と、
を備え、
前記制御ロジック部は、最下位ビットの決定後にプラス側またはマイナス側に少なくとも１回ＬＳＢ単位で前記ＤＡＣの出力を変化させつつ追加ビットを決定するように構成され、
前記デコーダは、前記最下位ビットおよび前記追加ビットに応じてデコーダ出力を出力するように構成され、
前記加算部は、最上位ビットから前記最下位ビットまでのビットからなるデータに対して前記デコーダ出力を加算するように構成される。

本開示の一態様に係るＡＤコンバータは、
ＤＡＣと、
前記ＤＡＣの出力が入力されるコンパレータと、
前記コンパレータの出力に基づき前記ＤＡＣを制御する制御ロジック部と、
を備えるＡＤコンバータであり、
前記ＡＤコンバータのデジタル出力のビット数よりも低いビット数の低ビットＡＤＣと、
を備え、
前記低ビットＡＤＣは、アナログ入力電圧に基づいて第１デジタル出力信号および第２デジタル信号を出力するように構成され、
前記第２デジタル出力信号は、前記第１デジタル出力信号より１０進数で１だけ小さく、
前記低ビットＡＤＣの出力に基づいて上位ビットを決定するとともに、前記上位ビット以降の逐次比較開始時における前記ＤＡＣの出力電圧を決定する。

本開示に係るＡＤコンバータによれば、ＡＤ変換性能を向上させることが可能となる。

図１は、本開示の第１実施形態に係るＡＤＣの構成を示すブロック図である。 図２は、第１比較例に係る容量型ＤＡＣの構成を示す図である。 図３は、第２比較例に係る容量型ＤＡＣの構成を示す図である。 図４は、本開示の第１実施形態に係る容量型ＤＡＣの構成例を示す図である。 図５は、容量補正制御方法を示す図である。 図６は、容量補正制御方法を示す図である。 図７は、アナログ入力電圧とデジタル出力のコードとの対応関係を示す図である。 図８は、アナログ入力電圧とデジタル出力のコードとの対応関係を示す図である。 図９は、図４に示す接続キャパシタを調整するための構成例を示す図である。 図１０は、再探索処理を含んだＡＤ変換処理のシーケンスを示す図である。 図１１は、再探索を含む逐次変換における容量型ＤＡＣのＤＡ変換出力の推移の一例を示す図である。 図１２は、再探索を含む処理における電圧印加制御方法を示す図である。 図１３は、再探索結果を処理する構成を示す図である。 図１４は、デコーダにおける変換処理を示すテーブルである。 図１５Ａは、制御ロジック部の構成例を示す図である。 図１５Ｂは、容量型ＤＡＣの構成例を示す図である。 図１５Ｃは、オフセット補正の制御方法の第１例を示す図である。 図１５Ｄは、オフセット補正の制御方法の第２例を示す図である。 図１５Ｅは、オフセットの一例を示す図である。 図１６は、第２実施形態に係るＡＤＣの構成を示す図である。 図１７は、入力電圧ＶＩＮとアナログ入力電圧ＩＮとの対応関係を示す図である。 図１８は、アナログ入力電圧ＩＮとデジタル出力ＯＵＴとの対応関係を示す図である。 図１９は、比較例に係る容量型ＤＡＣの構成を示す図である。 図２０は、第２実施形態に係る容量型ＤＡＣの構成を示す図である。 図２１は、第２実施形態に係る容量型ＤＡＣにおけるサンプリング時の状態を示す図である。 図２２は、第２実施形態に係る容量型ＤＡＣにおける逐次比較時の状態例を示す図である。 図２３は、本開示の第３実施形態に係るＡＤＣの構成を示す図である。 図２４は、第３実施形態に係るＡＤ変換処理のシーケンスを示す図である。 図２５は、フラッシュＡＤＣの構成例を示す図である。 図２６は、フラッシュＡＤＣにおいてデコーダに用いられる変換テーブルを示す図である。 図２７は、フラッシュＡＤＣが設けない場合（左方）、設ける場合（右方）での逐次比較時の容量型ＤＡＣのＤＡ変換出力の推移例を示す図である。 図２８は、第３実施形態に係る制御ロジック部の構成例を示す図である。

以下に、本開示の例示的な実施形態について図面を参照して説明する。以下に説明するＡＤＣは、逐次比較型ＡＤＣである。

第１実施形態＞
＜ＡＤＣの構成＞
図１は、本開示の第１実施形態に係るＡＤＣ１０の構成を示すブロック図である。図１に示すＡＤＣ１０は、容量型ＤＡＣ（ＤＡコンバータ（Digital-to-Analog Converter））１と、コンパレータ２と、制御ロジック部３と、を備える。ＡＤＣ１０は、アナログ入力電圧ＩＮをＡＤ変換してデジタル出力ＯＵＴを生成する。デジタル出力ＯＵＴは、所定ビット数（例えば１６ビット）のデジタル信号である。

容量型ＤＡＣ１は、制御ロジック部３により設定されるデジタル信号ＤＧに基づきアナログ出力電圧ＶＡを生成する。デジタル信号ＤＧは、上記所定ビット数の信号である。また、容量型ＤＡＣ１は、アナログ入力電圧ＩＮをサンプルホールドする機能を有する。コンパレータ２は、アナログ出力電圧ＶＡに基づきコンパレータ出力ＣＭＰＯＵＴを出力する。コンパレータ出力ＣＭＰＯＵＴは、デジタル信号ＤＧをＤＡ変換したＤＡ変換出力とアナログ入力電圧ＩＮとの比較結果を示す。制御ロジック部３は、容量型ＤＡＣ１を制御する。制御ロジック部３は、コンパレータ２によるコンパレータ出力ＣＭＰＯＵＴに応じてデジタル信号ＤＧを設定する。制御ロジック部３は、デジタル出力ＯＵＴを出力する。

なお、例えば、容量型ＤＡＣ１は、１つのアナログ入力電圧ＩＮが入力される１つのＤＡＣから構成され、コンパレータ２の第１入力端に上記ＤＡＣの出力（アナログ出力電圧ＶＡ）が入力され、コンパレータ２の第２入力端にグランド電位を印加してもよい（シングルエンド型）。

あるいは、容量型ＤＡＣ１は、ＰＯＳ側（正側）ＤＡＣとＮＥＧ側（負側）ＤＡＣとから構成されてもよい（後述する図１５Ｂ、差動型）。この場合、ＰＯＳ側ＤＡＣには、ＰＯＳ側アナログ入力電圧ＰＯＳＩＮが入力され、ＮＥＧ側ＤＡＣには、ＮＥＧ側アナログ入力電圧ＮＥＧＩＮが入力される。コンパレータ２の第１入力端にＰＯＳ側ＤＡＣの出力が入力され、コンパレータ２の第２入力端にＮＥＧ側ＤＡＣの出力が入力される。このような構成では、ＰＯＳ側アナログ入力電圧ＰＯＳＩＮとＮＥＧ側アナログ入力電圧ＮＥＧＩＮの差分がＡＤ変換される。

ＡＤＣ１０におけるＡＤ変換動作について具体的に説明すると、まず容量型ＤＡＣ１によりアナログ入力電圧ＩＮがサンプリングされる。その後、制御ロジック部３により初期値のデジタル信号ＤＧが設定される。ここでは、最上位ビット（ＭＳＢ（Most Significant Bit））に“１”が設定され、その他のビットに“０”が設定される。

そして、コンパレータ２により、コンパレータ出力ＣＭＰＯＵＴが出力される。制御ロジック部３は、コンパレータ出力ＣＭＰＯＵＴに応じて最上位ビットを“１”または“０”に確定する。そして、制御ロジック部３は、最上位ビットの次に上位のビット（以下、上位ビット）に“１”を設定し、当該上位ビットより下位のビットに“０”を設定する。

そして、コンパレータ２により、コンパレータ出力ＣＭＰＯＵＴが出力される。制御ロジック部３は、コンパレータ出力ＣＭＰＯＵＴに応じて上記上位ビットを“１”または“０”に確定する。そして、制御ロジック部３は、上記上位ビットの次に上位のビットに“１”を設定し、当該ビットより下位のビットに“０”を設定する。

以降同様の動作が繰り返される。このように、ＡＤＣ１０では、ビットごとに逐次比較が行われることでビットの値が確定し、デジタル出力ＯＵＴが生成される。

＜容量型ＤＡＣの構成＞
図２は、第１比較例に係る容量型ＤＡＣ１ｘの構成を示す図である。容量型ＤＡＣ１ｘは、一例として１６ビットに対応するＤＡＣであり、各ビットに対応するビットキャパシタ１１を有する。図２に示す“１５”は、１６ビットにおける最上位ビットであり、“０”は、１６ビットにおける最下位ビットである。

図２に示す例では、下位６ビット（０～５）それぞれのビットキャパシタ１１は、同一のラインＬｎ１に並列接続される。上位１０ビット（６～１５）それぞれのビットキャパシタ１１は、同一のラインＬｎ２に並列接続される。ラインＬｎ１とラインＬｎ２は、接続キャパシタ１２により接続される。

ビットキャパシタ１１の容量は、最下位ビット“０”から６ビット目“５”まで、単位容量Ｃの１倍から２倍ずつ順に大きくなる（すなわち、最下位ビットの容量＝Ｃ、６ビット目の容量＝３２Ｃ）。また、ビットキャパシタ１１の容量は、最下位から７ビット目“６”から最上位ビット“１５”まで、単位容量Ｃの１倍から２倍ずつ順に大きくなる（すなわち、７ビット目の容量＝１Ｃ、最上位ビットの容量＝５１２Ｃ）。

接続キャパシタ１２の容量は、（６４／６３）Ｃとしている。ラインＬｎ２にアナログ出力電圧ＶＡが発生する。接続キャパシタ１２を設けることで、最上位ビットの容量が大きくなることを防いでいる。

また、容量型ＤＡＣ１ｘにおいては、調整キャパシタ１３が設けられる。調整キャパシタ１３の一端は、ラインＬｎ１に接続され、調整キャパシタ１３の他端は、グランド電位の印加端に接続される。調整キャパシタ１３により、アナログ出力電圧ＶＡに対する影響が最下位から６ビット目“５”が最下位から７ビット目“６”に対して１／２となるように調整される。調整キャパシタ１３の容量は、１Ｃである。

各ビットのビットキャパシタ１１の第１端がラインＬｎ１，Ｌｎ２に接続される。各ビットのビットキャパシタ１１の第２端には、アナログ入力電圧ＩＮ、電源電圧Ｖｃｃ、あるいはグランド電位のいずれかの電圧を選択的に印加することが可能である。このような電圧印加の制御は、制御ロジック部３により行われる。

サンプリング時には、すべてのビットのビットキャパシタ１１の第２端にアナログ入力電圧ＩＮが印加される。このとき、ラインＬｎ２には、固定電圧（例えばグランド電位）が印加される。その後、上記アナログ入力電圧ＩＮおよび固定電圧の印加が解除され、逐次比較動作が開始する。逐次比較動作においては、制御ロジック部３により設定されるデジタル信号ＤＧの各ビットに応じて、各ビットのビットキャパシタ１１の第２端に電源電圧Ｖｃｃあるいはグランド電位が印加される。具体的には、デジタル信号ＤＧのビットが“１”（ハイレベル）の場合、電源電圧Ｖｃｃが印加され、デジタル信号ＤＧのビットが“０”（ローレベル）の場合、グランド電位が印加される。

図３は、第１比較例を改良した例である第２比較例に係る容量型ＤＡＣ１ｙの構成を示す図である。容量型ＤＡＣ１ｙでは、２つの接続キャパシタ１２１，１２２が設けられる。ラインＬｎ１１とラインＬｎ１３とが接続キャパシタ１２１により接続され、ラインＬｎ１２とラインＬｎ１３とが接続キャパシタ１２２により接続される。

下位４ビット（０～３）それぞれのビットキャパシタ１１は、ラインＬｎ１１に並列接続される。中位４ビット（４～７）それぞれのビットキャパシタ１１は、ラインＬｎ１２に並列接続される。上位８ビット（８～１５）それぞれのビットキャパシタ１１は、ラインＬｎ１３に並列接続される。

ビットキャパシタ１１の容量は、最下位ビット“０”から４ビット目“３”まで、単位容量Ｃの２倍から２倍ずつ順に大きくなる（すなわち、最下位ビットの容量＝２Ｃ、４ビット目の容量＝１６Ｃ）。また、ビットキャパシタ１１の容量は、最下位から５ビット目“４”から８ビット目“７”まで、単位容量Ｃの１倍から２倍ずつ順に大きくなる（すなわち、５ビット目の容量＝１Ｃ、８ビット目の容量＝８Ｃ）。また、ビットキャパシタ１１の容量は、最下位から９ビット目“８”から最上位ビット“１５”まで、単位容量Ｃの４倍から２倍ずつ順に大きくなる（すなわち、９ビット目の容量＝４Ｃ、最上位ビットの容量＝５１２Ｃ）。

接続キャパシタ１２１の容量は２Ｃ、接続キャパシタ１２２の容量は１２Ｃとしている。このように第２比較例においては、接続キャパシタ１２１，１２２の容量を第１比較例における接続キャパシタ１２（＝（６４／６３）Ｃ）のように単位容量の整数倍でない容量を用いる必要がなく構成できる。また、第２比較例によれば、最下位から７ビット目“６”と８ビット目“７”のビットキャパシタ１１の容量（４Ｃ，８Ｃ）を、第１比較例の対応する容量（１Ｃ，２Ｃ）よりも大きくすることができ、容量のマッチング精度を向上させることができる。

容量型ＤＡＣ１ｙでは、接続キャパシタ１２１，１２２を設けることに対応して、調整キャパシタ１３１，１３２を設けている。調整キャパシタ１３１の容量は２４６Ｃとし、調整キャパシタ１３２の容量は２１Ｃとしている。調整キャパシタ１３２により、アナログ出力電圧ＶＡに対する影響が最下位から８ビット目“７”が最下位から９ビット目“８”に対して１／２となるように調整される。調整キャパシタ１３１により、アナログ出力電圧ＶＡに対する影響が最下位から４ビット目“３”が最下位から５ビット目“４”に対して１／２となるように調整される。

図４は、本開示の第１実施形態に係る容量型ＤＡＣ１の構成例を示す図である。図４に示す構成は、第２比較例を改良した構成である。

図４に示す構成では、第２比較例における調整キャパシタ１３１の容量（＝２４６Ｃ）のうち、一部を容量補正部１４０における補正キャパシタ１４の容量、再探索部１５０における探索キャパシタ１５の容量、およびオフセット補正部１６０におけるオフセット調整キャパシタ１６の容量に割り当て、残りを調整キャパシタ１３１の容量（＝７２Ｃ）に割り当てている。

容量補正部１４０における補正キャパシタ１４は、各ビットのビットキャパシタ１１の容量ばらつきに対して容量を補正するためのキャパシタであり、ラインＬｎ１１に並列接続される。補正キャパシタ１４は、補正対象のビットのビットキャパシタ１１ごとに設けられる。図４に示す例では、最上位ビット“１５”のビットキャパシタ１１（５１２Ｃ）に対応して、ビット補正部Ｂｔ１６が設けられる。ビット補正部Ｂｔ１６においては、補正ビット“０”～“４”のそれぞれに対応した補正キャパシタ１４が設けられる。補正キャパシタ１４の容量は、補正ビット“０”から “４”まで、単位容量Ｃの１倍から２倍ずつ順に大きくなる（すなわち、補正ビット“０”の容量＝１Ｃ、補正ビット“４”の容量＝１６Ｃ）。

また、ビット補正部Ｂｔ１６における最上位の補正ビット“５”に対応した補正キャパシタ１４Ａは、ラインＬｎ１２に接続される。第２比較例における調整キャパシタ１３２の容量（＝２１Ｃ）のうち、１Ｃを補正キャパシタ１４Ａに割り当て、残りの２０Ｃを調整キャパシタ１３２に割り当てている。補正キャパシタ１４Ａの容量＝１Ｃは、ラインＬｎ１１に接続される補正キャパシタ１４での容量＝３２Ｃに相当する。

また、図４に示す例では、最上位ビットの次のビット“１４”のビットキャパシタ１１（２５６Ｃ）に対応して、ビット補正部Ｂｔ１５が設けられる。ビット補正部Ｂｔ１５においては、補正ビット“０”～“４”のそれぞれに対応した補正キャパシタ１４が設けられる。補正キャパシタ１４の容量は、補正ビット“０”から “４”まで、単位容量Ｃの１倍から２倍ずつ順に大きくなる（すなわち、補正ビット“０”の容量＝１Ｃ、補正ビット“４”の容量＝１６Ｃ）。

図４の例では、ビット“１５”からビット“６”のビットキャパシタ１１ごとに、ビット補正部Ｂｔ１６～Ｂｔ７が設けられる。なお、ビット“１５”からビット“６”にかけて下位のビットほど、補正キャパシタ１４，１４Ａによる補正範囲を狭くしている。例えば、ビット“１５”に対応するビット補正部Ｂｔ１６における補正範囲は、補正キャパシタの容量総和である１Ｃ＋２Ｃ＋４Ｃ＋８Ｃ＋１６Ｃ＋３２Ｃである。

なお、補正キャパシタは、ラインＬｎ１３に接続されてもよい。また、再探索部１５０およびオフセット補正部１６０については、後述する。

＜容量補正制御＞
図５は、容量補正制御方法を示す図である。具体的には、図５は、ビットキャパシタ１１および補正キャパシタ１４（１４Ａも含む）に対する電圧印加制御方法を示す。このような電圧印加制御は、制御ロジック部３により行われる。

図５に示すように、通常比較ビット（ビットキャパシタ１１のビット）のビットキャパシタ１１および＋補正時の補正ビットに対応する補正キャパシタ１４には、サンプリング時にはアナログ入力電圧ＩＮを印加させる。なお、＋補正とは、補正対象の通常比較ビットに対応するビットキャパシタ１１の容量ばらつきによる容量減少を補正（容量増加）することである。

通常比較ビット（ビットキャパシタ１１のビット）のビットキャパシタ１１および＋補正時の補正ビットに対応する補正キャパシタ１４には、逐次比較時には、デジタル信号ＤＧの設定により対象ビットが“１”（ハイレベル）に設定される場合、電源電圧Ｖｃｃを印加させ、対象ビットが“０”（ローレベル）に設定される場合、グランド電位を印加させる。通常比較ビットと対応する補正ビットは、同じ論理に設定される。

また、非補正時の補正ビットに対応する補正キャパシタ１４には、サンプリング時および逐次比較時ともに常時グランド電位が印加される。なお、図５の一点鎖線枠で示すように、常時電源電圧Ｖｃｃが印加されてもよい。非補正時の補正ビットとは、補正に使用しない補正ビットのことである。例えば、同じビット補正部（Ｂｔ１６など）において、補正に使用する補正ビットと、補正に使用しない補正ビットが混在してもよい。

ここで、図７は、一例として最上位ビット“１５”のビットキャパシタ１１（＝５１２Ｃ）が容量ばらつきにより容量が減少した場合のアナログ入力電圧ＩＮとデジタル出力ＯＵＴのコードとの対応関係を示す図である。この場合、図７に太線実線で示すように、アナログ入力電圧ＩＮの途中でデジタル出力ＯＵＴのコードがシフトし、ＡＤ変換の直線性が低下する。そこで、本実施形態による＋補正を行うことで、図７に破線で示すように直線性を向上させることができる。このとき、補正対象の補正ビットに対応する補正キャパシタ１４に、サンプリング時にアナログ入力電圧ＩＮを印加させることで、アナログ入力電圧ＩＮのフルスケールに対応したＡＤ変換を行うことができる。

また、図５に示すように、－補正時の補正ビットに対応する補正キャパシタ１４には、サンプリング時には電源電圧Ｖｃｃを印加させる。なお、－補正とは、補正対象の通常比較ビットに対応するビットキャパシタ１１の容量ばらつきによる容量増加を補正（容量減少）することである。

－補正時の補正ビットに対応する補正キャパシタ１４には、逐次比較時には、デジタル信号ＤＧの設定により対象ビットが“１”（ハイレベル）に設定される場合、グランド電位を印加させ、対象ビットが“０”（ローレベル）に設定される場合、電源電圧Ｖｃｃを印加させる。すなわち、－補正時の補正ビットは、通常比較ビットと反対の論理に設定される。

また、図６に示すように、－補正時の補正ビットに対応する同じ容量の通常比較ビット（例えばビット補正部Ｂｔ１６における補正ビット“４”（＝１６Ｃ）に対応する通常比較ビット“３”）のビットキャパシタ１１には、サンプリング時には、グランド電位を印加させる。当該ビットキャパシタ１１には、逐次比較時には、デジタル信号ＤＧの設定により対象ビットが“１”（ハイレベル）に設定される場合、グランド電位を印加させ、対象ビットが“０”（ローレベル）に設定される場合、電源電圧Ｖｃｃを印加させる。

ここで、図８は、一例として最上位ビット“１５”のビットキャパシタ１１（＝５１２Ｃ）が容量ばらつきにより容量が増加した場合のアナログ入力電圧ＩＮとデジタル出力ＯＵＴのコードとの対応関係を示す図である。この場合、図８に太線実線で示すように、アナログ入力電圧ＩＮの途中でデジタル出力ＯＵＴのコードが変化せず、ＡＤ変換の直線性が低下する。そこで、本実施形態による－補正を行うことで、図８に破線で示すように直線性を向上させることができる。このとき、サンプリングホールドで過剰に充電された電荷を減少させるため、上記のように－補正時の補正ビットに対応する同じ容量の通常比較ビットのビットキャパシタ１１には、サンプリング時にはアナログ入力電圧ＩＮを印加させない。これにより、アナログ入力電圧ＩＮのフルスケールに対応したＡＤ変換を行うことができる。

＜接続キャパシタの調整＞
ここで、図４に示す接続キャパシタ１２２（＝１２Ｃ）を調整するための構成例を図９に示す。図９に示す構成では、図４に示す調整キャパシタ１３２（＝２０Ｃ）を１８Ｃのキャパシタ１３２Ａと２Ｃのキャパシタ１３２Ｂに分けている。そして、２Ｃのキャパシタ１３２Ｂにおいては、３Ｃ、１２Ｃ、８Ｃのキャパシタを直列接続し、８Ｃ、２Ｃ、２Ｃ、３ＣのキャパシタをスイッチＳＷを介して並列接続している。スイッチＳＷのオンオフにより、キャパシタ１３２Ｂの容量を調整できる。これは、接続キャパシタ１２２を調整することと等価となる。

＜再探索機能＞
先述したように図４に示す容量型ＤＡＣ１においては再探索部１５０が設けられ、ここでは再探索機能について述べる。図１０は、本実施形態に係るＡＤ変換処理のシーケンスを示す図である。図１０に示すように、初期化が行われた後、サンプリングが行われ、その後、逐次比較期間が続く。

逐次比較期間においては、最上位ビット“１６”から最下位ビット“１”まで逐次変換が行われ、その後、再探索期間が設けられる。再探索を行わない形態の場合は、最下位ビットでの逐次変換で処理が完了するが、処理時間を短くすべく各ビットでの変換時間を短くすると、ＤＮＬ（differential non-linearity）の性能が低下する可能性があった。そこで、本実施形態では、再探索機能を設けることで、各ビットでの変換時間を短くしても、ＤＮＬの性能を向上させるようにしている。

例えば、初期化の時間が２０ｎｓ、サンプリングの時間が１４０ｎｓとして、再探索を行わない場合、ＤＮＬの性能低下を抑制すべく最上位ビットから最下位ビットまでの各変換時間を３６ｎｓと長くすると、ＡＤ変換処理時間は２０＋１４０＋３６×１６＝７３６ｎｓとなる。これに対し、本実施形態のように再探索を行う場合は、最上位ビットから最下位から２ビット目“２”までの各変換時間を２４ｎｓと短くし、最下位ビットでの変換時間および再探索（後述する＋１ＬＳＢ，＋２ＬＳＢあるいは－１ＬＳＢ，－２ＬＳＢ）の変換時間を３６ｎｓと長めに設定すると、ＡＤ変換処理時間は２０＋１４０＋２４×１５＋３６×３＝６２８ｎｓとなる。従って、ＡＤ変換処理時間を短縮できる。

図１１は、各ビット（１６～１）および再探索（±１ＬＳＢ，±２ＬＳＢ）での逐次変換における容量型ＤＡＣ１のＤＡ変換出力の推移の一例を示す図である。なお、図１１には、アナログ入力電圧ＩＮも示している。

図１１において、破線Ａは、最下位から５ビット目における逐次変換でのＤＡ変換出力の実際の波形を示し、この場合、ＤＡ変換出力の目標への追従性が良好で、ＤＡ変換出力が変換時間内に目標に到達した場合を示す。この場合のＤＡ変換出力の推移を太線実線で示す。この場合、最下位ビット（１ビット目）においてアナログ入力電圧ＩＮはＤＡ変換出力よりも低く、最下位ビットは“０”（ローレベル）に確定される。この場合、ＤＡ変換出力を－１ＬＳＢ、－２ＬＳＢとしてさらに比較が行われる（再探索）。

一方、図１１において、破線Ｂは、最下位から５ビット目における逐次変換でのＤＡ変換出力の実際の波形を示し、この場合、ＤＡ変換出力の目標への追従性が破線Ａよりも低下し、ＤＡ変換出力が変換時間内に目標に到達できなかった場合を示す。この場合のＤＡ変換出力の推移を太線破線で示す。この場合、最下位ビット（１ビット目）においてアナログ入力電圧ＩＮはＤＡ変換出力よりも高く、最下位ビットは“１”（ハイレベル）に確定される。この場合、ＤＡ変換出力を＋１ＬＳＢ、＋２ＬＳＢとしてさらに比較が行われる（再探索）。

ここで、図４に示すように、本実施形態に係る容量型ＤＡＣ１では、再探索部１５０が設けられる。再探索部１５０は、＋１ＬＳＢ探索用、＋２ＬＳＢ探索用、および－２ＬＳＢ探索用の各探索キャパシタ１５を有する。各探索キャパシタ１５は、ラインＬｎ１１に並列接続される。各探索キャパシタ１５の容量は、最下位ビットのビットキャパシタ１１の容量と同じ２Ｃとしている。これにより、再探索のステップが１ＬＳＢとなる。なお、－１ＬＳＢ探索用のキャパシタを設けていないのは、最下位ビットがローレベルであった場合に自動的に－１ＬＳＢとなるためである。

図１２は、通常比較ビットのビットキャパシタ１１、再探索＋側ビット（＋１ＬＳＢ，＋２ＬＳＢ）の探索キャパシタ１５、および再探索－側ビット（－２ＬＳＢ）の探索キャパシタ１５のそれぞれの電圧印加制御方法を示す図である。

通常比較ビットのビットキャパシタ１１は、＋側再探索時および－側再探索時にはすでに確定した論理に応じてグランド電位あるいは電源電圧Ｖｃｃが印加される。再探索＋側ビットの探索キャパシタ１５には、サンプリング時および逐次比較時には、グランド電位が印加され、＋側再探索時には電源電圧Ｖｃｃが印加され、－側再探索時にはグランド電位が印加される。再探索－側ビットの探索キャパシタ１５には、サンプリング時および逐次比較時には、電源電圧Ｖｃｃが印加され、＋側再探索時には電源電圧Ｖｃｃが印加され、－側再探索時にはグランド電位が印加される。

再探索機能を有する場合、本実施形態に係るＡＤＣでは、図１に示す構成に加えて、図１３に示す構成が設けられる。図１３に示すように、デコーダ４、加算部５、およびオーバーフロー処理部６が設けられる。

図１３に示すＡＤＯＵＴ[15:0]は、図１に示す制御ロジック部３から出力されるデジタル出力ＯＵＴ（１６ビットコード）に相当し、加算部５に入力される。また、ＡＤＯＵＴ[0]は、最下位ビットデータである。ＡＤＤＯＵＴ[1:0]は、＋側再探索時における＋１ＬＳＢ，＋２ＬＳＢそれぞれでの比較結果、あるいは－側再探索時における－１ＬＳＢ，－２ＬＳＢそれぞれでの比較結果を示す。

デコーダ４は、ＡＤＯＵＴ[0]およびＡＤＤＯＵＴ[1:0]をデコーダ出力ＤＥＣＯ[2:0]に変換する。加算部５は、ＡＤＯＵＴ[15:0]とデコーダ出力ＤＥＣＯ[2:0]を加算し、オーバーフロー処理部６を介して最終出力ＡＤＯＵＴ’[15:0]を出力する。オーバーフロー処理部６は、加算部５の出力が上限値あるいは下限値を超える場合に上限値あるいは下限値に制限する。

図１４は、デコーダ４における変換処理を示すテーブルである。ＡＤＤＯＵＴ[1]＝１は、＋１ＬＳＢあるいは－１ＬＳＢの再探索時にアナログ入力電圧ＩＮがＤＡ変換出力よりも高い場合を示し、ＡＤＤＯＵＴ[1]＝０は、＋１ＬＳＢあるいは－１ＬＳＢの再探索時にアナログ入力電圧ＩＮがＤＡ変換出力よりも低い場合を示す。ＡＤＤＯＵＴ[0]＝１は、＋２ＬＳＢあるいは－２ＬＳＢの再探索時にアナログ入力電圧ＩＮがＤＡ変換出力よりも高い場合を示し、ＡＤＤＯＵＴ[0]＝０は、＋２ＬＳＢあるいは－２ＬＳＢの再探索時にアナログ入力電圧ＩＮがＤＡ変換出力よりも低い場合を示す。

図１５Ａは、制御ロジック部３の構成を示す図である。制御ロジック部３は、所定ビット数（ここでは１６ビット）分のＮＡＮＤ回路３１、Ｄフリップフロップ３２、およびＮＡＮＤ回路３３を有する。ＮＡＮＤ回路３１、Ｄフリップフロップ３２、およびＮＡＮＤ回路３３は、ビットごとに設けられる。

最上位ビットのＮＡＮＤ回路３１の第１入力端には、クロックＣＫ１６が入力され、第２入力端にはクロックＣＫ１５を論理反転したものが入力される。最上位ビットのＤフリップフロップ３２のＤ端子にはコンパレータ２のコンパレータ出力ＣＭＰＯＵＴが入力され、クロック端子にはクロックＣＫ１５が入力される。ＮＡＮＤ回路３３の第１入力端には、ＮＡＮＤ回路３１の出力が入力され、第２入力端にはＤフリップフロップ３２の出力が論理反転されたものが入力される。ＮＡＮＤ回路３３の出力に応じて電源電圧Ｖｃｃあるいはグランド電位がビットキャパシタ１１に印加される。

最上位ビットより下位のビットについても、ＮＡＮＤ回路３１、Ｄフリップフロップ３２、およびＮＡＮＤ回路３３についての構成は上記と同様に構成される。なお、各ビットのＮＡＮＤ回路３３の出力からＡＤＯＵＴ[15:0]が構成される。

図１５Ａには、クロックＣＫ１６～ＣＫ０、ＣＫＡ１、およびＣＫＡ２の波形を示す。クロックＣＫ１６～ＣＫＡ２は、初期にはローレベルであり、クロックＣＫ１６がまずハイレベルに立ち上がる。すると、最上位ビットのＮＡＮＤ回路３３の出力がハイレベルとなり、ビットキャパシタ１１に電源電圧Ｖｃｃが印加される。このとき、最上位ビット以外のビットのＮＡＮＤ回路３３の出力はローレベルとなり、ビットキャパシタ１１にグランド電位が印加される。

その後、クロックＣＫ１５がハイレベルに立ち上がると、Ｄフリップフロップ３２からコンパレータ出力ＣＭＰＯＵＴが出力され、コンパレータ出力ＣＭＰＯＵＴの論理に応じてＮＡＮＤ回路３３の出力が確定され、最上位ビットが確定する。このとき、最上位ビットの次のビットのＮＡＮＤ回路３３の出力がハイレベルとなり、ビットキャパシタ１１に電源電圧Ｖｃｃが印加される。

以降、クロックＣＫ１４～ＣＫ０までが順に立ち上がることで、各ビットの論理が確定される。すなわち、ＡＤＯＵＴ[15:0]が確定される。

制御ロジック部３には、再探索機能に対応して、ＡＮＤ回路３４、Ｄフリップフロップ３５、ＡＮＤ回路３６、ＮＡＮＤ回路３７、およびＤフリップフロップ３８が設けられる。

ＡＮＤ回路３４の第１入力端には、クロックＣＫ０が入力され、第２入力端には、最下位ビットのＤフリップフロップ３２の出力が入力される。ＡＮＤ回路３４の出力に応じて＋１ＬＳＢ再探索用の探索キャパシタ１５に電源電圧Ｖｃｃあるいはグランド電位が印加される。Ｄフリップフロップ３５のＤ端子には、コンパレータ出力ＣＭＰＯＵＴが入力され、クロック端子にはクロックＣＫＡ１が入力される。Ｄフリップフロップ３５からＡＤＤＯＵＴ[1]が出力される。

ＡＮＤ回路３６の第１入力端には、クロックＣＫＡ１が入力され、第２入力端には、最下位ビットのＤフリップフロップ３２の出力が入力される。ＡＮＤ回路３６の出力に応じて＋２ＬＳＢ再探索用の探索キャパシタ１５に電源電圧Ｖｃｃあるいはグランド電位が印加される。ＮＡＮＤ回路３７の第１入力端には、クロックＣＫＡ１が入力され、第２入力端には、最下位ビットのＤフリップフロップ３２の出力が論理反転されたものが入力される。ＮＡＮＤ回路３７の出力に応じて－２ＬＳＢ再探索用の探索キャパシタ１５に電源電圧Ｖｃｃあるいはグランド電位が印加される。

Ｄフリップフロップ３８のＤ端子には、コンパレータ出力ＣＭＰＯＵＴが入力され、クロック端子にはクロックＣＫＡ２が入力される。Ｄフリップフロップ３８からＡＤＤＯＵＴ[0]が出力される。

クロックＣＫ０が立ち上がると、最下位ビットのＤフリップフロップ３２からコンパレータ出力ＣＭＰＯＵＴが出力される。当該Ｄフリップフロップ３２の出力がローレベルの場合、すなわち最下位ビット＝“０”の場合、ＡＮＤ回路３４，３６は無効となり、ＮＡＮＤ回路３７が有効となる。最下位ビット＝“０”となることでＤＡ変換出力が自動的に－１ＬＳＢとなる。その後、クロックＣＫＡ１の立ち上がりにより、Ｄフリップフロップ３５からコンパレータ出力ＣＭＰＯＵＴがＡＤＤＯＵＴ[1]として出力される。このとき、ＮＡＮＤ回路３７の出力がローレベルとなり、ＤＡ変換出力が－２ＬＳＢとされる。その後、クロックＣＫＡ２の立ち上がりにより、Ｄフリップフロップ３８からコンパレータ出力ＣＭＰＯＵＴがＡＤＤＯＵＴ[0]として出力される。このように、最下位ビット＝“０”（ローレベル）の場合、－１ＬＳＢ，－２ＬＳＢの再探索が行われる。

一方、クロックＣＫ０が立ち上がり、最下位ビットのＤフリップフロップ３２の出力がハイレベルの場合、すなわち最下位ビット＝“１”の場合、ＡＮＤ回路３４，３６は有効となり、ＮＡＮＤ回路３７が無効となる。このとき、ＡＮＤ回路３４の出力がハイレベルとなり、ＤＡ変換出力が＋１ＬＳＢとされる。その後、クロックＣＫＡ１の立ち上がりにより、Ｄフリップフロップ３５からコンパレータ出力ＣＭＰＯＵＴがＡＤＤＯＵＴ[1]として出力される。このとき、ＡＮＤ回路３６の出力がハイレベルとなり、ＤＡ変換出力が＋２ＬＳＢとされる。その後、クロックＣＫＡ２の立ち上がりにより、Ｄフリップフロップ３８からコンパレータ出力ＣＭＰＯＵＴがＡＤＤＯＵＴ[0]として出力される。このように、最下位ビット＝“１”（ハイレベル）の場合、＋１ＬＳＢ，＋２ＬＳＢの再探索が行われる。

＜オフセット補正＞
先述したように図４に示す容量型ＤＡＣ１においてはオフセット補正部１６０が設けられ、ここではオフセット補正機能について述べる。オフセットは、図１５Ｅに一例を示すようにアナログ入力電圧ＩＮとデジタル出力ＯＵＴのコードとの関係が破線から太い実線あるいは太い破線のように＋側または－側にシフトすることで生じる。

図４に示す例では、オフセット補正部１６０は、ラインＬｎ１１に並列に接続されるオフセット補正キャパシタ１６を有する。図４に示す例では、オフセット補正キャパシタ１６の容量は、それぞれ単位容量の２倍、４倍、８倍、及び１６倍である（すなわち２Ｃ，４Ｃ，８Ｃ，１６Ｃ）。

ここで、図１５Ｂに示すように、容量型ＤＡＣ１は、ＰＯＳ側ＤＡＣ１ＡとＮＥＧ側ＤＡＣ１Ｂを有するとする。ＰＯＳ側ＤＡＣ１Ａには、ＰＯＳ側アナログ入力電圧ＰＯＳＩＮが入力され、ＮＥＧ側ＤＡＣ１Ｂには、ＮＥＧ側アナログ入力電圧ＮＥＧＩＮが入力される。コンパレータ２の第１入力端には、ＰＯＳ側ＤＡＣ１Ａから出力されるＰＯＳ側アナログ出力電圧ＰＯＳＶＡが入力され、ＮＥＧ側ＤＡＣ１Ｂから出力されるＮＥＧ側アナログ出力電圧ＮＥＧＶＡが入力される。

図１５Ｃは、オフセット補正制御方法の第１例を示す図である。具体的には、図１５Ｃは、オフセット補正キャパシタ１６に対する電圧印加制御方法を示す。このような電圧印加制御は、制御ロジック部３により行われる。図１５Ｃの方法では、ＰＯＳ側オフセット補正キャパシタ１６への電圧印加制御により、＋補正あるいは－補正を行っている。＋補正とは、－側のオフセットを＋側に補正することであり、－補正とは、＋側のオフセットを－側に補正することである。

図１５Ｃに示す方法では、＋補正時において、ＰＯＳ側オフセット補正キャパシタ１６に、サンプリング時にはグランド電位を印加させ、逐次比較時には電源電圧を印加させる。－補正時において、ＰＯＳ側オフセット補正キャパシタ１６に、サンプリング時には電源電圧を印加させ、逐次比較時にはグランド電位を印加させる。

ＮＥＧ側オフセット補正キャパシタ１６および非補正時のＰＯＳ側オフセット補正キャパシタ１６には、サンプリング時および逐次変換時でグランド電位を固定して印加させる。なお、電源電圧を固定して印加させてもよい。

図１５Ｄは、オフセット補正制御方法の第２例を示す図である。図１５Ｄの方法では、ＰＯＳ側オフセット補正キャパシタ１６あるいはＮＥＧ側オフセット補正キャパシタ１６のいずれかの電圧印加制御により、＋補正あるいは－補正を行っている。

図１５Ｄに示す方法では、＋補正時において、ＰＯＳ側オフセット補正キャパシタ１６に、サンプリング時にはグランド電位を印加させ、逐次比較時には電源電圧を印加させる。－補正時において、ＮＥＧ側オフセット補正キャパシタ１６に、サンプリング時にはグランド電位を印加させ、逐次比較時には電源電圧を印加させる。

－補正時あるいは非補正時において、ＰＯＳ側オフセット補正キャパシタ１６には、サンプリング時および逐次変換時でグランド電位を固定して印加させる。なお、電源電圧を固定して印加させてもよい。

＋補正時あるいは非補正時において、ＮＥＧ側オフセット補正キャパシタ１６には、サンプリング時および逐次変換時でグランド電位を固定して印加させる。なお、電源電圧を固定して印加させてもよい。

＜２．第２実施形態＞
図１６に示すように、逐次比較型のＡＤＣ１０の入力端には、オペアンプ７の出力端が接続される場合がある。この場合、オペアンプ７に入力された入力電圧ＶＩＮは、アナログ入力電圧ＩＮとしてＡＤＣ１０に入力される。しかしながら、オペアンプ７の出力はグランド電位（０Ｖ）から電源電圧Ｖｃｃまでを出力することができず、図１７に示すように、例えば、下限電圧ＶＬ＝グランド電位＋０．５Ｖから上限電圧ＶＨ＝電源電圧Ｖｃｃ－０．５Ｖなど出力できる範囲が制限される。

この場合、ＡＤＣ１０に依るＡＤ変換により、アナログ入力電圧ＩＮ＝０Ｖがデジタル出力ＯＵＴのゼロコード（すべてのビットが“０”）に変換され、アナログ入力電圧ＩＮ＝Ｖｃｃがデジタル出力ＯＵＴのフルコード（すべてのビットが“１”）に変換されるとすれば、使用できないコードが発生し、分解能が低下する。そのため、ＩＮ＝０．５Ｖがゼロコードに変換され、ＩＮ＝Ｖｃｃ－０．５Ｖがフルコードに変換されるように、ＡＤ変換範囲（Ｄ（ダイナミック）レンジ）を狭くしたほうが効率が良い。

そこで、容量型ＤＡＣ１を例えば図１９に示すような構成とすることが考えられる。図１９に示す容量型ＤＡＣ１は一例として８ビットのＤＡＣであり、ビットごとにビットキャパシタ１１を有する。ビットキャパシタ１１のそれぞれには、アナログ入力電圧ＩＮに加えて、グランド電位＋０．５Ｖ、Ｖｃｃ－０．５Ｖを選択的に印加できるようにしている。このような構成により、図１８に示すように、Ｄレンジを狭めることができる。しかしながら、グランド電位と電源電圧Ｖｃｃ以外に、０．５ＶとＶｃｃ－０．５Ｖという基準電圧が必要となる。

そこで、本開示の第２実施形態では、図２０に構成例を示す容量型ＤＡＣ１を採用している。図２０に示す容量型ＤＡＣ１は一例として８ビットのＤＡＣであり、ビットごとにビットキャパシタ１１を有する。ビットキャパシタ１１のそれぞれには、アナログ入力電圧ＩＮに加えて、グランド電位、電源電圧Ｖｃｃを選択的に印加できるようにしている。

さらに図２０に示す容量型ＤＡＣ１では、Ｄレンジ調整部１７０を設けている。Ｄレンジ調整部１７０は、Ｄレンジを調整するための２つのＤレンジキャパシタ１７を有する。一方のＤレンジキャパシタ１７には、アナログ入力電圧ＩＮあるいは電源電圧Ｖｃｃを選択的に印加可能となっており、他方のＤレンジキャパシタ１７には、アナログ入力電圧ＩＮあるいはグランド電位を選択的に印加可能となっている。

図２１は、このような本実施形態に係る容量型ＤＡＣ１におけるサンプリング時の状態を示す。このようにサンプリング時には、すべてのビットキャパシタ１１にアナログ入力電圧ＩＮを印加するとともに、両方のＤレンジキャパシタ１７にアナログ入力電圧ＩＮを印加する。

図２２は、本実施形態に係る容量型ＤＡＣ１における逐次比較時の状態例を示す。このように逐次比較時には、各ビットキャパシタ１１には電源電圧Ｖｃｃあるいはグランド電位を印加するとともに、一方のＤレンジキャパシタ１７に電源電圧Ｖｃｃを印加し、他方のＤレンジキャパシタ１７にグランド電位を印加する。

これにより、２つのＤレンジキャパシタ１７の容量を同じとすれば（図２０では１６Ｃ）、デジタル出力ＯＵＴの中点コードを変化させずにＤレンジを狭くすることができる。なお、２つのＤレンジキャパシタ１７の容量は異ならせてもよい。また、逐次比較時に、両方のＤレンジキャパシタ１７に電源電圧Ｖｃｃあるいはグランド電位を印加するような構成としてもよい。

このように本実施形態に係る容量型ＤＡＣ１によれば、先述した０．５ＶとＶｃｃ－０．５Ｖなどといった基準電圧を必要とせず、Ｄレンジを狭くすることができる。

＜３．第３実施形態＞
図２３は、本開示の第３実施形態に係るＡＤＣ１０の構成を示す図である。本実施形態に係るＡＤＣ１０は、容量型ＤＡＣ１、コンパレータ２、および制御ロジック部３に加えて、低ビットＡＤＣ８を備える。低ビットＡＤＣ８は、ＡＤＣ１０のデジタル出力ＯＵＴのビット数よりも低いビット数（ここでは一例として３ビット）の出力を行う。

低ビットＡＤＣ８は、基準電圧を複数個に分圧した電圧とアナログ入力電圧ＩＮを比較し、比較結果をデジタル出力信号ＦＬＡＤＯ，ＦＬＡＤＯＤに変換する。

図２４は、本実施形態に係るＡＤ変換処理のシーケンスを示す図である。図２４の例は、１６ビットのＡＤ変換を行う場合を示す。図２４に示すように、初期化が行われた後、容量型ＤＡＣ１におけるサンプリングと並行して、低ビットＡＤＣ８によるＡＤ変換が行われる。

低ビットＡＤＣ８から出力されるデジタル出力信号ＦＬＡＤＯ，ＦＬＡＤＯＤは、ともに、ここでは３ビットデータである（ＦＬＡＤＯ[2:0]，ＦＬＡＤＯＤ[2:0]）。３ビットは、ＡＤ変換の上位３ビット（１６，１５，１４）に対応している。ＦＬＡＤＯＤは、ＦＬＡＤＯより１０進数で１だけ少ない値である。

制御ロジック部３は、デジタル出力信号ＦＬＡＤＯに基づきデジタル信号ＤＧを設定する。容量型ＤＡＣ１によりデジタル信号ＤＧをＤＡ変換したＤＡ変換出力とアナログ入力電圧ＩＮとの比較をコンパレータ２が行う。コンパレータ２のコンパレータ出力ＣＭＰＯＵＴに基づき、制御ロジック部３は、ＦＬＡＤＯＤとＦＬＡＤＯのうち一方を選択して上位３ビット（１６，１５，１４）の論理を確定する。

以降はデジタル信号ＤＧが設定されてコンパレータ出力ＣＭＰＯＵＴに基づきビットの論理が確定されることが１３ビット目から最下位ビット（１３～１）まで繰り返される。上位３ビットと１３ビット目における逐次比較の変換時間は、容量型ＤＡＣ１によるＤＡ変換出力の電圧変化が大きいので、１２ビット以降の変換時間よりも長く設定される。

ここで、低ビットＡＤＣを設けない構成の場合、１６ビット目から１３ビット目までの変換時間を１２ビット目以降の変換時間である２４ｎｓよりも長い３６ｎｓに設定したとすると、ＡＤ変換処理時間は２０＋１４０＋３６×４＋２４×１２＝５９２ｎｓとなる。一方、低ビットＡＤＣ８を用いる本実施形態に係る構成であれば、ＡＤ変換処理時間は２０＋１４０＋３６×２＋２４×１２＝５２２ｎｓとなる。従って、ＡＤ変換処理時間を短縮できる。

図２５は、低ビットＡＤＣ８の構成例を示す図である。図２５に示す低ビットＡＤＣ８は、いわゆるフラッシュＡＤＣである。図２５に示す低ビットＡＤＣ８は、６個のコンパレータ８１と、デコーダ８２と、を有する。コンパレータ８１それぞれの第１入力端には、アナログ入力電圧ＩＮが入力される。コンパレータ８１それぞれの第２入力端には、基準電圧ＲＥＦを６つに分圧した各電圧が入力される（（１３／１６）×ＲＥＦ、（１１／１６）×ＲＥＦ、（９／１６）×ＲＥＦ、（７／１６）×ＲＥＦ、（５／１６）×ＲＥＦ、（３／１６）×ＲＥＦ）。

コンパレータ８１それぞれから比較出力ＦＬＡＤＩ[5]～ＦＬＡＤＩ[0]が出力される。デコーダ８２は、ＦＬＡＤＩ[5:0]をデジタル出力信号ＦＬＡＤＯ[2:0]，ＦＬＡＤＯＤ[2:0]に変換する。図２６には、ＦＬＡＤＩをＦＬＡＤＯ，ＦＬＡＤＯＤに変換するテーブルが示される。

図２７の左方は、低ビットＡＤＣを設けない場合の１６ビット目（最上位）から１ビット目までの逐次比較時の容量型ＤＡＣ１のＤＡ変換出力の推移例を示す。なお、図２７には、アナログ入力電圧ＩＮも示される。

図２７の右方は、低ビットＡＤＣ８を設ける本実施形態における１６ビット目（最上位）から１ビット目までの逐次比較時の容量型ＤＡＣ１のＤＡ変換出力の推移例を示す。低ビットＡＤＣ８により、基準電圧ＲＥＦを６個に分圧した電圧により規定される７つの電圧範囲のどの範囲にアナログ入力電圧ＩＮが属するかが検知される。図２７の例では、アナログ入力電圧ＩＮは、（１１／１６）×ＲＥＦ～（１３／１６）×ＲＥＦの電圧範囲に属することが検知され、ＦＬＡＤＯ（＝１１０）に基づきデジタル信号ＤＧが設定される。すると、図２７に示すように、アナログ入力電圧ＩＮは容量型ＤＡＣ１によるＤＡ変換出力よりも低い（図２７の１６～１４ｂｉｔ）。従って、ＦＬＡＤＯ，ＦＬＡＤＯＤのうちＦＬＡＤＯＤが選択されて、１６ビット目から１４ビット目が確定される。そして、１３ビット目以降の逐次変換が行われる。

基準電圧ＲＥＦ＝２．４Ｖの場合、フラッシュＡＤＣを設けない場合は、コンパレータ入力範囲が±１．２Ｖとなる。一方、フラッシュＡＤＣを設ける本実施形態であれば、コンパレータ入力範囲は、±（１／１６）×ＲＥＦ±０．０５＝±０．１５±０．０５＝±０．２Ｖとなる。なお、０．０５Ｖは、フラッシュＡＤＣの精度である。これにより、コンパレータ入力範囲を狭くすることができる。

図２８は、本実施形態に係る制御ロジック部３の構成例を示す図である。制御ロジック部３は、ＮＡＮＤ回路３１、Ｄフリップフロップ３２、およびＮＡＮＤ回路３３の組み合わせを上位３ビット（１６ビット目から１４ビット目）、および１３ビット目以降のビットごとに有する。ＮＡＮＤ回路３１、Ｄフリップフロップ３２、およびＮＡＮＤ回路３３の構成は、先述した図１５Ａの構成と類似しており、クロックＣＫ１４～ＣＫ０が上記組み合わせのそれぞれに入力される。

制御ロジック部３は、上位３ビットのそれぞれに対応したセレクタ３９をさらに有する。上位３ビットに対応するＮＡＮＤ回路３３の出力は、各セレクタ３９に入力される。１６ビット目のセレクタ３９にはＦＬＡＤＯ[2]，ＦＬＡＤＯＤ[2]が入力される。１５ビット目のセレクタ３９にはＦＬＡＤＯ[1]，ＦＬＡＤＯＤ[1]が入力される。１４ビット目のセレクタ３９にはＦＬＡＤＯ[0]，ＦＬＡＤＯＤ[0]が入力される。ＮＡＮＤ回路３３の出力に応じてＦＬＡＤＯあるいはＦＬＡＤＯＤが選択されて出力される。具体的には、ＮＡＮＤ回路３３の出力＝１の場合、ＦＬＡＤＯが選択され、ＮＡＮＤ回路３３の出力＝０の場合、ＦＬＡＤＯＤが選択される。セレクタ３９の出力に応じて容量型ＤＡＣ１のビットキャパシタ１１に電圧が印加される。

図２８には、クロックＣＫ１４～ＣＫ０の波形も示される。クロックＣＫ１４～ＣＫ０の順にハイレベルに立ち上がる。クロックＣＫ１４が立ち上がると、ＮＡＮＤ回路３３の出力がハイレベルとなり、セレクタ３９によりＦＬＡＤＯが選択される。その後、クロックＣＫ１３が立ち上がると、Ｄフリップフロップ３２からコンパレータ出力ＣＭＰＯＵＴが出力される。コンパレータ出力ＣＭＰＯＵＴに応じてセレクタ３９は選択を行う。セレクタ３９の選択結果が上位３ビットの論理として確定される。このとき、１３ビット目のＮＡＮＤ回路３３の出力がハイレベルとなる。その後、クロックＣＫ１２が立ち上がると、Ｄフリップフロップ３２からコンパレータ出力ＣＭＰＯＵＴが出力され、ＮＡＮＤ回路３３の出力が１３ビット目の論理として確定される。以降、クロックが立ち上がるごとにビットの論理が順次確定される。

＜４．その他＞
なお、本開示に係る種々の技術的特徴は、上記実施形態の他、その技術的創作の主旨を逸脱しない範囲で種々の変更を加えることが可能である。すなわち、上記実施形態は、全ての点で例示であって、制限的なものではないと考えられるべきであり、本発明の技術的範囲は、上記実施形態に限定されるものではなく、特許請求の範囲と均等の意味および範囲内に属する全ての変更が含まれると理解されるべきである。

＜５．付記＞
以上の通り、例えば、本開示の一態様に係るＡＤコンバータ（１０）は、
アナログ入力電圧（ＩＮ）が入力されるように構成される容量型ＤＡＣ（１）と、
前記容量型ＤＡＣの出力が入力されるように構成されるコンパレータ（２）と、
前記コンパレータの出力に基づき前記容量型ＤＡＣを制御するように構成される制御ロジック部（３）と、を備え、
前記容量型ＤＡＣは、
第１ライン（Ｌｎ１３）に並列接続される第１ビットキャパシタ（１１）と、
少なくとも１つの第２ライン（Ｌｎ１１，Ｌｎ１２）に並列接続される第２ビットキャパシタと、
前記第１ラインと前記第２ラインとを接続する接続キャパシタ（１２１，１２２）と、
前記第２ラインに接続される調整キャパシタ（１３１，１３２）と、
前記第１ビットキャパシタと前記第２ビットキャパシタの少なくとも一方に対応するビット補正部（Ｂｔ１６等）と、
を有し、
前記ビット補正部は、前記第１ラインと前記第２ラインの少なくとも一方に接続される第１端を含む補正キャパシタ（１４）を有し、
前記補正キャパシタの第２端には、対応する前記第１ビットキャパシタまたは前記第２ビットキャパシタと連動して電圧を印加可能である構成としている（第１の構成、図１、図４）。

また、上記第１の構成において、前記補正キャパシタの第２端には、対応する前記第１ビットキャパシタまたは前記第２ビットキャパシタと同じ論理の電圧を連動して印加可能である構成としてもよい（第２の構成）。

また、上記第２の構成において、前記第１ビットキャパシタまたは前記第２ビットキャパシタに前記アナログ入力電圧を印加させる場合に、対応する前記補正キャパシタの第２端に前記アナログ入力電圧を印加可能である構成としてもよい（第３の構成）。

また、上記第１の構成において、前記補正キャパシタの第２端には、対応する前記第１ビットキャパシタまたは前記第２ビットキャパシタと反対の論理の電圧を連動して印加可能である構成としてもよい（第４の構成）。

また、上記第４の構成において、前記第１ビットキャパシタまたは前記第２ビットキャパシタに前記アナログ入力電圧を印加させる場合に、対応する前記補正キャパシタと同じ容量の前記第１ビットキャパシタまたは前記第２ビットキャパシタにグランド電位を印加可能である構成としてもよい（第５の構成）。

また、上記第１から第５のいずれかの構成において、前記ビット補正部における容量の補正範囲は、前記第１ビットキャパシタまたは前記第２ビットキャパシタのビットが下位になるほど狭い構成としてもよい（第６の構成）。

また、上記第１から第６のいずれかの構成において、前記ビット補正部は、異なる前記第２ラインに接続される前記補正キャパシタ（１４，１４Ａ）を有する構成としてもよい（第７の構成）。

また、上記第１から第７のいずれかの構成において、前記調整キャパシタは、スイッチ（ＳＷ）を介して並列に接続されるキャパシタを有する構成としてもよい（第８の構成、図９）。

また、本開示の一態様に係るＡＤコンバータ（１０）は、
容量型ＤＡＣ（１）と、
前記容量型ＤＡＣの出力が入力されるように構成されるコンパレータ（２）と、
前記コンパレータの出力に基づき前記容量型ＤＡＣを制御するように構成される制御ロジック部（３）と、を備え、
前記容量型ＤＡＣは、
ビットキャパシタとしての第１キャパシタ（１１）と、
前記第１キャパシタに接続される少なくとも１つの第２キャパシタ（１７）と、を有し、
前記第２キャパシタに対して、アナログ入力電圧と、電源電圧またはグランド電位を選択的に印加可能である構成としている（第９の構成、図２０）。

また、上記第９の構成において、前記第２キャパシタは、２つ設けられ、
一方の前記第２キャパシタには前記電源電圧が印加可能であり、他方の前記第２キャパシタには前記グランド電位が印加可能である構成としてもよい（第１０の構成）。

また、上記第１０の構成において、２つの前記第２キャパシタは、容量が同じである構成としてもよい（第１１の構成）。

また、本開示の一態様に係るＡＤコンバータ（１０）は、
ＤＡＣ（１）と、
前記ＤＡＣの出力が入力されるコンパレータ（２）と、
前記コンパレータの出力に基づき前記ＤＡＣを制御する制御ロジック部（３）と、
デコーダ（４）と、
加算部（５）と、
を備え、
前記制御ロジック部は、最下位ビットの決定後にプラス側またはマイナス側に少なくとも１回ＬＳＢ単位で前記ＤＡＣの出力を変化させつつ追加ビットを決定するように構成され、
前記デコーダは、前記最下位ビットおよび前記追加ビットに応じてデコーダ出力を出力するように構成され、
前記加算部は、最上位ビットから前記最下位ビットまでのビットからなるデータに対して前記デコーダ出力を加算するように構成される（第１２の構成、図１３）。

また、上記第１２の構成において、前記ＤＡＣは、容量型ＤＡＣであり、
前記ＤＡＣは、
ビットキャパシタ（１１）と、
最下位ビットの前記ビットキャパシタと同じ容量で前記ビットキャパシタに接続される追加キャパシタ（１５）と、
を有し、
前記追加キャパシタに対する電圧印加に基づいて前記ＬＳＢ単位で前記ＤＡＣの出力を変化させる構成としてもよい（第１３の構成）。

また、本開示の一態様に係るＡＤコンバータ（１０）は、
ＤＡＣ（１）と、
前記ＤＡＣの出力が入力されるコンパレータ（２）と、
前記コンパレータの出力に基づき前記ＤＡＣを制御する制御ロジック部（３）と、
を備えるＡＤコンバータであり、
前記ＡＤコンバータのデジタル出力のビット数よりも低いビット数の低ビットＡＤＣ（８）と、
を備え、
前記低ビットＡＤＣは、アナログ入力電圧（ＩＮ）に基づいて第１デジタル出力信号（ＦＬＡＤＯ）および第２デジタル信号（ＦＬＡＤＯＤ）を出力するように構成され、
前記第２デジタル出力信号は、前記第１デジタル出力信号より１０進数で１だけ小さく、
前記低ビットＡＤＣの出力に基づいて上位ビットを決定するとともに、前記上位ビット以降の逐次比較開始時における前記ＤＡＣの出力電圧を決定する構成としている（第１４の構成、図２３）。

また、上記第１４の構成において、前記低ビットＡＤＣは、フラッシュＡＤＣであり、
前記低ビットＡＤＣは、基準電圧（ＲＥＦ）を複数に分圧した電圧と前記アナログ入力電圧（ＩＮ）との比較結果を前記第１デジタル出力信号（ＦＬＡＤＯ）および前記第２デジタル出力信号（ＦＬＡＤＯＤ）に変換するデコーダを有する構成としてもよい（第１５の構成、図２５）。

本開示は、各種システムに適用可能なＡＤコンバータに利用することが可能である。

１ 容量型ＤＡＣ
２ コンパレータ
３ 制御ロジック部
４ デコーダ
５ 加算部
６ オーバーフロー処理部
７ オペアンプ
８ フラッシュＡＤＣ
１１ ビットキャパシタ
１２ 接続キャパシタ
１３ 調整キャパシタ
１４，１４Ａ 補正キャパシタ
１５ 探索キャパシタ
１６ オフセット調整キャパシタ
１７ Ｄレンジキャパシタ
３１ ＮＡＮＤ回路
３２ Ｄフリップフロップ
３３ ＮＡＮＤ回路
３４ ＡＮＤ回路
３５ Ｄフリップフロップ
３６ ＡＮＤ回路
３７ ＮＡＮＤ回路
３８ Ｄフリップフロップ
３９ セレクタ
８１ コンパレータ
８２ デコーダ
１２１，１２２ 接続キャパシタ
１３１，１３２ 調整キャパシタ
１３２Ａ，１３２Ｂ キャパシタ
１４０ 容量補正部
１５０ 再探索部
１６０ オフセット補正部
１７０ Ｄレンジ調整部
Ｌｎ１，Ｌｎ２，Ｌｎ１１，Ｌｎ１２，Ｌｎ１３ ライン
ＳＷ スイッチ

Claims (15)

1. アナログ入力電圧が入力されるように構成される容量型ＤＡＣと、
   前記容量型ＤＡＣの出力が入力されるように構成されるコンパレータと、
   前記コンパレータの出力に基づき前記容量型ＤＡＣを制御するように構成される制御ロジック部と、を備え、
   前記容量型ＤＡＣは、
   第１ラインに並列接続される第１ビットキャパシタと、
   少なくとも１つの第２ラインに並列接続される第２ビットキャパシタと、
   前記第１ラインと前記第２ラインとを接続する接続キャパシタと、
   前記第２ラインに接続される調整キャパシタと、
   前記第１ビットキャパシタと前記第２ビットキャパシタの少なくとも一方に対応するビット補正部と、
   を有し、
   前記ビット補正部は、前記第１ラインと前記第２ラインの少なくとも一方に接続される第１端を含む補正キャパシタを有し、
   前記補正キャパシタの第２端には、対応する前記第１ビットキャパシタまたは前記第２ビットキャパシタと連動して電圧を印加可能である、ＡＤコンバータ。
2. 前記補正キャパシタの第２端には、対応する前記第１ビットキャパシタまたは前記第２ビットキャパシタと同じ論理の電圧を連動して印加可能である、請求項１に記載のＡＤコンバータ。
3. 前記第１ビットキャパシタまたは前記第２ビットキャパシタに前記アナログ入力電圧を印加させる場合に、対応する前記補正キャパシタの第２端に前記アナログ入力電圧を印加可能である、請求項２に記載のＡＤコンバータ。
4. 前記補正キャパシタの第２端には、対応する前記第１ビットキャパシタまたは前記第２ビットキャパシタと反対の論理の電圧を連動して印加可能である、請求項１に記載のＡＤコンバータ。
5. 前記第１ビットキャパシタまたは前記第２ビットキャパシタに前記アナログ入力電圧を印加させる場合に、対応する前記補正キャパシタと同じ容量の前記第１ビットキャパシタまたは前記第２ビットキャパシタにグランド電位を印加可能である、請求項４に記載のＡＤコンバータ。
6. 前記ビット補正部における容量の補正範囲は、前記第１ビットキャパシタまたは前記第２ビットキャパシタのビットが下位になるほど狭い、請求項１から請求項５のいずれか１項に記載のＡＤコンバータ。
7. 前記ビット補正部は、異なる前記第２ラインに接続される前記補正キャパシタを有する、請求項１に記載のＡＤコンバータ。
8. 前記調整キャパシタは、スイッチを介して並列に接続されるキャパシタを有する、請求項１に記載のＡＤコンバータ。
9. 容量型ＤＡＣと、
   前記容量型ＤＡＣの出力が入力されるように構成されるコンパレータと、
   前記コンパレータの出力に基づき前記容量型ＤＡＣを制御するように構成される制御ロジック部と、を備え、
   前記容量型ＤＡＣは、
   ビットキャパシタとしての第１キャパシタと、
   前記第１キャパシタに接続される少なくとも１つの第２キャパシタと、を有し、
   前記第２キャパシタに対して、アナログ入力電圧と、電源電圧またはグランド電位を選択的に印加可能である、ＡＤコンバータ。
10. 前記第２キャパシタは、２つ設けられ、
    一方の前記第２キャパシタには前記電源電圧が印加可能であり、他方の前記第２キャパシタには前記グランド電位が印加可能である、請求項９に記載のＡＤコンバータ。
11. ２つの前記第２キャパシタは、容量が同じである、請求項１０に記載のＡＤコンバータ。
12. ＤＡＣと、
    前記ＤＡＣの出力が入力されるコンパレータと、
    前記コンパレータの出力に基づき前記ＤＡＣを制御する制御ロジック部と、
    デコーダと、
    加算部と、
    を備え、
    前記制御ロジック部は、最下位ビットの決定後にプラス側またはマイナス側に少なくとも１回ＬＳＢ単位で前記ＤＡＣの出力を変化させつつ追加ビットを決定するように構成され、
    前記デコーダは、前記最下位ビットおよび前記追加ビットに応じてデコーダ出力を出力するように構成され、
    前記加算部は、最上位ビットから前記最下位ビットまでのビットからなるデータに対して前記デコーダ出力を加算するように構成される、ＡＤコンバータ。
13. 前記ＤＡＣは、容量型ＤＡＣであり、
    前記ＤＡＣは、
    ビットキャパシタと、
    最下位ビットの前記ビットキャパシタと同じ容量で前記ビットキャパシタに接続される追加キャパシタと、
    を有し、
    前記追加キャパシタに対する電圧印加に基づいて前記ＬＳＢ単位で前記ＤＡＣの出力を変化させる、請求項１２に記載のＡＤコンバータ。
14. ＤＡＣと、
    前記ＤＡＣの出力が入力されるコンパレータと、
    前記コンパレータの出力に基づき前記ＤＡＣを制御する制御ロジック部と、
    を備えるＡＤコンバータであり、
    前記ＡＤコンバータのデジタル出力のビット数よりも低いビット数の低ビットＡＤＣと、
    を備え、
    前記低ビットＡＤＣは、アナログ入力電圧に基づいて第１デジタル出力信号および第２デジタル信号を出力するように構成され、
    前記第２デジタル出力信号は、前記第１デジタル出力信号より１０進数で１だけ小さく、
    前記低ビットＡＤＣの出力に基づいて上位ビットを決定するとともに、前記上位ビット以降の逐次比較開始時における前記ＤＡＣの出力電圧を決定する、ＡＤコンバータ。
15. 前記低ビットＡＤＣは、フラッシュＡＤＣであり、
    前記低ビットＡＤＣは、基準電圧を複数に分圧した電圧と前記アナログ入力電圧との比較結果を前記第１デジタル出力信号および前記第２デジタル出力信号に変換するデコーダを有する、
    請求項１４に記載のＡＤコンバータ。

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