JP2003101411A - 並列型ａ／ｄ変換器 - Google Patents
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- H03M1/185—Automatic control for modifying the range of signals the converter can handle, e.g. gain ranging in feedback mode, i.e. by determining the range to be selected from one or more previous digital output values the feedback signal controlling the gain of an amplifier or attenuator preceding the analogue/digital converter the determination of the range being based on more than one digital output value, e.g. on a running average, a power estimation or the rate of change
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- Theoretical Computer Science (AREA)
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Abstract
(57)【要約】
【課題】 消費電力の低減を可能にする並列型Ａ／Ｄ変
換器を提供する。 【解決手段】 本発明の並列型Ａ／Ｄ変換器は、各々異
なる電圧値を有し、デジタル出力信号のビット精度に応
じてｍ（ｍは２以上の整数）個の参照電圧を出力する参
照電圧発生回路と、ｎ（ｎはｍよりも小さい整数）個の
比較器と、前記ｎ個の比較器の出力を符号化して前記デ
ジタル出力信号を出力する符号器とを備える。そして、
前記ｎ個の比較器の各々は、前記ｍ個の参照電圧のいず
れか一つとアナログ入力信号との大小を比較する。
換器を提供する。 【解決手段】 本発明の並列型Ａ／Ｄ変換器は、各々異
なる電圧値を有し、デジタル出力信号のビット精度に応
じてｍ（ｍは２以上の整数）個の参照電圧を出力する参
照電圧発生回路と、ｎ（ｎはｍよりも小さい整数）個の
比較器と、前記ｎ個の比較器の出力を符号化して前記デ
ジタル出力信号を出力する符号器とを備える。そして、
前記ｎ個の比較器の各々は、前記ｍ個の参照電圧のいず
れか一つとアナログ入力信号との大小を比較する。
Description
【０００１】
【発明の属する技術分野】本発明は、並列型Ａ／Ｄ変換
器に関する。
器に関する。
【０００２】
【従来の技術】Ａ／Ｄ変換器は、通信装置や記録再生装
置などにおいて信号を再生する際、アナログ入力信号を
デジタル出力信号に変換するためのものでり、アナログ
入力信号のレベルに応じて符号化されたデジタル出力信
号を出力する。
置などにおいて信号を再生する際、アナログ入力信号を
デジタル出力信号に変換するためのものでり、アナログ
入力信号のレベルに応じて符号化されたデジタル出力信
号を出力する。
【０００３】図１２は従来の６ビット並列型Ａ／Ｄ変換
器１２０の基本的な構成例を示す図である。図１２に示
す並列型Ａ／Ｄ変換器１２０は、参照電圧発生回路１
と、比較部２と、エンコーダ（符号器）３とから構成さ
れている。
器１２０の基本的な構成例を示す図である。図１２に示
す並列型Ａ／Ｄ変換器１２０は、参照電圧発生回路１
と、比較部２と、エンコーダ（符号器）３とから構成さ
れている。
【０００４】参照電圧発生回路１は、参照抵抗ｒ１〜ｒ
６４を含む。参照抵抗ｒ１〜ｒ６４は、上限の参照電圧
Ｖ#Ｈを受けるノードと下限の参照電圧Ｖ#Ｌを受けるノ
ードとの間に直列に接続される。参照電圧発生回路１は
ビット精度に応じた２6個の参照電圧Ｖref１〜Ｖref６
４を出力する。比較部２は６４個の比較器Ｃ１〜Ｃ６４
を含む。比較器Ｃ１〜Ｃ６４は、参照電圧Ｖref１〜Ｖr
ef６４とアナログ入力信号との大小を比較し、その大小
に応じて２値化信号（１または０）を出力する。そし
て、エンコーダ３は、比較器Ｃ１〜Ｃ６４の出力を符号
化して６ビットのデジタル出力信号を出力する。
６４を含む。参照抵抗ｒ１〜ｒ６４は、上限の参照電圧
Ｖ#Ｈを受けるノードと下限の参照電圧Ｖ#Ｌを受けるノ
ードとの間に直列に接続される。参照電圧発生回路１は
ビット精度に応じた２6個の参照電圧Ｖref１〜Ｖref６
４を出力する。比較部２は６４個の比較器Ｃ１〜Ｃ６４
を含む。比較器Ｃ１〜Ｃ６４は、参照電圧Ｖref１〜Ｖr
ef６４とアナログ入力信号との大小を比較し、その大小
に応じて２値化信号（１または０）を出力する。そし
て、エンコーダ３は、比較器Ｃ１〜Ｃ６４の出力を符号
化して６ビットのデジタル出力信号を出力する。
【０００５】このように従来の並列型Ａ／Ｄ変換器１２
０は構成されており、アナログ入力信号を所望のデジタ
ル出力信号に変換することが可能である。
０は構成されており、アナログ入力信号を所望のデジタ
ル出力信号に変換することが可能である。
【０００６】
【発明が解決しようとする課題】上記のように、従来の
並列型Ａ／Ｄ変換器１２０では、ビット精度に応じた数
の参照電圧Ｖref１〜Ｖref６４に対応して比較器Ｃ１〜
Ｃ６４が設けられていたので、ビット精度を高くすると
それに累乗して比較器の個数が増加し、回路規模が増大
する。その結果、消費電力が増大する。
並列型Ａ／Ｄ変換器１２０では、ビット精度に応じた数
の参照電圧Ｖref１〜Ｖref６４に対応して比較器Ｃ１〜
Ｃ６４が設けられていたので、ビット精度を高くすると
それに累乗して比較器の個数が増加し、回路規模が増大
する。その結果、消費電力が増大する。
【０００７】本発明の目的は、消費電力を低減すること
ができる並列型Ａ／Ｄ変換器を提供する。
ができる並列型Ａ／Ｄ変換器を提供する。
【０００８】
【課題を解決するための手段】上記課題を解決するた
め、本発明の請求項１に係る並列型Ａ／Ｄ変換器は、各
々異なる電圧値を有し、デジタル出力信号のビット精度
に応じたｍ（ｍは２以上の整数）個の参照電圧を出力す
る参照電圧発生回路と、ｎ（ｎはｍよりも小さい整数）
個の比較器と、前記ｎ個の比較器の出力を符号化して前
記デジタル出力信号を出力する符号器とを備え、前記ｎ
個の比較器の各々は、前記ｍ個の参照電圧のいずれか一
つとアナログ入力信号との大小を比較するものである。
め、本発明の請求項１に係る並列型Ａ／Ｄ変換器は、各
々異なる電圧値を有し、デジタル出力信号のビット精度
に応じたｍ（ｍは２以上の整数）個の参照電圧を出力す
る参照電圧発生回路と、ｎ（ｎはｍよりも小さい整数）
個の比較器と、前記ｎ個の比較器の出力を符号化して前
記デジタル出力信号を出力する符号器とを備え、前記ｎ
個の比較器の各々は、前記ｍ個の参照電圧のいずれか一
つとアナログ入力信号との大小を比較するものである。
【０００９】請求項１の並列型Ａ／Ｄ変換器では、比較
器の数をｎ個（ｎはｍよりも小さい）としたため、従来
のＡ／Ｄ変換器と比べて回路規模が削減されるので消費
電力の低減が可能になる。
器の数をｎ個（ｎはｍよりも小さい）としたため、従来
のＡ／Ｄ変換器と比べて回路規模が削減されるので消費
電力の低減が可能になる。
【００１０】また、請求項２の発明は、請求項１記載の
並列型Ａ／Ｄ変換器において、前記ｎ個の比較器によっ
て比較されるｎ個の参照電圧は、前記ｍ個の参照電圧の
中央の値に対して対称になるものとする。
並列型Ａ／Ｄ変換器において、前記ｎ個の比較器によっ
て比較されるｎ個の参照電圧は、前記ｍ個の参照電圧の
中央の値に対して対称になるものとする。
【００１１】請求項２の発明によると、ｎ個の比較器に
よって比較されるｎ個の参照電圧は、ｍ個の参照電圧の
中央の値に対して対称であるため、Ａ／Ｄ変換の変換精
度を維持したまま消費電力の低減が可能になる。
よって比較されるｎ個の参照電圧は、ｍ個の参照電圧の
中央の値に対して対称であるため、Ａ／Ｄ変換の変換精
度を維持したまま消費電力の低減が可能になる。
【００１２】また、請求項３の発明は、請求項１記載の
並列型Ａ／Ｄ変換器において、前記参照電圧発生回路
は、上限参照電圧を受けるノードと下限参照電圧を受け
るノードとの間に直列に接続されたｍ個の参照抵抗を含
み、前記ｍ個の参照電圧のうち、前記ｎ個の比較器に対
応しないｍ−ｎ個の参照電圧に対応するｍ−ｎ個の負荷
をさらに備え、前記ｍ−ｎ個の負荷の各々は、対応する
参照電圧を出力するノードと前記アナログ入力信号を受
けるノードとの間に接続されているものとする。
並列型Ａ／Ｄ変換器において、前記参照電圧発生回路
は、上限参照電圧を受けるノードと下限参照電圧を受け
るノードとの間に直列に接続されたｍ個の参照抵抗を含
み、前記ｍ個の参照電圧のうち、前記ｎ個の比較器に対
応しないｍ−ｎ個の参照電圧に対応するｍ−ｎ個の負荷
をさらに備え、前記ｍ−ｎ個の負荷の各々は、対応する
参照電圧を出力するノードと前記アナログ入力信号を受
けるノードとの間に接続されているものとする。
【００１３】請求項３の発明によると、ｎ個の比較器に
対応しないｍ−ｎ個の参照電圧に対応するｍ−ｎ個の負
荷をさらに備えるため、参照電圧値の直線性が向上す
る。その結果、Ａ／Ｄ変換の変換精度の向上を可能にす
る。
対応しないｍ−ｎ個の参照電圧に対応するｍ−ｎ個の負
荷をさらに備えるため、参照電圧値の直線性が向上す
る。その結果、Ａ／Ｄ変換の変換精度の向上を可能にす
る。
【００１４】また、請求項４の発明は、請求項１記載の
並列型Ａ／Ｄ変換器において、前記ｎ個の比較器に対応
するｎ個の参照電圧のうちの一の参照電圧と前記ｎ個の
参照電圧のうちの前記一の参照電圧の次に大きいまたは
小さい参照電圧との間にある複数の参照電圧のいずれか
と前記アナログ入力信号との大小を比較する比較器をさ
らに備えるものとする。
並列型Ａ／Ｄ変換器において、前記ｎ個の比較器に対応
するｎ個の参照電圧のうちの一の参照電圧と前記ｎ個の
参照電圧のうちの前記一の参照電圧の次に大きいまたは
小さい参照電圧との間にある複数の参照電圧のいずれか
と前記アナログ入力信号との大小を比較する比較器をさ
らに備えるものとする。
【００１５】請求項４の発明によると、雑音その他の影
響を受ける場合であっても変換誤差の悪化を緩和でき、
その結果、Ａ／Ｄ変換の変換精度の向上を可能にする。
響を受ける場合であっても変換誤差の悪化を緩和でき、
その結果、Ａ／Ｄ変換の変換精度の向上を可能にする。
【００１６】また、請求項５の発明は、請求項１記載の
並列型Ａ／Ｄ変換器において、前記ｎ個の比較器に対応
するｎ個の参照電圧のうちの一の参照電圧と前記ｎ個の
参照電圧のうちの前記一の参照電圧の次に大きいまたは
小さい参照電圧との間にある複数の参照電圧のうち確保
すべきビット精度に応じたｐ個の参照電圧に対応するｐ
個の比較器をさらに備え、前記ｐ個の比較器の各々は、
対応する参照電圧とアナログ入力信号との大小を比較す
るものとする。
並列型Ａ／Ｄ変換器において、前記ｎ個の比較器に対応
するｎ個の参照電圧のうちの一の参照電圧と前記ｎ個の
参照電圧のうちの前記一の参照電圧の次に大きいまたは
小さい参照電圧との間にある複数の参照電圧のうち確保
すべきビット精度に応じたｐ個の参照電圧に対応するｐ
個の比較器をさらに備え、前記ｐ個の比較器の各々は、
対応する参照電圧とアナログ入力信号との大小を比較す
るものとする。
【００１７】請求項５の発明によると、ビット精度を確
保でき、その結果、Ａ／Ｄ変換の変換精度の向上を可能
にする。
保でき、その結果、Ａ／Ｄ変換の変換精度の向上を可能
にする。
【００１８】また、請求項６の発明は、請求項１記載の
並列型Ａ／Ｄ変換器において、前記符号器は、ｍ個の入
力を符号化してデジタル出力信号を出力し、前記ｍ個の
入力は、前記ｎ個の参照電圧に対応するｎ個の比較器か
らの出力を入力とするｎ個の入力と、前記ｍ個の参照電
圧のうち前記ｎ個の比較器に対応しないｍ−ｎ個の参照
電圧に対応するｍ−ｎ個の入力とを含み、前記ｍ−ｎ個
の入力の各々は、前記ｎ個の参照電圧のうち、当該入力
に対応する参照電圧の次に大きい参照電圧に対応する比
較器からの出力を入力とするものとする。
並列型Ａ／Ｄ変換器において、前記符号器は、ｍ個の入
力を符号化してデジタル出力信号を出力し、前記ｍ個の
入力は、前記ｎ個の参照電圧に対応するｎ個の比較器か
らの出力を入力とするｎ個の入力と、前記ｍ個の参照電
圧のうち前記ｎ個の比較器に対応しないｍ−ｎ個の参照
電圧に対応するｍ−ｎ個の入力とを含み、前記ｍ−ｎ個
の入力の各々は、前記ｎ個の参照電圧のうち、当該入力
に対応する参照電圧の次に大きい参照電圧に対応する比
較器からの出力を入力とするものとする。
【００１９】請求項６の発明によると、従来の符号器と
同じ構成の符号器を仕様できるので、符号器の再設計の
必要がなくなる。
同じ構成の符号器を仕様できるので、符号器の再設計の
必要がなくなる。
【００２０】また、請求項７の発明は、請求項１記載の
並列型Ａ／Ｄ変換器において、前記ｎ個の比較器によっ
て比較されるｎ個の参照電圧は、前記アナログ入力信号
の電圧レベルの分布に対応しているもとする。
並列型Ａ／Ｄ変換器において、前記ｎ個の比較器によっ
て比較されるｎ個の参照電圧は、前記アナログ入力信号
の電圧レベルの分布に対応しているもとする。
【００２１】請求項７の発明によると、システムに最適
な比較器の設定を可能にする。
な比較器の設定を可能にする。
【００２２】また、請求項８の発明は、請求項７記載の
並列型Ａ／Ｄ変換器において、前記アナログ入力信号
は、記録再生装置の再生信号であるものとする。
並列型Ａ／Ｄ変換器において、前記アナログ入力信号
は、記録再生装置の再生信号であるものとする。
【００２３】また、請求項９の発明は、請求項７記載の
並列型Ａ／Ｄ変換器において、前記ｎ個の比較器によっ
て比較されるｎ個の参照電圧は、前記デジタル出力信号
の出現頻度に対応しているものとする。
並列型Ａ／Ｄ変換器において、前記ｎ個の比較器によっ
て比較されるｎ個の参照電圧は、前記デジタル出力信号
の出現頻度に対応しているものとする。
【００２４】また、請求項１０の発明は、請求項７記載
の並列型Ａ／Ｄ変換器において、前記ｎ個の比較器によ
って比較されるｎ個の参照電圧は、前記アナログ入力信
号を伝送する通信装置の通信路の特性に対応しているも
のとする。
の並列型Ａ／Ｄ変換器において、前記ｎ個の比較器によ
って比較されるｎ個の参照電圧は、前記アナログ入力信
号を伝送する通信装置の通信路の特性に対応しているも
のとする。
【００２５】また、請求項１１の発明は、各々異なる電
圧値を有し、デジタル出力信号のビット精度に応じたｍ
（ｍは２以上の整数）個の参照電圧を出力する参照電圧
発生回路と、前記ｍ個の参照電圧に対応して設けられ、
各々が対応する参照電圧とアナログ入力信号との大小を
比較するｍ個の比較器と、前記ｍ個の参照電圧のうちの
ｎ個の参照電圧に対応して設けられ、各々が対応する比
較器への参照電圧とアナログ入力信号との供給を制御す
るｎ（ｎはｍよりも小さい整数）個の開閉器と、前記ｍ
個の比較器の出力を符号化して前記デジタル出力信号を
出力する符号器とを備えるものである。
圧値を有し、デジタル出力信号のビット精度に応じたｍ
（ｍは２以上の整数）個の参照電圧を出力する参照電圧
発生回路と、前記ｍ個の参照電圧に対応して設けられ、
各々が対応する参照電圧とアナログ入力信号との大小を
比較するｍ個の比較器と、前記ｍ個の参照電圧のうちの
ｎ個の参照電圧に対応して設けられ、各々が対応する比
較器への参照電圧とアナログ入力信号との供給を制御す
るｎ（ｎはｍよりも小さい整数）個の開閉器と、前記ｍ
個の比較器の出力を符号化して前記デジタル出力信号を
出力する符号器とを備えるものである。
【００２６】請求項１１の並列型Ａ／Ｄ変換器では、ｎ
個の開閉器を設けたため、所望の信号のみの比較が可能
になるので消費電力の低減を可能にする。また、システ
ムに最適な比較器の使用を可能にする。
個の開閉器を設けたため、所望の信号のみの比較が可能
になるので消費電力の低減を可能にする。また、システ
ムに最適な比較器の使用を可能にする。
【００２７】また、請求項１２の発明は、請求項１１記
載の並列型Ａ／Ｄ変換器において、前記アナログ入力信
号の振幅が安定したとき制御信号を出力するゲイン制御
回路をさらに備え、前記ｎ個の開閉器の各々は、前記制
御信号に応答して対応する比較器への参照電圧とアナロ
グ入力信号との供給を停止するものとする。
載の並列型Ａ／Ｄ変換器において、前記アナログ入力信
号の振幅が安定したとき制御信号を出力するゲイン制御
回路をさらに備え、前記ｎ個の開閉器の各々は、前記制
御信号に応答して対応する比較器への参照電圧とアナロ
グ入力信号との供給を停止するものとする。
【００２８】請求項１２の発明によると、アナログ入力
信号の振幅の安定度に応じてＡ／Ｄ変換の変換特性を切
り替えることができ、システムに最適な比較器の使用を
可能にする。また、そのタイミングが安定した後は、開
閉器に接続されている比較器は使用しないので、消費電
力の低減を可能にする。
信号の振幅の安定度に応じてＡ／Ｄ変換の変換特性を切
り替えることができ、システムに最適な比較器の使用を
可能にする。また、そのタイミングが安定した後は、開
閉器に接続されている比較器は使用しないので、消費電
力の低減を可能にする。
【００２９】また、請求項１３の発明は、請求項１１記
載の並列型Ａ／Ｄ変換器において、前記アナログ入力信
号のサンプリングのタイミングが安定したとき制御信号
を出力するタイミング制御回路をさらに備え、前記ｎ個
の開閉器の各々は、前記制御信号に応答して対応する比
較器への参照電圧とアナログ入力信号との供給を停止す
るものとする。
載の並列型Ａ／Ｄ変換器において、前記アナログ入力信
号のサンプリングのタイミングが安定したとき制御信号
を出力するタイミング制御回路をさらに備え、前記ｎ個
の開閉器の各々は、前記制御信号に応答して対応する比
較器への参照電圧とアナログ入力信号との供給を停止す
るものとする。
【００３０】請求項１３の発明によると、アナログ入力
信号のサンプリングのタイミングの安定度に応じてＡ／
Ｄ変換の変換特性を切り替えることができ、システムに
最適な比較器の使用を可能にする。また、そのタイミン
グが安定した後は、開閉器に接続されている比較器は使
用しないので、消費電力の低減を可能にする。
信号のサンプリングのタイミングの安定度に応じてＡ／
Ｄ変換の変換特性を切り替えることができ、システムに
最適な比較器の使用を可能にする。また、そのタイミン
グが安定した後は、開閉器に接続されている比較器は使
用しないので、消費電力の低減を可能にする。
【００３１】また、請求項１４の発明は、各々異なる電
圧値を有し、デジタル出力信号のビット精度に応じてｍ
（ｍは２以上の整数）個の参照電圧を出力する参照電圧
発生回路と、前記ｍ個の参照電圧に対応して設けられ、
各々が対応する参照電圧とアナログ入力信号との大小を
比較するｍ個の比較器と、前記ｍ個の参照電圧に対応し
て設けられ、各々が対応する比較器への参照電圧とアナ
ログ入力信号との供給を制御するｍ個の開閉器と、前記
デジタル出力信号の出現頻度の度数分布に基づいて制御
信号を出力する度数分布回路と、前記ｍ個の比較器の出
力を符号化して前記デジタル出力信号を出力する符号器
とを備え、前記ｍ個の開閉器は、前記制御信号に応答し
て対応する比較器への参照電圧とアナログ入力信号との
供給を停止するものである。
圧値を有し、デジタル出力信号のビット精度に応じてｍ
（ｍは２以上の整数）個の参照電圧を出力する参照電圧
発生回路と、前記ｍ個の参照電圧に対応して設けられ、
各々が対応する参照電圧とアナログ入力信号との大小を
比較するｍ個の比較器と、前記ｍ個の参照電圧に対応し
て設けられ、各々が対応する比較器への参照電圧とアナ
ログ入力信号との供給を制御するｍ個の開閉器と、前記
デジタル出力信号の出現頻度の度数分布に基づいて制御
信号を出力する度数分布回路と、前記ｍ個の比較器の出
力を符号化して前記デジタル出力信号を出力する符号器
とを備え、前記ｍ個の開閉器は、前記制御信号に応答し
て対応する比較器への参照電圧とアナログ入力信号との
供給を停止するものである。
【００３２】請求項１４の並列型Ａ／Ｄ変換器による
と、デジタル出力信号の出現頻度の度数分布に応じてＡ
／Ｄ変換の変換特性を切り替えることができ、システム
に最適な比較器の使用を可能にする。
と、デジタル出力信号の出現頻度の度数分布に応じてＡ
／Ｄ変換の変換特性を切り替えることができ、システム
に最適な比較器の使用を可能にする。
【００３３】
【発明の実施の形態】本発明の各実施形態について図面
を参照しながら説明する。
を参照しながら説明する。
【００３４】以下、各実施形態で参照する図面相互間に
おいて、共通の部分には同一の符号を付しており、その
説明は繰り返さない。
おいて、共通の部分には同一の符号を付しており、その
説明は繰り返さない。
【００３５】（第１の実施形態）図１は、例えば６ビッ
ト並列型Ａ／Ｄ変換器に適用された本発明の第１の実施
形態に係る並列型Ａ／Ｄ変換器１０の構成例を示す図で
ある。図１に示す並列型Ａ／Ｄ変換器１０は、参照電圧
発生回路１と、比較部２と、エンコーダ（符号器）３と
から構成されている。
ト並列型Ａ／Ｄ変換器に適用された本発明の第１の実施
形態に係る並列型Ａ／Ｄ変換器１０の構成例を示す図で
ある。図１に示す並列型Ａ／Ｄ変換器１０は、参照電圧
発生回路１と、比較部２と、エンコーダ（符号器）３と
から構成されている。
【００３６】参照電圧発生回路１は、並列型Ａ／Ｄ変換
器１０の初段にあり、２6個の参照抵抗ｒ１〜ｒ６４を
含む。参照抵抗ｒ１〜ｒ６４は、上限参照電圧Ｖ#Ｈを
受けるノードと下限参照電圧Ｖ#Ｌを受けるノードとの
間に直列に接続される。参照電圧発生回路１は、参照抵
抗の相互接続ノードの電圧を参照電圧として出力する。
すなわち、参照電圧発生回路１はビット精度に応じた数
（２6個）の参照電圧Ｖref１〜Ｖref６４を出力する。
比較部２は、比較器Ｃ１〜Ｃ９、Ｃ１３〜Ｃ１９、Ｃ３
０〜Ｃ３５、Ｃ４６〜Ｃ５２、およびＣ５６〜Ｃ６４
（以降、「各比較器Ｃ−１」と略す。）を含む。各比較
器Ｃ−１は、参照抵抗ｒ１〜ｒ６４の相互接続ノードか
ら出力される参照電圧Ｖref１〜Ｖref９、Ｖref１３〜
Ｖref１９、Ｖref３０〜Ｖref３５、Ｖref４６〜Ｖref
５２、およびＶref５６〜Ｖref６４（以降、「各参照電
圧Ｖ−１」と略す。）とアナログ入力信号との大小を比
較し、その大小に応じて２値化信号（１または０）を出
力する。そして、エンコーダ３Ａは、各比較器Ｃ−１の
出力を符号化してデジタル出力信号を出力する。
器１０の初段にあり、２6個の参照抵抗ｒ１〜ｒ６４を
含む。参照抵抗ｒ１〜ｒ６４は、上限参照電圧Ｖ#Ｈを
受けるノードと下限参照電圧Ｖ#Ｌを受けるノードとの
間に直列に接続される。参照電圧発生回路１は、参照抵
抗の相互接続ノードの電圧を参照電圧として出力する。
すなわち、参照電圧発生回路１はビット精度に応じた数
（２6個）の参照電圧Ｖref１〜Ｖref６４を出力する。
比較部２は、比較器Ｃ１〜Ｃ９、Ｃ１３〜Ｃ１９、Ｃ３
０〜Ｃ３５、Ｃ４６〜Ｃ５２、およびＣ５６〜Ｃ６４
（以降、「各比較器Ｃ−１」と略す。）を含む。各比較
器Ｃ−１は、参照抵抗ｒ１〜ｒ６４の相互接続ノードか
ら出力される参照電圧Ｖref１〜Ｖref９、Ｖref１３〜
Ｖref１９、Ｖref３０〜Ｖref３５、Ｖref４６〜Ｖref
５２、およびＶref５６〜Ｖref６４（以降、「各参照電
圧Ｖ−１」と略す。）とアナログ入力信号との大小を比
較し、その大小に応じて２値化信号（１または０）を出
力する。そして、エンコーダ３Ａは、各比較器Ｃ−１の
出力を符号化してデジタル出力信号を出力する。
【００３７】このように、本実施形態に係る並列型Ａ／
Ｄ変換器１０は、参照電圧Ｖref１〜Ｖref６４に対応し
て比較器Ｃ１〜Ｃ６４を設けていた従来の並列型Ａ／Ｄ
変換器１０とは違って、参照電圧Ｖref１〜Ｖref６４の
うちの各参照電圧Ｖ−１に対応して各比較器Ｃ−１を設
けている。
Ｄ変換器１０は、参照電圧Ｖref１〜Ｖref６４に対応し
て比較器Ｃ１〜Ｃ６４を設けていた従来の並列型Ａ／Ｄ
変換器１０とは違って、参照電圧Ｖref１〜Ｖref６４の
うちの各参照電圧Ｖ−１に対応して各比較器Ｃ−１を設
けている。
【００３８】以上のように構成された本実施形態に係る
並列型Ａ／Ｄ変換器１０の具体的動作について説明す
る。
並列型Ａ／Ｄ変換器１０の具体的動作について説明す
る。
【００３９】図１に示すように、比較部２は上記の通り
各参照電圧Ｖ−１に対応して設けられた各比較器Ｃ−１
によって、各比較器Ｃ−１にそれぞれ入力される各参照
電圧Ｖ−１とアナログ入力信号との大小を比較する。上
記従来の並列型Ａ／Ｄ変換器１２０とは違って、本実施
形態に係る並列型Ａ／Ｄ変換器１０では、参照電圧Ｖre
f１〜Ｖref６４のうちの各参照電圧Ｖ−１に対応した各
比較器Ｃ−１によって各参照電圧Ｖ−１とアナログ入力
信号との大小を比較する。
各参照電圧Ｖ−１に対応して設けられた各比較器Ｃ−１
によって、各比較器Ｃ−１にそれぞれ入力される各参照
電圧Ｖ−１とアナログ入力信号との大小を比較する。上
記従来の並列型Ａ／Ｄ変換器１２０とは違って、本実施
形態に係る並列型Ａ／Ｄ変換器１０では、参照電圧Ｖre
f１〜Ｖref６４のうちの各参照電圧Ｖ−１に対応した各
比較器Ｃ−１によって各参照電圧Ｖ−１とアナログ入力
信号との大小を比較する。
【００４０】ここでアナログ入力信号が、各比較器Ｃ−
１の接続されていない参照電圧Ｖref１０〜Ｖref１２、
Ｖref２０〜Ｖref２９、Ｖref３６〜Ｖref４５、および
Ｖref５３〜Ｖref５５（以降、「各参照電圧Ｖ−２」と
略す。）に近い値の場合は、上記従来の並列型Ａ／Ｄ変
換器１２０と同じ精度でのデジタル変換は不可能である
ため、本実施形態に係る並列型Ａ／Ｄ変換器１０の性能
は悪くなる。
１の接続されていない参照電圧Ｖref１０〜Ｖref１２、
Ｖref２０〜Ｖref２９、Ｖref３６〜Ｖref４５、および
Ｖref５３〜Ｖref５５（以降、「各参照電圧Ｖ−２」と
略す。）に近い値の場合は、上記従来の並列型Ａ／Ｄ変
換器１２０と同じ精度でのデジタル変換は不可能である
ため、本実施形態に係る並列型Ａ／Ｄ変換器１０の性能
は悪くなる。
【００４１】しかし、アナログ入力信号が各比較器Ｃ−
１の接続されている各参照電圧Ｖ−１に近い値の場合
は、上記従来の並列型Ａ／Ｄ変換器１２０と同じ精度で
のデジタル変換が可能になる。すなわち、アナログ入力
信号の入力回数がないかあるいは少ない値の近くの参照
電圧（例えば各参照電圧Ｖ−２）においては、上記従来
の並列型Ａ／Ｄ変換器１２０のように接続されていた箇
所の比較器Ｃ１０〜Ｃ１２、Ｃ２０〜Ｃ２９、Ｃ３６〜
Ｃ４５、およびＣ５３〜Ｃ５５（以降、「各比較器Ｃ−
２」と略す。）は不要になる。したがって、この不要に
なる各比較器Ｃ−２を設けずに構成された本実施形態に
係る並列型Ａ／Ｄ変換器１０とすることによって、回路
規模を削減できる。その結果、消費電力の低減が可能に
なる。
１の接続されている各参照電圧Ｖ−１に近い値の場合
は、上記従来の並列型Ａ／Ｄ変換器１２０と同じ精度で
のデジタル変換が可能になる。すなわち、アナログ入力
信号の入力回数がないかあるいは少ない値の近くの参照
電圧（例えば各参照電圧Ｖ−２）においては、上記従来
の並列型Ａ／Ｄ変換器１２０のように接続されていた箇
所の比較器Ｃ１０〜Ｃ１２、Ｃ２０〜Ｃ２９、Ｃ３６〜
Ｃ４５、およびＣ５３〜Ｃ５５（以降、「各比較器Ｃ−
２」と略す。）は不要になる。したがって、この不要に
なる各比較器Ｃ−２を設けずに構成された本実施形態に
係る並列型Ａ／Ｄ変換器１０とすることによって、回路
規模を削減できる。その結果、消費電力の低減が可能に
なる。
【００４２】また、通信装置や記録再生装置において使
用される並列型Ａ／Ｄ変換器において、並列型Ａ／Ｄ変
換器へ入力されるデータは、ある決まった値に近い範囲
で多く発生するという現象がある。そのため、通信装置
や記録再生装置などのような信号処理システムにおいて
本実施形態に係る並列型Ａ／Ｄ変換器１０の使用が可能
になる。
用される並列型Ａ／Ｄ変換器において、並列型Ａ／Ｄ変
換器へ入力されるデータは、ある決まった値に近い範囲
で多く発生するという現象がある。そのため、通信装置
や記録再生装置などのような信号処理システムにおいて
本実施形態に係る並列型Ａ／Ｄ変換器１０の使用が可能
になる。
【００４３】図２は上記した並列型Ａ／Ｄ変換器１０の
変換特性を示す図である。図２の下に示す「使用比較器
（番号）」は、比較部２において、図１に示す参照電圧
発生回路１における一方の片端の上限参照電圧を入力す
る比較器Ｃ１から数えた使用比較器の番号である。ここ
で示された番号は、図１で示した各比較器Ｃ−１に対応
している。このような構成の比較部２を備えると、図１
に示したように、全体として使用比較器が部分的に存在
する構成となる。そして、この場合、本実施形態に係る
並列型Ａ／Ｄ変換器１０は図２に示すような変換特性を
示し、その変換特性は部分的に直線性にならない箇所が
生じる。
変換特性を示す図である。図２の下に示す「使用比較器
（番号）」は、比較部２において、図１に示す参照電圧
発生回路１における一方の片端の上限参照電圧を入力す
る比較器Ｃ１から数えた使用比較器の番号である。ここ
で示された番号は、図１で示した各比較器Ｃ−１に対応
している。このような構成の比較部２を備えると、図１
に示したように、全体として使用比較器が部分的に存在
する構成となる。そして、この場合、本実施形態に係る
並列型Ａ／Ｄ変換器１０は図２に示すような変換特性を
示し、その変換特性は部分的に直線性にならない箇所が
生じる。
【００４４】図３は上記従来の並列型Ａ／Ｄ変換器１２
０によるＡ／Ｄ変換後のデジタルデータの出現回数を示
す度数分布図である。図３に示す度数分布図は記録再生
装置における再生信号のデータの一例であり、このよう
なデータの場合、比較部２は図２に示すような構成の各
比較器Ｃ−１を備えることが有効になる。つまり、図２
に示すような変換特性を有する本実施形態に係る並列型
Ａ／Ｄ変換器１０を使用する場合であっても、Ａ／Ｄ変
換の性能は悪化しない。なぜなら、この場合、図３を参
照すると、デジタルデータの出現回数がある箇所に各比
較器Ｃ−１が接続されているからである。すなわち、入
力されるアナログ入力信号が各比較器Ｃ−１の接続され
ている各参照電圧Ｖ−１の値に近いからである。
０によるＡ／Ｄ変換後のデジタルデータの出現回数を示
す度数分布図である。図３に示す度数分布図は記録再生
装置における再生信号のデータの一例であり、このよう
なデータの場合、比較部２は図２に示すような構成の各
比較器Ｃ−１を備えることが有効になる。つまり、図２
に示すような変換特性を有する本実施形態に係る並列型
Ａ／Ｄ変換器１０を使用する場合であっても、Ａ／Ｄ変
換の性能は悪化しない。なぜなら、この場合、図３を参
照すると、デジタルデータの出現回数がある箇所に各比
較器Ｃ−１が接続されているからである。すなわち、入
力されるアナログ入力信号が各比較器Ｃ−１の接続され
ている各参照電圧Ｖ−１の値に近いからである。
【００４５】また、上記のように、本実施形態に係る並
列型Ａ／Ｄ変換器１０では、参照電圧ｒ１〜ｒ６４のう
ちの参照電圧Ｖ−１に対応する各比較器Ｃ−１を備える
構成にしたが、その際、比較部２に設けられた各比較器
Ｃ−１は、参照抵抗ｒ１〜ｒ６４のそれぞれから出力さ
れる参照電圧Ｖref１〜Ｖref６４の中央の値に対して対
称になるように接続する。こうすれば、Ａ／Ｄ変換の変
換精度を維持したまま、消費電力の低減を可能にする。
列型Ａ／Ｄ変換器１０では、参照電圧ｒ１〜ｒ６４のう
ちの参照電圧Ｖ−１に対応する各比較器Ｃ−１を備える
構成にしたが、その際、比較部２に設けられた各比較器
Ｃ−１は、参照抵抗ｒ１〜ｒ６４のそれぞれから出力さ
れる参照電圧Ｖref１〜Ｖref６４の中央の値に対して対
称になるように接続する。こうすれば、Ａ／Ｄ変換の変
換精度を維持したまま、消費電力の低減を可能にする。
【００４６】以上のように、本実施形態に係る並列型Ａ
／Ｄ変換器１０は、参照電圧Ｖref１〜Ｖref６４のうち
各参照電圧Ｖ−１に対応して各比較器Ｃ−１を設ける。
このため、回路規模が削減され消費電力の低減が実現で
きる。
／Ｄ変換器１０は、参照電圧Ｖref１〜Ｖref６４のうち
各参照電圧Ｖ−１に対応して各比較器Ｃ−１を設ける。
このため、回路規模が削減され消費電力の低減が実現で
きる。
【００４７】（第２の実施形態）図４は、例えば６ビッ
ト並列型Ａ／Ｄ変換器に適用された本発明の第２の実施
形態に係る並列型Ａ／Ｄ変換器２０の構成例を示す図で
ある。図４に示す並列型Ａ／Ｄ変換器２０は、図１に示
す構成要素に加え、開閉部４をさらに備える。また、比
較部２は、第１の実施形態とは異なり、参照抵抗ｒ１〜
ｒ６４にそれぞれ対応する各参照電圧Ｖref１〜Ｖref６
４とアナログ入力信号の大小とを比較する複数の比較器
Ｃ１〜Ｃ６４から構成されている。さらに、開閉部４
は、外部制御信号Ｓ１０〜Ｓ１２、Ｓ２０〜Ｓ２９、Ｓ
３６〜Ｓ４５、およびＳ５３〜Ｓ５５（以下、「外部制
御信号５」と略す。）によって開閉動作を制御する複数
のスイッチ（開閉器）ＳＷ１０〜ＳＷ１２、ＳＷ２０〜
ＳＷ２９、ＳＷ３６〜ＳＷ４５、およびＳＷ５３〜ＳＷ
５５（以降、「各スイッチＳＷ−１」と略す。）を含
み、各スイッチＳＷ−１はそれぞれ対応する各比較器Ｃ
−１に接続されている。
ト並列型Ａ／Ｄ変換器に適用された本発明の第２の実施
形態に係る並列型Ａ／Ｄ変換器２０の構成例を示す図で
ある。図４に示す並列型Ａ／Ｄ変換器２０は、図１に示
す構成要素に加え、開閉部４をさらに備える。また、比
較部２は、第１の実施形態とは異なり、参照抵抗ｒ１〜
ｒ６４にそれぞれ対応する各参照電圧Ｖref１〜Ｖref６
４とアナログ入力信号の大小とを比較する複数の比較器
Ｃ１〜Ｃ６４から構成されている。さらに、開閉部４
は、外部制御信号Ｓ１０〜Ｓ１２、Ｓ２０〜Ｓ２９、Ｓ
３６〜Ｓ４５、およびＳ５３〜Ｓ５５（以下、「外部制
御信号５」と略す。）によって開閉動作を制御する複数
のスイッチ（開閉器）ＳＷ１０〜ＳＷ１２、ＳＷ２０〜
ＳＷ２９、ＳＷ３６〜ＳＷ４５、およびＳＷ５３〜ＳＷ
５５（以降、「各スイッチＳＷ−１」と略す。）を含
み、各スイッチＳＷ−１はそれぞれ対応する各比較器Ｃ
−１に接続されている。
【００４８】外部制御信号５に応答して各スイッチＳＷ
−１は開閉動作を制御することで、並列型Ａ／Ｄ変換器
２０の変換特性を切り替えることが可能になる。すなわ
ち、本実施形態に係る並列型Ａ／Ｄ変換器２０は、上記
従来の並列型Ａ／Ｄ変換器１２０による変換特性あるい
は上記第１の実施形態で示した並列型Ａ／Ｄ変換器１０
による変換特性のいずれかを選択することが可能にな
る。例えば、上記した記録再生装置や通信装置に使用す
る場合には、外部制御信号５を受けて各スイッチＳＷ−
１は比較器Ｃ１〜Ｃ６４への対応する参照電圧とアナロ
グ入力信号との供給を停止することで、各参照電圧Ｖre
f１〜Ｖref６４とアナログ入力信号との比較を各比較器
Ｃ−１でのみ比較するようにして、上記第１の実施形態
で示した並列型Ａ／Ｄ変換器１０による変換特性を得
る。
−１は開閉動作を制御することで、並列型Ａ／Ｄ変換器
２０の変換特性を切り替えることが可能になる。すなわ
ち、本実施形態に係る並列型Ａ／Ｄ変換器２０は、上記
従来の並列型Ａ／Ｄ変換器１２０による変換特性あるい
は上記第１の実施形態で示した並列型Ａ／Ｄ変換器１０
による変換特性のいずれかを選択することが可能にな
る。例えば、上記した記録再生装置や通信装置に使用す
る場合には、外部制御信号５を受けて各スイッチＳＷ−
１は比較器Ｃ１〜Ｃ６４への対応する参照電圧とアナロ
グ入力信号との供給を停止することで、各参照電圧Ｖre
f１〜Ｖref６４とアナログ入力信号との比較を各比較器
Ｃ−１でのみ比較するようにして、上記第１の実施形態
で示した並列型Ａ／Ｄ変換器１０による変換特性を得
る。
【００４９】以上のように、本実施形態に係る並列型Ａ
／Ｄ変換器２０は、外部制御信号５に応答する開閉部４
を設けることによって、並列型Ａ／Ｄ変換器２０の変換
特性を切り替えることができる。このため、並列型Ａ／
Ｄ変換器２０の使用目的応じてシステムに最適な比較器
の使用を可能にし、その結果、消費電力の低減および使
用目的に応じたＡ／Ｄ変換の変換特性を実現できる。
／Ｄ変換器２０は、外部制御信号５に応答する開閉部４
を設けることによって、並列型Ａ／Ｄ変換器２０の変換
特性を切り替えることができる。このため、並列型Ａ／
Ｄ変換器２０の使用目的応じてシステムに最適な比較器
の使用を可能にし、その結果、消費電力の低減および使
用目的に応じたＡ／Ｄ変換の変換特性を実現できる。
【００５０】（第３の実施形態）図５は、例えば６ビッ
ト並列型Ａ／Ｄ変換器に適用された本発明の第３の実施
形態に係る並列型Ａ／Ｄ変換器３０の構成例を示す図で
ある。図５に示す並列型Ａ／Ｄ変換器３０は、図４に示
す構成要素に加え、振幅安定信号Ｇ１０〜Ｇ１２、Ｇ２
０〜Ｇ２９、Ｇ３６〜Ｇ４５、およびＧ５３〜Ｇ５５
（以下、「制御信号５ａ」と略す。）を出力するゲイン
制御回路６をさらに備える。
ト並列型Ａ／Ｄ変換器に適用された本発明の第３の実施
形態に係る並列型Ａ／Ｄ変換器３０の構成例を示す図で
ある。図５に示す並列型Ａ／Ｄ変換器３０は、図４に示
す構成要素に加え、振幅安定信号Ｇ１０〜Ｇ１２、Ｇ２
０〜Ｇ２９、Ｇ３６〜Ｇ４５、およびＧ５３〜Ｇ５５
（以下、「制御信号５ａ」と略す。）を出力するゲイン
制御回路６をさらに備える。
【００５１】ゲイン制御回路６の本来の使用目的は、シ
ステムに入力される信号の振幅を一定に保つためのもの
であり、振幅が小さいときは振幅を大きく、振幅が大き
いときは振幅を小さくする振幅安定信号を出力すること
である。
ステムに入力される信号の振幅を一定に保つためのもの
であり、振幅が小さいときは振幅を大きく、振幅が大き
いときは振幅を小さくする振幅安定信号を出力すること
である。
【００５２】ゲイン制御回路６は、アナログ入力信号の
振幅が一定の値に安定した時に、制御信号５ａとしての
振幅安定信号を開閉部４に出力する。そして、各スイッ
チＳＷ−１は制御信号５ａに応答して各比較器Ｃ−２へ
の各参照電圧Ｖ−２とアナログ入力信号との供給を停止
する。
振幅が一定の値に安定した時に、制御信号５ａとしての
振幅安定信号を開閉部４に出力する。そして、各スイッ
チＳＷ−１は制御信号５ａに応答して各比較器Ｃ−２へ
の各参照電圧Ｖ−２とアナログ入力信号との供給を停止
する。
【００５３】例えば、Ａ／Ｄ変換のデジタル出力が図３
で示したようなデータ分布である場合、データの振幅が
一定の値に安定する前に、上記第１の実施形態に係る並
列型Ａ／Ｄ変換器１０を使用することは有効ではない。
なぜなら、データの振幅が安定しない間、例えば各比較
器Ｃ−１が設定されている箇所でのみ比較をする構成の
比較部２による比較を行なってＡ／Ｄ変換をしていたの
では、例えば各比較器Ｃ−２が設定されている箇所にも
アナログ入力信号が入力され、そのアナログ入力信号の
Ａ／Ｄ変換ができないためにＡ／Ｄ変換の性能が悪くな
るからである。
で示したようなデータ分布である場合、データの振幅が
一定の値に安定する前に、上記第１の実施形態に係る並
列型Ａ／Ｄ変換器１０を使用することは有効ではない。
なぜなら、データの振幅が安定しない間、例えば各比較
器Ｃ−１が設定されている箇所でのみ比較をする構成の
比較部２による比較を行なってＡ／Ｄ変換をしていたの
では、例えば各比較器Ｃ−２が設定されている箇所にも
アナログ入力信号が入力され、そのアナログ入力信号の
Ａ／Ｄ変換ができないためにＡ／Ｄ変換の性能が悪くな
るからである。
【００５４】そこで、アナログ入力信号の振幅が一定の
値に安定した時に、上記第１の実施形態に係る並列型Ａ
／Ｄ変換器１０の変換特性を得るために、ゲイン制御回
路６から制御信号５ａを出力し、それに応答して各スイ
ッチＳＷ−１は各比較器Ｃ−２への各参照電圧Ｖ−２と
アナログ入力信号との供給を停止する。こうすれば、デ
ータの振幅が一定になる前は従来の並列型Ａ／Ｄ変換器
１２０の変換特性を得る一方、その振幅が一定になれば
上記第１の実施形態に係る並列型Ａ／Ｄ変換器１０の変
換特性を得ることができる。
値に安定した時に、上記第１の実施形態に係る並列型Ａ
／Ｄ変換器１０の変換特性を得るために、ゲイン制御回
路６から制御信号５ａを出力し、それに応答して各スイ
ッチＳＷ−１は各比較器Ｃ−２への各参照電圧Ｖ−２と
アナログ入力信号との供給を停止する。こうすれば、デ
ータの振幅が一定になる前は従来の並列型Ａ／Ｄ変換器
１２０の変換特性を得る一方、その振幅が一定になれば
上記第１の実施形態に係る並列型Ａ／Ｄ変換器１０の変
換特性を得ることができる。
【００５５】以上のように、本実施形態に係る並列型Ａ
／Ｄ変換器３０は、デジタルデータの振幅が安定する
と、ゲイン制御回路６から制御信号５ａ（振幅安定信
号）を出力し、開閉部４は制御信号５ａに応答して各比
較器Ｃ−２への各参照電圧Ｖ−２とアナログ入力信号と
の供給を停止する。このため、本実施形態に係る並列型
Ａ／Ｄ変換器３０は、デジタルデータの安定度に応じて
並列型Ａ／Ｄ変換器３０の変換特性を切り替えることが
でき、システムに最適な比較器の設定を可能にする。ま
た、データの振幅が一定になった後は、各スイッチＳＷ
−１に接続されている各比較器Ｃ−２は使用しないの
で、消費電力の低減が可能になる。
／Ｄ変換器３０は、デジタルデータの振幅が安定する
と、ゲイン制御回路６から制御信号５ａ（振幅安定信
号）を出力し、開閉部４は制御信号５ａに応答して各比
較器Ｃ−２への各参照電圧Ｖ−２とアナログ入力信号と
の供給を停止する。このため、本実施形態に係る並列型
Ａ／Ｄ変換器３０は、デジタルデータの安定度に応じて
並列型Ａ／Ｄ変換器３０の変換特性を切り替えることが
でき、システムに最適な比較器の設定を可能にする。ま
た、データの振幅が一定になった後は、各スイッチＳＷ
−１に接続されている各比較器Ｃ−２は使用しないの
で、消費電力の低減が可能になる。
【００５６】（第４の実施形態）図６は、例えば６ビッ
ト並列型Ａ／Ｄ変換器に適用された本発明の第４の実施
形態に係る並列型Ａ／Ｄ変換器４０の構成例を示す図で
ある。図６に示す並列型Ａ／Ｄ変換器４０は、図４に示
す構成要素に加え、タイミング安定信号Ｍ１０〜Ｍ１
２、Ｍ２０〜Ｍ２９、Ｍ３６〜Ｍ４５、およびＭ５３〜
Ｍ５５（以下、「制御信号５ｂ」と略す。）を出力する
タイミング制御回路７をさらに備えている。
ト並列型Ａ／Ｄ変換器に適用された本発明の第４の実施
形態に係る並列型Ａ／Ｄ変換器４０の構成例を示す図で
ある。図６に示す並列型Ａ／Ｄ変換器４０は、図４に示
す構成要素に加え、タイミング安定信号Ｍ１０〜Ｍ１
２、Ｍ２０〜Ｍ２９、Ｍ３６〜Ｍ４５、およびＭ５３〜
Ｍ５５（以下、「制御信号５ｂ」と略す。）を出力する
タイミング制御回路７をさらに備えている。
【００５７】タイミング制御回路７の本来の使用目的
は、システムに入力される信号のサンプリングのタイミ
ングを一定に保つためのものでる。
は、システムに入力される信号のサンプリングのタイミ
ングを一定に保つためのものでる。
【００５８】タイミング制御回路７において、サンプリ
ングのタイミングが安定した時に、制御信号５ｂとして
タイミング安定信号を出力するような構成とし、各スイ
ッチＳＷ−１は制御信号５ｂに応答して各比較器Ｃ−２
への各参照電圧Ｖ−２とアナログ入力信号との供給を停
止する。
ングのタイミングが安定した時に、制御信号５ｂとして
タイミング安定信号を出力するような構成とし、各スイ
ッチＳＷ−１は制御信号５ｂに応答して各比較器Ｃ−２
への各参照電圧Ｖ−２とアナログ入力信号との供給を停
止する。
【００５９】第３の実施形態と同様に、例えばＡ／Ｄ変
換のデジタル出力が図３で示したようなデータ分布であ
る場合、システム入力されるアナログ入力信号のサンプ
リングのタイミングが安定する前に、第１の実施形態に
係る並列型Ａ／Ｄ変換器１０を使用することは有効では
ない。なぜなら、サンプリングのタイミングが安定しな
い間、例えば各比較器Ｃ−１が設定されている箇所での
み比較をする構成の比較部２による比較を行なってＡ／
Ｄ変換をしていたのでは、各比較器Ｃ−２が設定されて
いる箇所にアナログ入力信号が入力され、そのアナログ
入力信号の変換ができないためにＡ／Ｄ変換の性能が悪
くなるからである。
換のデジタル出力が図３で示したようなデータ分布であ
る場合、システム入力されるアナログ入力信号のサンプ
リングのタイミングが安定する前に、第１の実施形態に
係る並列型Ａ／Ｄ変換器１０を使用することは有効では
ない。なぜなら、サンプリングのタイミングが安定しな
い間、例えば各比較器Ｃ−１が設定されている箇所での
み比較をする構成の比較部２による比較を行なってＡ／
Ｄ変換をしていたのでは、各比較器Ｃ−２が設定されて
いる箇所にアナログ入力信号が入力され、そのアナログ
入力信号の変換ができないためにＡ／Ｄ変換の性能が悪
くなるからである。
【００６０】そこで、サンプリングのタイミングが一定
の値に安定した時に、第１の実施形態に係る並列型Ａ／
Ｄ変換器１０の変換特性を得るために、タイミング制御
回路７から制御信号５ｂを出力し、それに応答して各ス
イッチＳＷ−１は各比較器Ｃ−２への各参照電圧Ｖ−２
とアナログ入力信号との供給を停止する。こうすれば、
サンプリングのタイミングが安定する前は従来の並列型
Ａ／Ｄ変換器１２０の変換特性を得る一方、そのタイミ
ングが安定すれば第１の実施形態に係る並列型Ａ／Ｄ変
換器１０の変換特性を得ることができる。
の値に安定した時に、第１の実施形態に係る並列型Ａ／
Ｄ変換器１０の変換特性を得るために、タイミング制御
回路７から制御信号５ｂを出力し、それに応答して各ス
イッチＳＷ−１は各比較器Ｃ−２への各参照電圧Ｖ−２
とアナログ入力信号との供給を停止する。こうすれば、
サンプリングのタイミングが安定する前は従来の並列型
Ａ／Ｄ変換器１２０の変換特性を得る一方、そのタイミ
ングが安定すれば第１の実施形態に係る並列型Ａ／Ｄ変
換器１０の変換特性を得ることができる。
【００６１】以上のように、本実施形態に係る並列型Ａ
／Ｄ変換器４０は、アナログ入力信号のサンプリングの
タイミングが一定になると制御信号５ｂ（タイミング安
定信号）を出力し、各スイッチＳＷ−１は各比較器Ｃ−
２への各参照電圧Ｖ−２とアナログ入力信号との供給を
停止する。このため、本実施形態に係る並列型Ａ／Ｄ変
換器３０は、アナログ入力信号のサンプリングのタイミ
ングの安定度に応じて並列型Ａ／Ｄ変換器３０の変換特
性を切り替えることができ、システムに最適な比較器の
使用を可能にする。また、サンプリングのタイミングが
安定した後は、各スイッチＳＷ−１に接続されている各
比較器Ｃ−２は使用しないので、消費電力の低減が可能
になる。
／Ｄ変換器４０は、アナログ入力信号のサンプリングの
タイミングが一定になると制御信号５ｂ（タイミング安
定信号）を出力し、各スイッチＳＷ−１は各比較器Ｃ−
２への各参照電圧Ｖ−２とアナログ入力信号との供給を
停止する。このため、本実施形態に係る並列型Ａ／Ｄ変
換器３０は、アナログ入力信号のサンプリングのタイミ
ングの安定度に応じて並列型Ａ／Ｄ変換器３０の変換特
性を切り替えることができ、システムに最適な比較器の
使用を可能にする。また、サンプリングのタイミングが
安定した後は、各スイッチＳＷ−１に接続されている各
比較器Ｃ−２は使用しないので、消費電力の低減が可能
になる。
【００６２】（第５の実施形態）図７は、例えば６ビッ
ト並列型Ａ／Ｄ変換器に適用された本発明の第５の実施
形態に係る並列型Ａ／Ｄ変換器５０の構成例を示す図で
ある。図７に示す並列型Ａ／Ｄ変換器５０は、図１に示
した構成要素に加え、負荷８をさらに備えている。
ト並列型Ａ／Ｄ変換器に適用された本発明の第５の実施
形態に係る並列型Ａ／Ｄ変換器５０の構成例を示す図で
ある。図７に示す並列型Ａ／Ｄ変換器５０は、図１に示
した構成要素に加え、負荷８をさらに備えている。
【００６３】上記図１に示したような構成の並列型Ａ／
Ｄ変換器１０の場合、参照電圧発生回路１における参照
抵抗ｒ１〜ｒ６４の各箇所においては、各比較器Ｃ−１
が接続されている各参照電圧Ｖ−１の箇所と、各比較器
Ｃ−１が接続されていない各参照電圧Ｖ−２の箇所とが
ある。そして各参照電圧Ｖ−１に対応する各比較器Ｃ−
１には、容量や抵抗などの負荷が存在する。このため、
各比較器Ｃ−１が接続されている各参照電圧Ｖ−１の箇
所と各比較器Ｃ−２が接続されていない各参照電圧Ｖ−
２の箇所とがあると、各参照電圧Ｖreｆ１〜Ｖref６４
の直線性も悪くなる。そこで、各参照電圧Ｖref１〜Ｖr
ef６４の直線性を保つために、各比較器Ｃ−１が接続さ
れていない各参照電圧Ｖ−２を出力するノードとアナロ
グ入力信号を受けるノードとの間に、各比較器Ｃ−１の
抵抗値および容量値と同じ値を有する負荷８を接続す
る。
Ｄ変換器１０の場合、参照電圧発生回路１における参照
抵抗ｒ１〜ｒ６４の各箇所においては、各比較器Ｃ−１
が接続されている各参照電圧Ｖ−１の箇所と、各比較器
Ｃ−１が接続されていない各参照電圧Ｖ−２の箇所とが
ある。そして各参照電圧Ｖ−１に対応する各比較器Ｃ−
１には、容量や抵抗などの負荷が存在する。このため、
各比較器Ｃ−１が接続されている各参照電圧Ｖ−１の箇
所と各比較器Ｃ−２が接続されていない各参照電圧Ｖ−
２の箇所とがあると、各参照電圧Ｖreｆ１〜Ｖref６４
の直線性も悪くなる。そこで、各参照電圧Ｖref１〜Ｖr
ef６４の直線性を保つために、各比較器Ｃ−１が接続さ
れていない各参照電圧Ｖ−２を出力するノードとアナロ
グ入力信号を受けるノードとの間に、各比較器Ｃ−１の
抵抗値および容量値と同じ値を有する負荷８を接続す
る。
【００６４】以上のように、本実施形態によると、本発
明の並列型Ａ／Ｄ変換器５０は、各比較器Ｃ−１が接続
されていない各参照電圧Ｖ−２を出力するノードとアナ
ログ入力信号を受けるノードとの間に、各比較器Ｃ−１
の抵抗値および容量値と同じ値を有する負荷８を接続す
る。このため各参照電圧Ｖreｆ１〜Ｖref６４の直線性
が良くなるので、高精度なＡ／Ｄ変換の変換特性を実現
し、消費電力の低減も可能にする。
明の並列型Ａ／Ｄ変換器５０は、各比較器Ｃ−１が接続
されていない各参照電圧Ｖ−２を出力するノードとアナ
ログ入力信号を受けるノードとの間に、各比較器Ｃ−１
の抵抗値および容量値と同じ値を有する負荷８を接続す
る。このため各参照電圧Ｖreｆ１〜Ｖref６４の直線性
が良くなるので、高精度なＡ／Ｄ変換の変換特性を実現
し、消費電力の低減も可能にする。
【００６５】（第６の実施形態）図８および図９は、例
えば６ビットＡ／Ｄ変換器に適用されたそれぞれ使用す
る比較器を異にする第６の実施形態に係る並列型Ａ／Ｄ
変換器６０Ａおよび６０Ｂの変換特性を示す図である。
図８および図９の下に示す「使用比較器（番号）」は、
比較部２において、図１に示す参照電圧発生回路１にお
ける一方の片端の上限参照電圧Ｖ#Ｈを入力する比較器
Ｃ１から数えた比較器の番号である。また番号のない比
較器は設定されておらず、比較部２は全体として比較器
が部分的に存在する構成である。このような比較部２の
構成にした場合、並列型Ａ／Ｄ変換器６０Ａおよび６０
Ｂは、それぞれ図８および図９に示すような変換特性を
示し、その変換特性は部分的に直線性にならない箇所が
生じる。
えば６ビットＡ／Ｄ変換器に適用されたそれぞれ使用す
る比較器を異にする第６の実施形態に係る並列型Ａ／Ｄ
変換器６０Ａおよび６０Ｂの変換特性を示す図である。
図８および図９の下に示す「使用比較器（番号）」は、
比較部２において、図１に示す参照電圧発生回路１にお
ける一方の片端の上限参照電圧Ｖ#Ｈを入力する比較器
Ｃ１から数えた比較器の番号である。また番号のない比
較器は設定されておらず、比較部２は全体として比較器
が部分的に存在する構成である。このような比較部２の
構成にした場合、並列型Ａ／Ｄ変換器６０Ａおよび６０
Ｂは、それぞれ図８および図９に示すような変換特性を
示し、その変換特性は部分的に直線性にならない箇所が
生じる。
【００６６】図８の下の「使用比較器（番号）」に示す
ように、図８に示す並列型Ａ／Ｄ変換器６０Ａにおける
比較部２は、上記図２で示した各比較器Ｃ−１に加え、
比較器に入力されていない参照電圧の中央の値（例えば
１箇所あるいは２箇所）に比較器を追加したものであ
る。図８では、比較器に入力されていない参照電圧の中
央の値に対応する１箇所あるいは２箇所として、比較器
Ｃ１１、Ｃ２４、Ｃ２５、Ｃ４０、Ｃ４１、Ｃ５４およ
びＣ５５が新たに追加されている。通常、通信装置や記
録再生装置において使用される並列型Ａ／Ｄ変換器で
は、入力されるアナログ入力信号の値は、比較器がない
箇所に対応する参照電圧に近い値にはならない。
ように、図８に示す並列型Ａ／Ｄ変換器６０Ａにおける
比較部２は、上記図２で示した各比較器Ｃ−１に加え、
比較器に入力されていない参照電圧の中央の値（例えば
１箇所あるいは２箇所）に比較器を追加したものであ
る。図８では、比較器に入力されていない参照電圧の中
央の値に対応する１箇所あるいは２箇所として、比較器
Ｃ１１、Ｃ２４、Ｃ２５、Ｃ４０、Ｃ４１、Ｃ５４およ
びＣ５５が新たに追加されている。通常、通信装置や記
録再生装置において使用される並列型Ａ／Ｄ変換器で
は、入力されるアナログ入力信号の値は、比較器がない
箇所に対応する参照電圧に近い値にはならない。
【００６７】しかしながら、雑音やその他の影響によっ
て所望していない入力信号値になる場合がある。その
際、上記図２で示した構成の比較部２を備える並列型Ａ
／Ｄ変換器１０の場合、変換誤差が大きくなりシステム
全体の性能が悪くなる。そこで、図８に示すような構成
の並列型Ａ／Ｄ変換器６０Ａとすることによって、変換
誤差の悪化を緩和することが可能になる。
て所望していない入力信号値になる場合がある。その
際、上記図２で示した構成の比較部２を備える並列型Ａ
／Ｄ変換器１０の場合、変換誤差が大きくなりシステム
全体の性能が悪くなる。そこで、図８に示すような構成
の並列型Ａ／Ｄ変換器６０Ａとすることによって、変換
誤差の悪化を緩和することが可能になる。
【００６８】また、例えば図９の下の「使用比較器（番
号）」に示すように、最低限のビット精度を確保するた
めに、上記図２で示した構成の各比較器Ｃ−１に加え、
必要な比較器を追加した構成の並列型Ａ／Ｄ変換器６０
Ｂとする。なお、図９の下の「使用比較器（番号）」は
５ビットのビット精度を確保する場合を示している。
号）」に示すように、最低限のビット精度を確保するた
めに、上記図２で示した構成の各比較器Ｃ−１に加え、
必要な比較器を追加した構成の並列型Ａ／Ｄ変換器６０
Ｂとする。なお、図９の下の「使用比較器（番号）」は
５ビットのビット精度を確保する場合を示している。
【００６９】以上のように、本実施形態によると、本発
明の並列型Ａ／Ｄ変換器６０Ａおよび６０Ｂは、それぞ
れ図８および図９で示す比較器で構成される比較部２を
備える。このため、雑音その他の影響を受ける場合であ
っても変換誤差の悪化の緩和や最低限のビット精度の確
保ができるので、高精度なＡ／Ｄ変換を実現し、消費電
力の低減も可能にする。
明の並列型Ａ／Ｄ変換器６０Ａおよび６０Ｂは、それぞ
れ図８および図９で示す比較器で構成される比較部２を
備える。このため、雑音その他の影響を受ける場合であ
っても変換誤差の悪化の緩和や最低限のビット精度の確
保ができるので、高精度なＡ／Ｄ変換を実現し、消費電
力の低減も可能にする。
【００７０】（第７の実施形態）図１０は、例えば６ビ
ットの並列型Ａ／Ｄ変換器に適用された本発明の第７の
実施形態に係る並列型Ａ／Ｄ変換器１０の構成例を示す
図である。図１０に示す並列型Ａ／Ｄ変換器７０は、図
１に示した構成要素に加え、度数分布回路９と開閉部４
ａとをさらに備える。
ットの並列型Ａ／Ｄ変換器に適用された本発明の第７の
実施形態に係る並列型Ａ／Ｄ変換器１０の構成例を示す
図である。図１０に示す並列型Ａ／Ｄ変換器７０は、図
１に示した構成要素に加え、度数分布回路９と開閉部４
ａとをさらに備える。
【００７１】比較部２は、参照電圧発生回路１から出力
される各参照電圧Ｖref１〜Ｖref６４に対応する比較器
Ｃ１〜Ｃ６４を含んでいる。
される各参照電圧Ｖref１〜Ｖref６４に対応する比較器
Ｃ１〜Ｃ６４を含んでいる。
【００７２】開閉部４ａは後述する制御信号５ｃによっ
て開閉動作を制御する複数のスイッチ（開閉器）ＳＷ１
〜ＳＷ６４を含み、各スイッチＳＷ１〜ＳＷ６４はそれ
ぞれ各参照電圧Ｖref１〜Ｖref６４に対応する各比較器
Ｃ１〜Ｃ６４のすべてに接続されている。
て開閉動作を制御する複数のスイッチ（開閉器）ＳＷ１
〜ＳＷ６４を含み、各スイッチＳＷ１〜ＳＷ６４はそれ
ぞれ各参照電圧Ｖref１〜Ｖref６４に対応する各比較器
Ｃ１〜Ｃ６４のすべてに接続されている。
【００７３】度数分布回路９は、例えば図３に示したよ
うなデジタル出力信号の出現回数を示す度数分布に基づ
いて、制御信号Ｄ１〜Ｄ６４（以下、「制御信号５ｃ」
と略す。）を出力する。そして複数のスイッチＳＷ１〜
ＳＷ６４の各々は制御信号５ｃに応答して、各比較器Ｃ
１〜Ｃ６４への対応する参照電圧とアナログ入力信号と
の供給を停止する。つまり、出現回数が所定の回数を超
える箇所の比較器のみに対応する参照電圧とアナログ入
力信号とを供給する並列型Ａ／Ｄ変換器となるように、
複数のスイッチＳＷ１〜ＳＷ６４は、制御信号５ｃに応
答して、所定の回数を超える箇所の比較器への対応する
参照電圧とアナログ入力信号との供給を停止する。図３
の場合では、出現回数が検出された箇所の比較器である
各比較器Ｃ−１に対しては、対応する参照電圧とアナロ
グ入力信号とを供給する一方、出現回数が検出されない
箇所の比較器である各比較器Ｃ−２に対しては、対応す
る参照電圧とアナログ入力信号との供給を停止する。
うなデジタル出力信号の出現回数を示す度数分布に基づ
いて、制御信号Ｄ１〜Ｄ６４（以下、「制御信号５ｃ」
と略す。）を出力する。そして複数のスイッチＳＷ１〜
ＳＷ６４の各々は制御信号５ｃに応答して、各比較器Ｃ
１〜Ｃ６４への対応する参照電圧とアナログ入力信号と
の供給を停止する。つまり、出現回数が所定の回数を超
える箇所の比較器のみに対応する参照電圧とアナログ入
力信号とを供給する並列型Ａ／Ｄ変換器となるように、
複数のスイッチＳＷ１〜ＳＷ６４は、制御信号５ｃに応
答して、所定の回数を超える箇所の比較器への対応する
参照電圧とアナログ入力信号との供給を停止する。図３
の場合では、出現回数が検出された箇所の比較器である
各比較器Ｃ−１に対しては、対応する参照電圧とアナロ
グ入力信号とを供給する一方、出現回数が検出されない
箇所の比較器である各比較器Ｃ−２に対しては、対応す
る参照電圧とアナログ入力信号との供給を停止する。
【００７４】例えば通信路や伝送路の特性が不明な場
合、アナログ入力信号の特性は分からない。このような
場合、上記のように度数分布回路９と開閉部４とを用い
ることによって、アナログ入力信号の特性に応じて最適
な比較器の使用を可能にする並列型Ａ／Ｄ変換器７０と
することができる。
合、アナログ入力信号の特性は分からない。このような
場合、上記のように度数分布回路９と開閉部４とを用い
ることによって、アナログ入力信号の特性に応じて最適
な比較器の使用を可能にする並列型Ａ／Ｄ変換器７０と
することができる。
【００７５】以上のように、本実施形態に係る並列型Ａ
／Ｄ変換器７０は、度数分布回路９は、デジタル出力信
号の出現回数の度数分布に基づいて制御信号５ｃを出力
し、開閉部４はそれに応答して各比較器Ｃ１〜Ｃ６４へ
の参照電圧とアナログ入力信号との供給を制御する。こ
のため、システムに最適な比較器の使用が可能になり最
適なＡ／Ｄ変換の変換特性を実現できる。その結果、消
費電力の低減を可能にする。
／Ｄ変換器７０は、度数分布回路９は、デジタル出力信
号の出現回数の度数分布に基づいて制御信号５ｃを出力
し、開閉部４はそれに応答して各比較器Ｃ１〜Ｃ６４へ
の参照電圧とアナログ入力信号との供給を制御する。こ
のため、システムに最適な比較器の使用が可能になり最
適なＡ／Ｄ変換の変換特性を実現できる。その結果、消
費電力の低減を可能にする。
【００７６】（第８の実施形態）図１１は、例えば６ビ
ット並列型Ａ／Ｄ変換器に適用された本発明の第８の実
施形態に係る並列型Ａ／Ｄ変換器８０の構成例を示す図
である。図１１に示す並列型Ａ／Ｄ変換器８０は、図１
に示した構成要素と共通するが、以下の点で相違する。
ット並列型Ａ／Ｄ変換器に適用された本発明の第８の実
施形態に係る並列型Ａ／Ｄ変換器８０の構成例を示す図
である。図１１に示す並列型Ａ／Ｄ変換器８０は、図１
に示した構成要素と共通するが、以下の点で相違する。
【００７７】図１２で示した従来の並列型Ａ／Ｄ変換器
１２０におけるエンコーダは、参照電圧Ｖref１〜Ｖref
６４に対応する比較器Ｃ１〜Ｃ６４からの出力を入力と
する。そして、図１に示したエンコーダ（符号器）３の
場合、各参照電圧Ｖ−２に対応して比較器がない箇所に
対応するエンコーダ３への入力（ＩＮ１０〜ＩＮ１２、
ＩＮ１５〜ＩＮ２９、ＩＮ３６〜ＩＮ４５、およびＩＮ
５３〜ＩＮ５５）は、各参照電圧Ｖ−１に対応して比較
器がある箇所に対応するエンコーダへの入力（ＩＮ１〜
ＩＮ９、ＩＮ１３〜ＩＮ１９、ＩＮ３０〜ＩＮ３５、Ｉ
Ｎ４６〜ＩＮ５２、およびＩＮ５６〜ＩＮ６４）のよう
に、対応する比較器からの出力をエンコーダ３への入力
としていない。そのため、図１に示したエンコーダ３は
図１２に示した従来のエンコーダ３とは異なる構成のエ
ンコーダになっていた。
１２０におけるエンコーダは、参照電圧Ｖref１〜Ｖref
６４に対応する比較器Ｃ１〜Ｃ６４からの出力を入力と
する。そして、図１に示したエンコーダ（符号器）３の
場合、各参照電圧Ｖ−２に対応して比較器がない箇所に
対応するエンコーダ３への入力（ＩＮ１０〜ＩＮ１２、
ＩＮ１５〜ＩＮ２９、ＩＮ３６〜ＩＮ４５、およびＩＮ
５３〜ＩＮ５５）は、各参照電圧Ｖ−１に対応して比較
器がある箇所に対応するエンコーダへの入力（ＩＮ１〜
ＩＮ９、ＩＮ１３〜ＩＮ１９、ＩＮ３０〜ＩＮ３５、Ｉ
Ｎ４６〜ＩＮ５２、およびＩＮ５６〜ＩＮ６４）のよう
に、対応する比較器からの出力をエンコーダ３への入力
としていない。そのため、図１に示したエンコーダ３は
図１２に示した従来のエンコーダ３とは異なる構成のエ
ンコーダになっていた。
【００７８】しかし、図１１に示すように、参照電圧に
対応して比較器がない箇所に対応するエンコーダ３への
入力が接続されていないその入力箇所（ＩＮ１０〜ＩＮ
１２、ＩＮ１５〜ＩＮ２９、ＩＮ３６〜ＩＮ４５、およ
びＩＮ５３〜ＩＮ５５）に、対応する比較器がない参照
電圧Ｖ−２の次に大きい対応する比較器がある各参照電
圧Ｖ−１の比較器からの出力を接続する（例えば、入力
箇所ＩＮ１０〜ＩＮ１２へは比較器Ｃ９からの出力を入
力とする）。これにより、従来のエンコーダ３と同じ構
成をしたエンコーダ３を使用することが可能になり、エ
ンコーダ３の再設計が不要となる。
対応して比較器がない箇所に対応するエンコーダ３への
入力が接続されていないその入力箇所（ＩＮ１０〜ＩＮ
１２、ＩＮ１５〜ＩＮ２９、ＩＮ３６〜ＩＮ４５、およ
びＩＮ５３〜ＩＮ５５）に、対応する比較器がない参照
電圧Ｖ−２の次に大きい対応する比較器がある各参照電
圧Ｖ−１の比較器からの出力を接続する（例えば、入力
箇所ＩＮ１０〜ＩＮ１２へは比較器Ｃ９からの出力を入
力とする）。これにより、従来のエンコーダ３と同じ構
成をしたエンコーダ３を使用することが可能になり、エ
ンコーダ３の再設計が不要となる。
【００７９】以上のように、本実施形態によると、本発
明の並列型Ａ／Ｄ変換器８０は、参照電圧に対応する比
較器がない箇所に対応するエンコーダ３への入力が接続
されていない入力箇所（例えばＩＮ１０〜ＩＮ１２、Ｉ
Ｎ１５〜ＩＮ２９、ＩＮ３６〜ＩＮ４５、およびＩＮ５
３〜ＩＮ５５）に、その比較器がない箇所の次に大きい
対応する比較器（例えば各比較器Ｃ−１）がある参照電
圧の比較器からの出力を入力とする構成にする。このた
め、エンコーダ３の構成は従来のエンコーダ３と同じ構
成のエンコーダを使用することが可能になるので、エン
コーダ３の再設計をすることなく、消費電力の低減が可
能になる。
明の並列型Ａ／Ｄ変換器８０は、参照電圧に対応する比
較器がない箇所に対応するエンコーダ３への入力が接続
されていない入力箇所（例えばＩＮ１０〜ＩＮ１２、Ｉ
Ｎ１５〜ＩＮ２９、ＩＮ３６〜ＩＮ４５、およびＩＮ５
３〜ＩＮ５５）に、その比較器がない箇所の次に大きい
対応する比較器（例えば各比較器Ｃ−１）がある参照電
圧の比較器からの出力を入力とする構成にする。このた
め、エンコーダ３の構成は従来のエンコーダ３と同じ構
成のエンコーダを使用することが可能になるので、エン
コーダ３の再設計をすることなく、消費電力の低減が可
能になる。
【００８０】
【発明の効果】上述のように、本発明に係る並列型Ａ／
Ｄ変換器では、比較器の数をｎ個（ｎはｍよりも小さ
い）としたため、従来のＡ／Ｄ変換器と比べて回路規模
が削減されるので消費電力の低減が可能になる。
Ｄ変換器では、比較器の数をｎ個（ｎはｍよりも小さ
い）としたため、従来のＡ／Ｄ変換器と比べて回路規模
が削減されるので消費電力の低減が可能になる。
【図１】 本発明の第１の実施形態に係る並列型Ａ／Ｄ
変換器の構成例を示す図である。
変換器の構成例を示す図である。
【図２】 本発明の第１の実施形態に係る並列型Ａ／Ｄ
変換器の変換特性を示す図である。
変換器の変換特性を示す図である。
【図３】 本発明の第１の実施形態に係る並列型Ａ／Ｄ
変換器のデジタル出力の出現回数を示す度数分布図であ
る。
変換器のデジタル出力の出現回数を示す度数分布図であ
る。
【図４】 本発明の第２の実施形態に係る並列型Ａ／Ｄ
変換器の構成例を示す図である。
変換器の構成例を示す図である。
【図５】 本発明の第３の実施形態に係る並列型Ａ／Ｄ
変換器の構成例を示す図である。
変換器の構成例を示す図である。
【図６】 本発明の第４の実施形態に係る並列型Ａ／Ｄ
変換器の構成例を示す図である。
変換器の構成例を示す図である。
【図７】 本発明の第５の実施形態に係る並列型Ａ／Ｄ
変換器の構成例を示す図である。
変換器の構成例を示す図である。
【図８】 本発明の第６の実施形態に係る並列型Ａ／Ｄ
変換器の変換特性を示す図である。
変換器の変換特性を示す図である。
【図９】 本発明の第６の実施形態に係る並列型Ａ／Ｄ
変換器の変換特性を示す図である。
変換器の変換特性を示す図である。
【図１０】 本発明の第７の実施形態に係る並列型Ａ／
Ｄ変換器の構成例を示す図である。
Ｄ変換器の構成例を示す図である。
【図１１】 本発明の第８の実施形態に係る並列型Ａ／
Ｄ変換器の構成例を示す図である。
Ｄ変換器の構成例を示す図である。
【図１２】 従来の並列型Ａ／Ｄ変換器の構成例を示す
図である。
図である。
１ 参照電圧発生回路
２ 比較部
３ エンコーダ（符号器）
４ 開閉部
４ａ 開閉部
５ 外部制御信号
５ａ 振幅安定信号（制御信号）
５ｂ タイミング安定信号（制御信号）
５ｃ 制御信号
６ ゲイン制御回路
７ タイミング制御回路
８ 負荷
９ 度数分布回路
１０ 第１の実施形態に係る並列型Ａ／Ｄ変換器
２０ 第２の実施形態に係る並列型Ａ／Ｄ変換器
３０ 第３の実施形態に係る並列型Ａ／Ｄ変換器
４０ 第４の実施形態に係る並列型Ａ／Ｄ変換器
５０ 第５の実施形態に係る並列型Ａ／Ｄ変換器
６０Ａ 第６の実施形態に係る並列型Ａ／Ｄ変換器
６０Ｂ 第６の実施形態に係る並列型Ａ／Ｄ変換器
７０ 第７の実施形態に係る並列型Ａ／Ｄ変換器
８０ 第８の実施形態に係る並列型Ａ／Ｄ変換器
１２０ 従来の並列型Ａ／Ｄ変換器
ｒ１〜ｒ６４ 参照抵抗
Ｖref１〜Ｖref６４ 参照電圧
Ｃ１〜Ｃ６４ 比較器
ＳＷ１〜ＳＷ６４ スイッチ（開閉器）
ＩＮ１〜ＩＮ６４ 入力箇所
Claims (14)
- 【請求項１】 各々異なる電圧値を有し、デジタル出力
信号のビット精度に応じたｍ（ｍは２以上の整数）個の
参照電圧を出力する参照電圧発生回路と、 ｎ（ｎはｍよりも小さい整数）個の比較器と、 前記ｎ個の比較器の出力を符号化して前記デジタル出力
信号を出力する符号器とを備え、 前記ｎ個の比較器の各々は、前記ｍ個の参照電圧のいず
れか一つとアナログ入力信号との大小を比較することを
特徴とする並列型Ａ／Ｄ変換器。 - 【請求項２】 請求項１記載の並列型Ａ／Ｄ変換器にお
いて、 前記ｎ個の比較器によって比較されるｎ個の参照電圧
は、前記ｍ個の参照電圧の中央の値に対して対称になる
ことを特徴とする並列型Ａ／Ｄ変換器。 - 【請求項３】 請求項１記載の並列型Ａ／Ｄ変換器にお
いて、 前記参照電圧発生回路は、上限参照電圧を受けるノード
と下限参照電圧を受けるノードとの間に直列に接続され
たｍ個の参照抵抗を含み、 前記ｍ個の参照電圧のうち、前記ｎ個の比較器に対応し
ないｍ−ｎ個の参照電圧に対応するｍ−ｎ個の負荷をさ
らに備え、 前記ｍ−ｎ個の負荷の各々は、対応する参照電圧を出力
するノードと前記アナログ入力信号を受けるノードとの
間に接続されていることを特徴とする並列型Ａ／Ｄ変換
器。 - 【請求項４】 請求項１記載の並列型Ａ／Ｄ変換器にお
いて、 前記ｎ個の比較器に対応するｎ個の参照電圧のうちの一
の参照電圧と前記ｎ個の参照電圧のうちの前記一の参照
電圧の次に大きいまたは小さい参照電圧との間にある複
数の参照電圧のいずれかと前記アナログ入力信号との大
小を比較する比較器をさらに備えることを特徴とする並
列型Ａ／Ｄ変換器。 - 【請求項５】 請求項１記載の並列型Ａ／Ｄ変換器にお
いて、 前記ｎ個の比較器に対応するｎ個の参照電圧のうちの一
の参照電圧と前記ｎ個の参照電圧のうちの前記一の参照
電圧の次に大きいまたは小さい参照電圧との間にある複
数の参照電圧のうち確保すべきビット精度に応じたｐ個
の参照電圧に対応するｐ個の比較器をさらに備え、 前記ｐ個の比較器の各々は、対応する参照電圧とアナロ
グ入力信号との大小を比較することを特徴とする並列型
Ａ／Ｄ変換器。 - 【請求項６】 請求項１記載の並列型Ａ／Ｄ変換器にお
いて、 前記符号器は、ｍ個の入力を符号化してデジタル出力信
号を出力し、 前記ｍ個の入力は、前記ｎ個の参照電圧に対応するｎ個
の比較器からの出力を入力とするｎ個の入力と、前記ｍ
個の参照電圧のうち前記ｎ個の比較器に対応しないｍ−
ｎ個の参照電圧に対応するｍ−ｎ個の入力とを含み、 前記ｍ−ｎ個の入力の各々は、前記ｎ個の参照電圧のう
ち、当該入力に対応する参照電圧の次に大きい参照電圧
に対応する比較器からの出力を入力とすることを特徴と
する並列型Ａ／Ｄ変換器。 - 【請求項７】 請求項１記載の並列型Ａ／Ｄ変換器にお
いて、 前記ｎ個の比較器によって比較されるｎ個の参照電圧
は、前記アナログ入力信号の電圧レベルの分布に対応し
ていることを特徴とする並列型Ａ／Ｄ変換器。 - 【請求項８】 請求項７記載の並列型Ａ／Ｄ変換器にお
いて、 前記アナログ入力信号は、記録再生装置の再生信号であ
ることを特徴とする並列型Ａ／Ｄ変換器。 - 【請求項９】 請求項７記載の並列型Ａ／Ｄ変換器にお
いて、 前記ｎ個の比較器によって比較されるｎ個の参照電圧
は、前記デジタル出力信号の出現頻度に対応しているこ
とを特徴とする並列型Ａ／Ｄ変換器。 - 【請求項１０】 請求項７記載の並列型Ａ／Ｄ変換器に
おいて、 前記ｎ個の比較器によって比較されるｎ個の参照電圧
は、前記アナログ入力信号を伝送する通信装置の通信路
の特性に対応していることを特徴とする並列型Ａ／Ｄ変
換器。 - 【請求項１１】 各々異なる電圧値を有し、デジタル出
力信号のビット精度に応じたｍ（ｍは２以上の整数）個
の参照電圧を出力する参照電圧発生回路と、 前記ｍ個の参照電圧に対応して設けられ、各々が対応す
る参照電圧とアナログ入力信号との大小を比較するｍ個
の比較器と、 前記ｍ個の参照電圧のうちのｎ個の参照電圧に対応して
設けられ、各々が対応する比較器への参照電圧とアナロ
グ入力信号との供給を制御するｎ（ｎはｍよりも小さい
整数）個の開閉器と、 前記ｍ個の比較器の出力を符号化して前記デジタル出力
信号を出力する符号器とを備えることを特徴とする並列
型Ａ／Ｄ変換器。 - 【請求項１２】 請求項１１記載の並列型Ａ／Ｄ変換器
において、 前記アナログ入力信号の振幅が安定したとき制御信号を
出力するゲイン制御回路をさらに備え、 前記ｎ個の開閉器の各々は、前記制御信号に応答して対
応する比較器への参照電圧とアナログ入力信号との供給
を停止することを特徴とする並列型Ａ／Ｄ変換器。 - 【請求項１３】 請求項１１記載の並列型Ａ／Ｄ変換器
において、 前記アナログ入力信号のサンプリングのタイミングが安
定したとき制御信号を出力するタイミング制御回路をさ
らに備え、 前記ｎ個の開閉器の各々は、前記制御信号に応答して対
応する比較器への参照電圧とアナログ入力信号との供給
を停止することを特徴とする並列型Ａ／Ｄ変換器。 - 【請求項１４】 各々異なる電圧値を有し、デジタル出
力信号のビット精度に応じたｍ（ｍは２以上の整数）個
の参照電圧を出力する参照電圧発生回路と、 前記ｍ個の参照電圧に対応して設けられ、各々が対応す
る参照電圧とアナログ入力信号との大小を比較するｍ個
の比較器と、 前記ｍ個の参照電圧に対応して設けられ、各々が対応す
る比較器への参照電圧とアナログ入力信号との供給を制
御するｍ個の開閉器と、 前記デジタル出力信号の出現頻度の度数分布に基づいて
制御信号を出力する度数分布回路と、 前記ｍ個の比較器の出力を符号化して前記デジタル出力
信号を出力する符号器とを備え、 前記ｍ個の開閉器は、前記制御信号に応答して対応する
比較器への参照電圧とアナログ入力信号との供給を停止
することを特徴とする並列型Ａ／Ｄ変換器。
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