JP2008263613A - 不均一なａｄｃ分解能を有するデータ読み出しシステム及び関連の方法 - Google Patents

Abstract

【課題】本発明は、不均一なＡＤＣ分解能を有するデータ読み出しシステム及び関連の方法を提供する。
【解決手段】
不均一な分解能を有するデータ読み出しシステムは、光ディスクに記憶されたデータを読み出してアナログ信号を生成するピックアップヘッドと、隣接する２つの基準電圧レベルがすべて同一ではないような複数の基準電圧レベルを生成する基準電圧ユニットと、複数の基準電圧レベルをアナログ入力信号と比較して比較結果を生成する複数のコンパレータと、比較結果をデジタル信号に符号化するエンコーダーとを含む。
【選択図】 図２

Description

本発明はＡＤＣ（アナログ／デジタル変換器）に関し、特にデータ読み出しシステムに用いられるＡＤＣに関する。

現代の回路設計では、大量の情報をアナログ信号からデジタル信号に変換する必要のために、高速ＡＤＣは重要である。フラッシュＡＤＣはアナログ信号をデジタル信号に高速に変換するためによく利用される。高速なフラッシュＡＤＣは並列動作により達成される。従来、ｎビットのフラッシュＡＤＣでは２ｎ−１個のコンパレータが用いられる。２ｎ−１個のコンパレータが同時に動作し、その比較結果はｎビットのデジタル出力として符号化される。しかし、これらのコンパレータはフラッシュＡＤＣで大きな面積を占める。分解能が大きければ大きいほど、使用面積が広い。光学ドライブなどのデータ読み出しシステムにとって、大量のデータを光ディスクから読み出してデジタル形式に高速かつ確実に変換する必要がある。多数のコンパレータは分解能と正確性を向上させることができるが、大きいチップ使用面積と高コストが問題である。したがって、高速で正確性が高いが、小使用面積で低コストの新しいＡＤＣが求められる。

したがって、本発明の目的の一つは、不均一なＡＤＣ分解能を有するデータ読み出しシステム及び関連の方法を提供することである。アナログ入力信号において大部分の情報を運ぶ範囲を高分解能で量子化し、アナログ入力信号においてより少ない情報を運ぶ範囲を低分解能で量子化することで、データ読み出しの正確性を保持しながら、データ読み出しシステムに必要なコンパレータの数量を減らす。

本発明によれば、データ読み出しシステムの一実施例は、光ディスクに記憶されたデータを読み出してアナログ信号を生成するピックアップヘッドと、隣接する基準電圧レベルの電圧差のうち少なくとも２つが異なるような複数の基準電圧レベルを生成する基準電圧ユニットと、複数の基準電圧レベルをアナログ入力信号と比較して比較結果を生成する複数のコンパレータと、比較結果をデジタル信号に符号化するエンコーダーとを含む。

本発明によれば、信号を処理する方法の一実施例は、電圧レベルに基づいてチェーンとして配列された複数の基準電圧レベルを提供する段階と、アナログ入力信号を基準電圧レベルと比較して比較結果を生成する段階とを含む。前記隣接する基準電圧レベルの電圧差のうち少なくとも２つが異なる。

本発明によれば、アナログ信号をデジタル信号に変換する方法の一実施例は、非線形振幅変換特性を提供する段階と、記憶装置にアクセスすることでアナログ入力信号を生成する段階と、非線形振幅変換特性に基づいてアナログ入力信号を増幅して出力信号を生成する段階と、出力信号をデジタル信号に変換する段階とを含む。

後述と特許請求の範囲の全般にわたって特定の用語で特定素子を指す。当業者に理解されるように、ハードウェアメーカーは同一素子を別の名称で呼びうる。本明細書では名称の異なる素子を区別しようとせず、機能の異なる素子を区別する。後述と特許請求の範囲では、「含む」、「備える」、「有する」などの用語は開放式であって、「含むがそれに限らない」と解すべきである。また、「結合」という用語は直接的または間接的な電気的接続を意味する。したがって、第一装置と第二装置が結合されている場合、その接続が直接的な電気的接続でなされるか、または他装置と接続を介した間接的な電気的接続でなされることができる。

図１と図２を併せて参照する。図１は本発明の実施例によるデータ読み出しシステム１０を示し、図２は図１に示す本発明の実施例によるＡＤＣ１８の詳細図である。データ読み出しシステム１０はピックアップヘッド１２と、信号調整回路１４と、変換回路１６と、不均一な分解能を有するＡＤＣ１８と、プロセッサ２０とを含む。図２に示すように、ＡＤＣ１８は基準電圧ユニット１８３と、複数のコンパレータ１８２と、各コンパレータ１８２の出力ノード１８５に結合される符号化モジュール１８４とを含む。基準電圧ユニット１８３は複数の基準電圧レベルを生成する。本実施例では、基準電圧ユニット１８３は、第一基準電圧レベルＶ１と第二基準電圧レベルＶ２の間に直列結合された複数の抵抗器を備えるはしご形基準抵抗器で実施される。また、他実施例では、抵抗器以外の素子で基準電圧ユニット１８３を実施しても可能である。コンパレータ１８２はそれぞれ、変換回路１６から出力されたアナログ入力信号を受信する入力端子１８６と、基準電圧を受信する基準端子１８７と、アナログ信号と基準信号を比較した結果を出力する出力端子１８５とを含む。種々の基準電圧を生成するために、抵抗器はそれぞれコンパレータ１８２の基準端子１８７と結合されている。すべての抵抗器が同じインピーダンスを有するわけではないので、第一変換分解能に対応する第一範囲と、第一変換分解能と異なる第二変換分解能に対応する第二範囲を定めることができる。符号化モジュール１８４はコンパレータ１８２の前記比較結果に基づいてデジタル信号を生成するために用いられる。

ＡＤＣ１８の前記抵抗器チェーンの設計ルールは、アナログ入力信号において大部分の情報を運ぶ範囲を高分解能で量子化し、アナログ入力信号においてより少ない情報を運ぶ範囲を低分解能で量子化することを可能にすることにある。データ読み出しシステム１０は例えば光ディスクドライブである。この光ディスクドライブは入力信号のゼロ交差点を検出することで２レベルの信号を出力する。したがって、ゼロ交差点付近の分解能はより高くする必要がある。図３に示すように、ゼロ交差点の近くにより小さい量子化レベルを提供し、ゼロ交差点の外側により大きい量子化レベルを提供するために、前記チェーンの内側に配置された抵抗器は前記チェーンの外側に配置された抵抗器より抵抗値が小さいように設計されている。図３は本発明の実施例による不均一な分解能を有する７ビットのＡＤＣの変換関数を示す。注意すべきは、図２のｎ１とｎ２は抵抗値の倍率を示し、ｎ１とｎ２の値と、ｎ１Ｒまたはｎ２Ｒの抵抗値を有する抵抗器の数量は、システムの設計上の要求によって定められる。

以上のように、前記外側に対応するコンパレータ１８２の数量は減少することができるので、データ読み出しシステム１０にあるコンパレータ１８２の総数は減少される。例えば、７ビットのＡＤＣでは、７ビットのデジタル出力を生成するために１２７個以下のコンパレータを要する。符号化モジュール１８４は基本的に従来のエンコーダーと同じであるが、従来のものと異なるのは、符号化モジュール１８４の複数の入力端子は同一のコンパレータに結合することができることである。なぜならば、コンパレータの数が減ったからである。コンパレータ１８２と符号化モジュール１８４のよりよい結合方法としては、従来の技術では省略されたコンパレータと結合されるはずの符号化モジュール１８４の入力端子を、省略されたコンパレータの近くのコンパレータと結合することである。符号化モジュール１８４の内部回路は変わらないので、符号化モジュール１８４の出力コードのビット長は依然として７ビットであるが、出力コードのカテゴリーは１２７以下（コンパレータ１８２の数量による）となる。図４は７ビットのＡＤＣで、非線形量子化特性を有するものと有しないものの出力コードの例を示す表である。

図５を参照する。各記憶装置（例えば光ディスク）の特性が異なるので、ピックアップヘッド１２で記憶装置にアクセスすることで読み出されたアナログ入力信号（点線）は必ずしも常に対称的であるわけではない。これは、アナログ入力信号のゼロ交差点が信号の中央部に位置しない場合もあることを意味する。したがって、ゼロ交差点がＡＤＣ１８の所定高分解能範囲に位置しないこともありうる。このような状況が起きれば、アナログ入力信号のゼロ交差点が実質的に所定の高分解能範囲（図５の実線で示す）に位置するように、図１に示す信号調整回路１４でアナログ入力信号の利得またはオフセットを調整することができる。

なお、本発明の一実施例では、変換回路１６は対数振幅変換特性を有するログフィルターであって、信号調整回路１４の出力を増幅してアナログ入力信号のゼロ交差点付近の範囲を特に増幅するために用いられる。このように、ＡＤＣ１８の量子化結果はもっと正確になる。注意すべきは、図１に示すデータ読み出しシステム１０にとって変換回路１６は任意の素子である。というのは、変換回路１６を省いても、データ読み出しシステム１０は依然としてＡＤＣ１８により不均一な分解能が得られる。

ＡＤＣ１８でアナログ信号をデジタル信号に変換した後、このデジタル信号に含まれるデータを復号し、デジタル信号処理結果に基づいてアナログ入力信号を調整するように信号調整回路１４と変換回路１６を制御するために、デジタル信号プロセッサ（ＤＳＰ）などのプロセッサ２０はデジタル信号を処理する。また、プロセッサ２０もデジタル信号処理結果に基づいてＡＤＣ１８のサンプリングクロックを調整することで、ＡＤＣ１８のサンプリングクロック１８と復号データを同期する。

図６に示すように、前記実施例に基づいて、記憶装置からデータを読み出す方法は以下の段階を含む。
ステップ６０２：電圧レベルに基づいてチェーンとして配列された複数の基準電圧レベルを提供する。隣接する２つの基準電圧レベルがすべて同一ではなく、それにより第一変換分解能に対応する第一範囲と、第一変換分解能と異なる第二変換分解能に対応する第二範囲を定める。
ステップ６０４：記憶装置にアクセスすることでアナログ入力信号を生成する。
ステップ６０６：アナログ入力信号の少なくとも一部が第一範囲または第二範囲のいずれかに位置するように、アナログ入力信号の利得またはオフセットを調整する。
ステップ６０８：非線形振幅変換特性を有する変換回路でアナログ入力信号を増幅する。
ステップ６１０：アナログ入力信号を基準電圧レベルと比較して比較結果を生成する。
ステップ６１２：上記比較結果に基づいてデジタル信号を生成する。
ステップ６１４：上記デジタル信号を処理し、デジタル信号の処理結果に基づいて、アナログ入力信号を調整するステップ６０６を制御する。

以上の記載を閲覧した後、当業者は図６に示す段階の動作を容易に理解できるので、簡潔にするため詳しい説明はここで省略する。

図７は本発明の他実施例による不均一な分解能を有するデータ読み出しシステム７０を示す。図７に示すように、データ読み出しシステム７０はピックアップヘッド７１と、信号調整回路７２と、ＡＤＣシステム７４と、プロセッサ７６とを含む。ＡＤＣシステム７４は、非線形振幅変換特性を有する非線形変換回路７４２と、フラッシュＡＤＣ７４４を含む。図７に示すピックアップヘッド７１、信号調整回路７２、ＡＤＣシステム７４の非線形変換回路７４２、及びプロセッサ７６は図１に示すピックアップヘッド１２、信号変換回路１４、変換回路１６、及びプロセッサ２０と実質的に同じである。しかし、両者の主な相違点は、図１に示す第一の実施例によるデータ読み出しシステム１０のＡＤＣは従来のフラッシュＡＤＣ７４４で取り替えられ、そして非線形変換回路７４２はデータ読み出しシステム７０にとって必要不可欠な素子であることにある。非線形変換回路７４２は、少なくとも第一傾きに対応する第一入力範囲と、第一傾きと異なる第二傾きに対応する第二入力範囲を定める非線形振幅変換特性を有するので（すなわち非線形変換回路７４２としてログフィルターで実施する）、信号調整回路７２はアナログ信号で大部分の情報を運ぶ領域を第一入力領域または第二領域のうち傾きの大きいほうに位置するように調整する。したがって、アナログ信号で大部分の情報を運ぶ領域が増幅されるので、従来のフラッシュＡＤＣ７４４の量子化動作は非線形量子化に等しくなり、ＡＤＣシステム７４のアナログ／デジタル変換の正確性はそれによって向上する。

例えば、データ読み出しシステム７０が光ディスクドライブの場合、アナログ入力信号は光ディスクにアクセスすることによって読み込まれ、アナログ入力信号のゼロ交差点に近い領域を増幅するために、非線形変換回路７４２は対数振幅変換特性をもつように設計されている。従来のフラッシュＡＤＣ７４４の量子化レベルは同一であるが、ゼロ交差点に近い領域は非線形変換回路７４２によって増幅されるので、この領域の量子化結果は他領域の量子化結果より感度が高く、そのため次のプロセッサ６６の復号結果はより正確になれる。

図８は前記実施例に基づいて記憶装置からデータを読み出す方法のフローチャートを示す。同方法は下記の段階を含む。

ステップ８０２：少なくとも第一傾きに対応する第一入力範囲と、第一傾きと異なる第二傾きに対応する第二入力範囲を定める非線形振幅変換特性を提供する。
ステップ８０４：記憶装置にアクセスすることでアナログ入力信号を生成する。
ステップ８０６：アナログ入力信号の少なくとも一部が第一入力範囲または第二入力範囲のいずれかに位置するように、アナログ入力信号の利得またはオフセットを調整する。
ステップ８０８：非線形振幅変換特性に基づいてアナログ入力信号を増幅して出力信号を生成する。
ステップ８１０：上記出力信号をデジタル信号に変換する。
ステップ８１２：上記デジタル信号を処理し、デジタル信号の処理結果に基づいて、アナログ入力信号を調整するステップ８０６を制御する。

以上の記載を閲覧した後、当業者は図６に示す段階の動作を容易に理解できるので、簡潔にするため詳しい説明はここで省略する。

結論として、本発明はアナログ／デジタル変換の非線形量子化を利用し、データ読み出しシステムでより少ないコンパレータを含みながら性能を保持し、更には改善することを可能にする。コンパレータの面積はデータ読み出しシステムの回路サイズ（チップサイズ）の大半を占めるので、本発明はシステムサイズとコンパレータの電力消費を有効に削減することができる。

以上は本発明に好ましい実施例であって、本発明の実施の範囲を限定するものではない。よって、当業者のなし得る修正、もしくは変更であって、本発明の精神の下においてなされ、本発明に対して均等の効果を有するものは、いずれも本発明の特許請求の範囲に属するものとする。

本発明の実施例によるデータ読み出しシステムの説明図である。 図１に示す本発明の実施例によるＡＤＣの詳細図である。 本発明の実施例による不均一な分解能を有する７ビットのＡＤＣの変換関数である。 ７ビットのＡＤＣで、非線形量子化特性を有するものと有しないものの出力コードの例を示す表である。 信号調整前後のＡＤＣ入力範囲を示す説明図である。 本発明の実施例に基づいて記憶装置からデータを読み出す方法の段階を示すフローチャートである。 本発明の他実施例によるデータ読み出しシステムの説明図である。 本発明の他実施例に基づいて記憶装置からデータを読み出す方法の段階を示すフローチャートである。

Claims (25)

1. 隣接する基準電圧レベルの電圧差のうち少なくとも２つが異なるような複数の基準電圧レベルを生成する基準電圧ユニットと、
   前記複数の基準電圧レベルをアナログ入力信号と比較して比較結果を生成する複数のコンパレータとを含むアナログ／デジタル変換器（ＡＤＣ）。
2. 前記ＡＤＣは更に、前記コンパレータに結合され、前記コンパレータの前記比較結果に基づいてデジタル信号を生成する符号化モジュールを含む請求項１に記載のＡＤＣ。
3. 前記ＡＤＣはＮビットのＡＤＣであり、前記コンパレータの総数は２Ｎ−１より少なく、前記コンパレータは少なくとも１つが符号化モジュールの複数の入力端子に結合される請求項２に記載のＡＤＣ。
4. 序列の内側に配置されたインピーダンス素子は序列の外側に配置されたインピーダンス素子より小さいインピーダンス値を有する請求項１に記載のＡＤＣ。
5. 前記アナログ入力信号は記憶装置にアクセスすることで生成される請求項１に記載のＡＤＣ。
6. 記憶装置にアクセスすることで生成したアナログ入力信号を出力信号に変換するための、非線形振幅変換特性を有する非線形変換回路と、
   前記非線形変換回路に結合され、前記非線形変換回路の前記出力信号をデジタル信号に変換するＡＤＣとを含む、不均一な分解能を有するＡＤＣシステム。
7. 前記非線形変換回路はログフィルターである請求項６に記載のＡＤＣシステム。
8. 前記ＡＤＣシステムはデータ読み出しシステムの中で実施される請求項６に記載のＡＤＣシステム。
9. 隣接する基準電圧レベルの電圧差のうち少なくとも２つが異なるような複数の基準電圧レベルを生成する基準電圧ユニットと、
   前記複数の基準電圧レベルをピックアップヘッドからのアナログ信号と比較して比較結果を生成する複数のコンパレータと、
   前記コンパレータの前記比較結果をデジタル信号に符号化する符号化モジュールとを含む、ピックアップヘッドを通して光ディスクに記憶されたデータを読み出すデータ読み出しシステム。
10. 前記複数のコンパレータのうち少なくとも１つが符号化モジュールの複数の入力端子に結合される請求項９に記載のデータ読み出しシステム。
11. 序列の内側に配置されたインピーダンス素子は序列の外側に配置されたインピーダンス素子より小さいインピーダンス値を有する請求項９に記載のデータ読み出しシステム。
12. 前記データ読み出しシステムは更に、
    ピックアップヘッドとコンパレータの間に結合され、アナログ入力信号を出力信号に変換するために非線形振幅変換特性を有するフィルターを含み、
    前記コンパレータは前記フィルターの出力信号に基づいて前記比較結果を生成する請求項９に記載のデータ読み出しシステム。
13. 電圧レベルに基づいてチェーンとして配列された複数の基準電圧レベルを提供する段階と、
    アナログ入力信号を基準電圧レベルと比較して比較結果を生成する段階とを含み、前記隣接する基準電圧レベルの電圧差のうち少なくとも２つが異なる、アナログ入力信号を処理する方法。
14. 前記チェーンの内側に配置された基準電圧レベルの電圧差は前記チェーンの外側に配置された基準電圧レベルの電圧差より小さい、請求項１３に記載のアナログ入力信号の処理方法。
15. 前記方法は更に、記憶装置にアクセスすることでアナログ入力信号を生成する段階を含む請求項１３に記載のアナログ入力信号の処理方法。
16. 非線形振幅変換特性を提供する段階と、
    記憶装置にアクセスすることでアナログ入力信号を生成する段階と、
    前記非線形振幅変換特性に基づいてアナログ入力信号を出力信号に変換する段階と、
    前記出力信号をデジタル信号に変換する段階とを含む、アナログ信号をデジタル信号に変換する方法。
17. 前記非線形振幅変換特性は対数変換関数である請求項１６に記載のアナログ信号の変換方法。
18. 電圧レベルに基づいてチェーンとして配列された複数の基準電圧レベルを提供する段階と、
    記憶装置にアクセスすることでアナログ入力信号を生成する段階と、
    アナログ入力信号の少なくとも一部が第一範囲または第二範囲のいずれかに位置するように、アナログ入力信号を調整する段階と、
    アナログ入力信号を基準電圧レベルと比較して比較結果を生成する段階と、
    前記比較結果に基づいてデジタル信号を生成する段階とを含み、
    前記隣接する基準電圧レベルの電圧差のうち少なくとも２つが異なり、それにより第一変換分解能に対応する第一範囲と、第一変換分解能と異なる第二変換分解能に対応する第二範囲を定める、データを読み出す方法。
19. 前記方法は更に、
    前記デジタル信号を処理し、デジタル信号の処理結果に基づいて、アナログ入力信号の調整段階を制御する段階を含む、請求項１８に記載のデータ読み出し方法。
20. 前記アナログ入力信号を調整する段階は、アナログ入力信号の利得またはオフセットを調整し、アナログ入力信号の少なくとも一部が第一範囲または第二範囲のいずれかに位置させる段階を含む、請求項１８に記載のデータ読み出し方法。
21. 前記チェーンの内側に配置された基準電圧レベルの電圧差は前記チェーンの外側に配置された基準電圧レベルの電圧差より小さい、請求項１８に記載のデータ読み出し方法。
22. 前記アナログ入力信号の一部は、アナログ入力信号のゼロ交差点を含む、請求項１８に記載のデータ読み出し方法。
23. 前記記憶装置は光ディスクである、請求項１８に記載のデータ読み出し方法。
24. 前記方法は更に、
    非線形振幅変換特性を有するフィルターでアナログ入力信号を増幅する段階を含む、請求項１８に記載のデータ読み出し方法。
25. 前記フィルターはログフィルターである、請求項２４に記載のデータ読み出し方法。

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