JP3523639B2 - アナログ／デジタルコンバータの校正方法及び校正装置 - Google Patents
アナログ／デジタルコンバータの校正方法及び校正装置Info
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- JP3523639B2 JP3523639B2 JP2001525851A JP2001525851A JP3523639B2 JP 3523639 B2 JP3523639 B2 JP 3523639B2 JP 2001525851 A JP2001525851 A JP 2001525851A JP 2001525851 A JP2001525851 A JP 2001525851A JP 3523639 B2 JP3523639 B2 JP 3523639B2
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- H—ELECTRICITY
- H03—ELECTRONIC CIRCUITRY
- H03M—CODING; DECODING; CODE CONVERSION IN GENERAL
- H03M1/00—Analogue/digital conversion; Digital/analogue conversion
- H03M1/10—Calibration or testing
- H03M1/1009—Calibration
- H03M1/1033—Calibration over the full range of the converter, e.g. for correcting differential non-linearity
- H03M1/1038—Calibration over the full range of the converter, e.g. for correcting differential non-linearity by storing corrected or correction values in one or more digital look-up tables
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- H—ELECTRICITY
- H03—ELECTRONIC CIRCUITRY
- H03M—CODING; DECODING; CODE CONVERSION IN GENERAL
- H03M1/00—Analogue/digital conversion; Digital/analogue conversion
- H03M1/12—Analogue/digital converters
- H03M1/14—Conversion in steps with each step involving the same or a different conversion means and delivering more than one bit
- H03M1/16—Conversion in steps with each step involving the same or a different conversion means and delivering more than one bit with scale factor modification, i.e. by changing the amplification between the steps
- H03M1/162—Conversion in steps with each step involving the same or a different conversion means and delivering more than one bit with scale factor modification, i.e. by changing the amplification between the steps the steps being performed sequentially in a single stage, i.e. recirculation type
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- Physics & Mathematics (AREA)
- Nonlinear Science (AREA)
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- Theoretical Computer Science (AREA)
- Analogue/Digital Conversion (AREA)
- Indication And Recording Devices For Special Purposes And Tariff Metering Devices (AREA)
- Arrangements For Transmission Of Measured Signals (AREA)
- Testing, Inspecting, Measuring Of Stereoscopic Televisions And Televisions (AREA)
Description
【０００１】
【技術分野】本発明は、アナログ／デジタルコンバータ
に係る。より詳細には、本発明は、アナログ／デジタル
コンバータの校正に係る。
に係る。より詳細には、本発明は、アナログ／デジタル
コンバータの校正に係る。
【０００２】
【背景技術】テレコミュニケーションは、急速に成長し
ているビジネス領域の１つであり、それ故、移動及び固
定テレコミュニケーションネットワークを経て転送され
るデータの量が益々増加している。テレコミュニケーシ
ョンシステムは、デジタルであるが、それらの周りの環
境はアナログであり、それ故、アナログ／デジタルコン
バータ（ＡＤＣ）が必要となる。話をするときにはアナ
ログ信号が発生され、そして聞き取る音声もアナログで
ある。更に、移動電話からベースステーションへ空気中
を経てデジタル信号を搬送する電磁放射もアナログであ
る。しかしながら、これらアナログ信号は、デジタルフ
ォーマットで処理される。というのは、種々のエラーソ
ースからの干渉に対してデジタルの方が寛容だからであ
る。デジタルフォーマットで信号を処理するための別の
理由は、デジタル回路の設計自動化により、更に複雑な
デジタル回路を設計できるようになるからである。
ているビジネス領域の１つであり、それ故、移動及び固
定テレコミュニケーションネットワークを経て転送され
るデータの量が益々増加している。テレコミュニケーシ
ョンシステムは、デジタルであるが、それらの周りの環
境はアナログであり、それ故、アナログ／デジタルコン
バータ（ＡＤＣ）が必要となる。話をするときにはアナ
ログ信号が発生され、そして聞き取る音声もアナログで
ある。更に、移動電話からベースステーションへ空気中
を経てデジタル信号を搬送する電磁放射もアナログであ
る。しかしながら、これらアナログ信号は、デジタルフ
ォーマットで処理される。というのは、種々のエラーソ
ースからの干渉に対してデジタルの方が寛容だからであ
る。デジタルフォーマットで信号を処理するための別の
理由は、デジタル回路の設計自動化により、更に複雑な
デジタル回路を設計できるようになるからである。
【０００３】ＡＤＣは、連続的なアナログ信号を、個別
の量子化されたデジタル信号に変換する装置である。Ａ
ＤＣのスループットは、アナログ入力で動作するデジタ
ルシステムのスループットをしばしば制限する。スルー
プットとは、所与の周期中に処理される変換の回数であ
る。情報送信レートは、チャンネル容量（Ｃ）を越える
ことができない。最大チャンネル容量は、ハーレイ−シ
ャノンの法則を適用することにより計算することができ
る。帯域巾Ｂ及び信号対雑音電力比ＳＮＲ2を有するシ
ステムの最大チャンネル容量Ｃは、次の通りである。 Ｃ＝Ｂｌｏｇ(ＳＮＲ2＋１) ＳＮＲは、クロックサイクルにおいてより多くの情報を
処理することのできるより正確なＡＤＣを設計すること
により高めることができる。帯域巾は、速度を加速する
ことにより、即ち単位時間内により多くのクロックサイ
クルを有するコンバータを設計することにより、広げる
ことができる。
の量子化されたデジタル信号に変換する装置である。Ａ
ＤＣのスループットは、アナログ入力で動作するデジタ
ルシステムのスループットをしばしば制限する。スルー
プットとは、所与の周期中に処理される変換の回数であ
る。情報送信レートは、チャンネル容量（Ｃ）を越える
ことができない。最大チャンネル容量は、ハーレイ−シ
ャノンの法則を適用することにより計算することができ
る。帯域巾Ｂ及び信号対雑音電力比ＳＮＲ2を有するシ
ステムの最大チャンネル容量Ｃは、次の通りである。 Ｃ＝Ｂｌｏｇ(ＳＮＲ2＋１) ＳＮＲは、クロックサイクルにおいてより多くの情報を
処理することのできるより正確なＡＤＣを設計すること
により高めることができる。帯域巾は、速度を加速する
ことにより、即ち単位時間内により多くのクロックサイ
クルを有するコンバータを設計することにより、広げる
ことができる。
【０００４】高い速度及び高い精度を有するＡＤＣにつ
いては、パイプラインアーキテクチャーが最良の結果を
生み出す。パイプラインＡＤＣでは、幾つかの比較的簡
単なパイプライン段が直列に接続される。これらの各段
は、ＡＤＣの全出力ビットの一部分を発生する。パイプ
ラインアーキテクチャーは、電力消費に関して効率的で
ある。ベースステーションの電力消費は、移動電話の場
合ほど厳密なパラメータではないが、重要視しなければ
ならない。キャパシタやトランジスタのようなアナログ
部品のマッチングは、集積回路において依然問題となっ
ている。ミスマッチングがあると、収率が低下する。ミ
スマッチングは測定することができ、そしてそれにより
生じるエラーは、ある付加的な回路が実施されれば、デ
ジタル計算により修正することができる。これは、「校
正」と称される。デジタルの校正に加えて、アナログ及
び機械的な校正方法が開発されている。
いては、パイプラインアーキテクチャーが最良の結果を
生み出す。パイプラインＡＤＣでは、幾つかの比較的簡
単なパイプライン段が直列に接続される。これらの各段
は、ＡＤＣの全出力ビットの一部分を発生する。パイプ
ラインアーキテクチャーは、電力消費に関して効率的で
ある。ベースステーションの電力消費は、移動電話の場
合ほど厳密なパラメータではないが、重要視しなければ
ならない。キャパシタやトランジスタのようなアナログ
部品のマッチングは、集積回路において依然問題となっ
ている。ミスマッチングがあると、収率が低下する。ミ
スマッチングは測定することができ、そしてそれにより
生じるエラーは、ある付加的な回路が実施されれば、デ
ジタル計算により修正することができる。これは、「校
正」と称される。デジタルの校正に加えて、アナログ及
び機械的な校正方法が開発されている。
【０００５】
【発明の開示】本発明の目的は、アナログ／デジタルコ
ンバータを校正する方法であって、容易に且つ迅速に実
行できる方法を提供することである。本発明の別の目的
は、アナログ／デジタルコンバータの校正装置を提供す
ることである。本発明は、アナログ／デジタルコンバー
タに供給されたアナログ信号に応答して得たデジタル値
の修正項に初期値を与え、アナログ／デジタルコンバー
タへの入力に、校正されるべき電圧セクタに含まれた入
力電圧を供給し、この入力電圧は、その入力電圧に対応
するデジタル値が第１デジタル値及び第２デジタル値と
実質的に同じ大きさであるように選択され、アナログ／
デジタルコンバータに第１制御コードを供給し、その際
に、コンバータの出力として第１デジタル値が得られ、
アナログ／デジタルコンバータに第２制御コードを供給
し、その際に、コンバータの出力として第２デジタル値
が得られ、校正されるべき電圧セクタの残留値を第１及
び第２デジタル値の差として計算し、電圧セクタに関連
した修正項であって第１電圧セクタの修正項の初期値で
ある修正項を、隣接する校正電圧セクタの修正項を電圧
セクタの残留値に加算することにより計算し、アナログ
／デジタルコンバータを使用して、電圧スペースの電圧
セクタに含まれた信号をアナログ形態からデジタル形態
に変換するときに、アナログ／デジタルコンバータから
得たデジタル値を修正項で修正するのに使用するため
に、電圧セクタに関連した修正項をメモリに記憶し、電
圧セクタをアナログ／デジタルコンバータの電圧スペー
スにおける次の電圧セクタに置き換え、各電圧セクタに
対し修正項が見つかるまで先の７つの段階を繰り返し、
アナログ信号がデジタル信号に変換されたときに得られ
たデジタル値をコンバータから読み取り、そのデジタル
値に対応する修正項をメモリから読み取り、上記デジタ
ル値を上記修正項で修正し、そして変換中に先の３つの
段階を繰り返すという段階を含むアナログ／デジタルコ
ンバータの校正方法を提供する。
ンバータを校正する方法であって、容易に且つ迅速に実
行できる方法を提供することである。本発明の別の目的
は、アナログ／デジタルコンバータの校正装置を提供す
ることである。本発明は、アナログ／デジタルコンバー
タに供給されたアナログ信号に応答して得たデジタル値
の修正項に初期値を与え、アナログ／デジタルコンバー
タへの入力に、校正されるべき電圧セクタに含まれた入
力電圧を供給し、この入力電圧は、その入力電圧に対応
するデジタル値が第１デジタル値及び第２デジタル値と
実質的に同じ大きさであるように選択され、アナログ／
デジタルコンバータに第１制御コードを供給し、その際
に、コンバータの出力として第１デジタル値が得られ、
アナログ／デジタルコンバータに第２制御コードを供給
し、その際に、コンバータの出力として第２デジタル値
が得られ、校正されるべき電圧セクタの残留値を第１及
び第２デジタル値の差として計算し、電圧セクタに関連
した修正項であって第１電圧セクタの修正項の初期値で
ある修正項を、隣接する校正電圧セクタの修正項を電圧
セクタの残留値に加算することにより計算し、アナログ
／デジタルコンバータを使用して、電圧スペースの電圧
セクタに含まれた信号をアナログ形態からデジタル形態
に変換するときに、アナログ／デジタルコンバータから
得たデジタル値を修正項で修正するのに使用するため
に、電圧セクタに関連した修正項をメモリに記憶し、電
圧セクタをアナログ／デジタルコンバータの電圧スペー
スにおける次の電圧セクタに置き換え、各電圧セクタに
対し修正項が見つかるまで先の７つの段階を繰り返し、
アナログ信号がデジタル信号に変換されたときに得られ
たデジタル値をコンバータから読み取り、そのデジタル
値に対応する修正項をメモリから読み取り、上記デジタ
ル値を上記修正項で修正し、そして変換中に先の３つの
段階を繰り返すという段階を含むアナログ／デジタルコ
ンバータの校正方法を提供する。
【０００６】又、本発明は、アナログ／デジタルコンバ
ータを校正するための校正装置において、アナログ／デ
ジタルコンバータに供給されたアナログ信号に応答して
得たデジタル値の修正項に初期値を与える手段と、アナ
ログ／デジタルコンバータの入力信号に、校正されるべ
き電圧セクタに含まれた入力電圧を供給する手段とを備
え、この入力電圧は、その入力電圧に対応するデジタル
値が第１デジタル値及び第２デジタル値と実質的に同じ
大きさであるように選択され、アナログ／デジタルコン
バータに第１制御コードを供給する手段を更に備え、そ
の際に、コンバータの出力として第１デジタル値が得ら
れ、アナログ／デジタルコンバータに第２制御コードを
供給する手段を更に備え、その際に、コンバータの出力
として第２デジタル値が得られ、更に、校正されるべき
電圧セクタの残留値を第１及び第２デジタル値の差とし
て計算する手段と、電圧セクタに関連した修正項であっ
て第１電圧セクタの修正項の初期値である修正項を、隣
接する校正電圧セクタの修正項を電圧セクタの残留値に
加算することにより計算する手段と、アナログ／デジタ
ルコンバータを使用して、電圧スペースの電圧セクタに
含まれた信号をアナログ形態からデジタル形態に変換す
るときに、アナログ／デジタルコンバータから得たデジ
タル値を修正項で修正するのに使用するために、電圧セ
クタに関連した修正項をメモリに記憶するための手段
と、電圧セクタをアナログ／デジタルコンバータの電圧
スペースにおける次の電圧セクタに置き換える手段と、
各電圧セクタに対して修正項が見つかるまで先の７つの
段階を繰り返すための手段と、アナログ信号がデジタル
信号に変換されたときに得られたデジタル値をコンバー
タから読み取るための手段と、そのデジタル値に対応す
る修正項をメモリから読み取るための手段と、上記デジ
タル値を上記修正項で修正するための手段と、変換中に
先の３つの段階を繰り返すための手段とを備えた校正装
置も提供する。
ータを校正するための校正装置において、アナログ／デ
ジタルコンバータに供給されたアナログ信号に応答して
得たデジタル値の修正項に初期値を与える手段と、アナ
ログ／デジタルコンバータの入力信号に、校正されるべ
き電圧セクタに含まれた入力電圧を供給する手段とを備
え、この入力電圧は、その入力電圧に対応するデジタル
値が第１デジタル値及び第２デジタル値と実質的に同じ
大きさであるように選択され、アナログ／デジタルコン
バータに第１制御コードを供給する手段を更に備え、そ
の際に、コンバータの出力として第１デジタル値が得ら
れ、アナログ／デジタルコンバータに第２制御コードを
供給する手段を更に備え、その際に、コンバータの出力
として第２デジタル値が得られ、更に、校正されるべき
電圧セクタの残留値を第１及び第２デジタル値の差とし
て計算する手段と、電圧セクタに関連した修正項であっ
て第１電圧セクタの修正項の初期値である修正項を、隣
接する校正電圧セクタの修正項を電圧セクタの残留値に
加算することにより計算する手段と、アナログ／デジタ
ルコンバータを使用して、電圧スペースの電圧セクタに
含まれた信号をアナログ形態からデジタル形態に変換す
るときに、アナログ／デジタルコンバータから得たデジ
タル値を修正項で修正するのに使用するために、電圧セ
クタに関連した修正項をメモリに記憶するための手段
と、電圧セクタをアナログ／デジタルコンバータの電圧
スペースにおける次の電圧セクタに置き換える手段と、
各電圧セクタに対して修正項が見つかるまで先の７つの
段階を繰り返すための手段と、アナログ信号がデジタル
信号に変換されたときに得られたデジタル値をコンバー
タから読み取るための手段と、そのデジタル値に対応す
る修正項をメモリから読み取るための手段と、上記デジ
タル値を上記修正項で修正するための手段と、変換中に
先の３つの段階を繰り返すための手段とを備えた校正装
置も提供する。
【０００７】本発明は、アナログ／デジタルコンバータ
（ＡＤＣ）の校正に係る。１つの好ましい実施形態にお
いて、ＡＤＣは、パイプライン型ＡＤＣである。本発明
による方法では、ＡＤＣの電圧スペースを入力電圧セク
タに分割し、そしてアナログ入力に対して出力として受
け取ったデジタル出力に対する修正項を見出すことが目
的である。次いで、アナログ／デジタル変換中に、デジ
タル出力をそれに対応する修正項で修正することができ
る。本発明により提供される校正装置は、校正されるべ
きＡＤＣの内部に形成することもできるし、又はＡＤＣ
の外部にあってもよい。本発明は、校正装置が内部にあ
るか外部にあるかに限定されない。本発明の効果は、ア
ナログ／デジタルコンバータにおいて受信出力と予想出
力との間のエラーを見出すための正確な方法を提供する
ことである。これは、高分解能ＡＤＣを実施するための
基礎を形成する。
（ＡＤＣ）の校正に係る。１つの好ましい実施形態にお
いて、ＡＤＣは、パイプライン型ＡＤＣである。本発明
による方法では、ＡＤＣの電圧スペースを入力電圧セク
タに分割し、そしてアナログ入力に対して出力として受
け取ったデジタル出力に対する修正項を見出すことが目
的である。次いで、アナログ／デジタル変換中に、デジ
タル出力をそれに対応する修正項で修正することができ
る。本発明により提供される校正装置は、校正されるべ
きＡＤＣの内部に形成することもできるし、又はＡＤＣ
の外部にあってもよい。本発明は、校正装置が内部にあ
るか外部にあるかに限定されない。本発明の効果は、ア
ナログ／デジタルコンバータにおいて受信出力と予想出
力との間のエラーを見出すための正確な方法を提供する
ことである。これは、高分解能ＡＤＣを実施するための
基礎を形成する。
【０００８】
【発明を実施するための最良の形態】以下、添付図面を
参照して、本発明を詳細に説明する。図１は、最も簡単
なアナログ／デジタルコンバータである簡単なフラッシ
ュＡＤＣ１００を示す。図１に示すように、フラッシュ
ＡＤＣ１００は、入力電圧１０２を各基準電圧１１０Ａ
−１１０Ｎと比較する比較器１０８Ａ−１０８Ｎで構成
される。ここで、Ｂは分解能（ビット単位）であり、そ
してＡＤＣ１００の入力範囲は、０−Ｖ（Ｒ）である。
Ｖ（ＩＮ）１０２は、アナログ入力電圧であり、そして
ＢＯ（０）−ＢＯ（Ｂ−１）１０４Ａ−１０４Ｎは、各
々、比較器１０８Ａ、・・１０８Ｎからの出力ビットで
ある。サンプル・ホールド回路（Ｓ／Ｈ）は、必要とさ
れないが、高周波入力信号１０２が変換される場合には
精度を改善する。基準電圧１１０Ａ−１１０Ｎは、抵抗
器列及び電圧バッファで発生される。
参照して、本発明を詳細に説明する。図１は、最も簡単
なアナログ／デジタルコンバータである簡単なフラッシ
ュＡＤＣ１００を示す。図１に示すように、フラッシュ
ＡＤＣ１００は、入力電圧１０２を各基準電圧１１０Ａ
−１１０Ｎと比較する比較器１０８Ａ−１０８Ｎで構成
される。ここで、Ｂは分解能（ビット単位）であり、そ
してＡＤＣ１００の入力範囲は、０−Ｖ（Ｒ）である。
Ｖ（ＩＮ）１０２は、アナログ入力電圧であり、そして
ＢＯ（０）−ＢＯ（Ｂ−１）１０４Ａ−１０４Ｎは、各
々、比較器１０８Ａ、・・１０８Ｎからの出力ビットで
ある。サンプル・ホールド回路（Ｓ／Ｈ）は、必要とさ
れないが、高周波入力信号１０２が変換される場合には
精度を改善する。基準電圧１１０Ａ−１１０Ｎは、抵抗
器列及び電圧バッファで発生される。
【０００９】フラッシュコンバータは、最も高速なＡＤ
Ｃであるが、その消費電力及びダイ面積は、精度の増加
と共に指数関数的に増大する。マッチングの問題、及び
ダイ面積の増加により生じる問題は、フラッシュＡＤＣ
の精度を限定する。更に、多数の比較器は、消費電力の
増加を招く。フラッシュＡＤＣとして実用的な分解能
は、７ビットまでに過ぎない。５００Ｍｓ／ｓの変換レ
ート及び６ビットの精度をもつフラッシュＡＤＣが報告
されている。一方、２５Ｍｓ／ｓの変換レートで８ビッ
トの精度が達成されている。更に進歩したＡＤＣ、即ち
２段階フラッシュＡＤＣ１２０が図１Ｂに示されてい
る。アナログからデジタルへの信号の変換が２段階で行
われる。第１段階即ち第１のフラッシュＡＤＣ１００Ａ
は、Ｂ１デジタルビット１２２を発生し、これらは、次
いで、デジタル／アナログコンバータ１２４によりアナ
ログ電圧１２６へ変換されて戻される。得られた電圧１
２６は、加算器１２８により入力電圧１０２から減算さ
れ、そして残留値１３０が次のフラッシュＡＤＣ１００
Ｂへ供給される。第２段階即ち第２のフラッシュＡＤＣ
１００Ｂは、Ｎ−Ｂ１の下位ビット１３２を発生し、但
し、Ｎは、ＡＤＣの分解能（ビット単位）である。
Ｃであるが、その消費電力及びダイ面積は、精度の増加
と共に指数関数的に増大する。マッチングの問題、及び
ダイ面積の増加により生じる問題は、フラッシュＡＤＣ
の精度を限定する。更に、多数の比較器は、消費電力の
増加を招く。フラッシュＡＤＣとして実用的な分解能
は、７ビットまでに過ぎない。５００Ｍｓ／ｓの変換レ
ート及び６ビットの精度をもつフラッシュＡＤＣが報告
されている。一方、２５Ｍｓ／ｓの変換レートで８ビッ
トの精度が達成されている。更に進歩したＡＤＣ、即ち
２段階フラッシュＡＤＣ１２０が図１Ｂに示されてい
る。アナログからデジタルへの信号の変換が２段階で行
われる。第１段階即ち第１のフラッシュＡＤＣ１００Ａ
は、Ｂ１デジタルビット１２２を発生し、これらは、次
いで、デジタル／アナログコンバータ１２４によりアナ
ログ電圧１２６へ変換されて戻される。得られた電圧１
２６は、加算器１２８により入力電圧１０２から減算さ
れ、そして残留値１３０が次のフラッシュＡＤＣ１００
Ｂへ供給される。第２段階即ち第２のフラッシュＡＤＣ
１００Ｂは、Ｎ−Ｂ１の下位ビット１３２を発生し、但
し、Ｎは、ＡＤＣの分解能（ビット単位）である。
【００１０】２段階のフラッシュＡＤＣ１２０は、簡単
なフラッシュＡＤＣ１００より変換速度は低いが、２・
２N/2個の比較器１０８Ａ−１０８Ｂしか必要としな
い。２段階のフラッシュＡＤＣ１２０は、僅かなハード
ウェアしかもたず、且つ変換が２段階で行われるため
に、より高い精度を得ることができる。２段階フラッシ
ュＡＤＣでは、５０Ｍｓ／ｓサンプリングレートで１２
ビットの精度が報告されている。１２８Ｍｓ／ｓの速度
でも同じ精度が得られている。しかしながら、この場合
には、消費電力が実用的でないほど高い。ＡＤＣが３段
階以上有する場合には、多段階即ちサブレンジングＡＤ
Ｃと称される。その付加的な段階は、必要なハードウェ
アの量を低減するが、変換に必要な時間がより長くな
る。サンプル・ホールド機能が段階と段階との間に追加
される場合には、コンバータがパイプラインＡＤＣと称
される。パイプラインＡＤＣにおいては、同時に変換を
受けるサンプルが多数あり、一方、多段ＡＤＣでは、一
度に１つのサンプルしか変換されない。高い速度と高い
精度を同時に有していなければならないＡＤＣにおいて
最も一般的に使用されるトポロジーは、パイプライント
ポロジーである。ある製造者は、校正を行わずに１２ビ
ット分解能を得ることを目的とする。１４ビットの校正
不要のＡＤＣも報告されている。しかしながら、これら
の種類の分解能は、コンバータ内のキャパシタ及び他の
部品をマッチングするための高度な要求を設定する。マ
ッチングの要求は、校正によって低減することができ
る。校正を伴うもので１６ビットの精度が報告されてい
る。
なフラッシュＡＤＣ１００より変換速度は低いが、２・
２N/2個の比較器１０８Ａ−１０８Ｂしか必要としな
い。２段階のフラッシュＡＤＣ１２０は、僅かなハード
ウェアしかもたず、且つ変換が２段階で行われるため
に、より高い精度を得ることができる。２段階フラッシ
ュＡＤＣでは、５０Ｍｓ／ｓサンプリングレートで１２
ビットの精度が報告されている。１２８Ｍｓ／ｓの速度
でも同じ精度が得られている。しかしながら、この場合
には、消費電力が実用的でないほど高い。ＡＤＣが３段
階以上有する場合には、多段階即ちサブレンジングＡＤ
Ｃと称される。その付加的な段階は、必要なハードウェ
アの量を低減するが、変換に必要な時間がより長くな
る。サンプル・ホールド機能が段階と段階との間に追加
される場合には、コンバータがパイプラインＡＤＣと称
される。パイプラインＡＤＣにおいては、同時に変換を
受けるサンプルが多数あり、一方、多段ＡＤＣでは、一
度に１つのサンプルしか変換されない。高い速度と高い
精度を同時に有していなければならないＡＤＣにおいて
最も一般的に使用されるトポロジーは、パイプライント
ポロジーである。ある製造者は、校正を行わずに１２ビ
ット分解能を得ることを目的とする。１４ビットの校正
不要のＡＤＣも報告されている。しかしながら、これら
の種類の分解能は、コンバータ内のキャパシタ及び他の
部品をマッチングするための高度な要求を設定する。マ
ッチングの要求は、校正によって低減することができ
る。校正を伴うもので１６ビットの精度が報告されてい
る。
【００１１】図２は、パイプラインＡＤＣ２００のブロ
ック図である。太線はデジタル信号を表わし、そして細
線はアナログ信号を表わす。コンバータは、Ｎ個のパイ
プライン段２０２Ａ−２０２Ｎより成る。サンプリング
されたアナログ入力信号１０２Ａは、第１段２０２Ａに
おいて処理され、次いで、第２パイプライン段２０２Ｂ
へ、そして更にその後続段へ供給される。パイプライン
段２０２Ｂ内のＡＤＣ１００Ａは、アナログ入力１０２
ＢをＢビットデジタルワード２０４Ａに変換する。ＡＤ
Ｃ１００Ａに対してフラッシュトポロジーが通常使用さ
れる。というのは、最も重要な特性が変換速度だからで
ある。ＭＳＢビットは、第１段２０２Ａにおいて変換さ
れ、そしてＬＳＢビットは、ｎ番目の段２０２Ｎにおい
て変換される。デジタル／アナログコンバータ（ＤＡ
Ｃ）１２４は、デジタルワード２０４Ｂをアナログ電圧
Ｖ（Ｄ）１２６へ変換して戻す。この電圧１２６は、次
いで、加算器１２８において入力電圧Ｖ（ＩＮ）１０２
Ａから減算され、そしてその結果１３０が増幅器２０６
において２Bの利得で増幅される。その後の段は、増幅
された電圧１０２Ｃをサンプリングする。１からｎ−１
までの段２０２Ａ−２０２Ｎ−１は、同様である。最後
の段２０２Ｎは、その入力電圧１０２ＮをＢＬＳＢビッ
ト２０４Ｎに変換する。ＡＤＣ２００のデジタル出力ワ
ード２０４は、最後の段２０２Ｎの比較機能が終了した
ときにレディとなる。デジタル遅延ブロック２０８は、
異なるパイプライン段２０２Ａ、・・２０２Ｎの出力に
異なる遅延を導入し、変換結果の各ビットが出力に同時
に得られるようにする。
ック図である。太線はデジタル信号を表わし、そして細
線はアナログ信号を表わす。コンバータは、Ｎ個のパイ
プライン段２０２Ａ−２０２Ｎより成る。サンプリング
されたアナログ入力信号１０２Ａは、第１段２０２Ａに
おいて処理され、次いで、第２パイプライン段２０２Ｂ
へ、そして更にその後続段へ供給される。パイプライン
段２０２Ｂ内のＡＤＣ１００Ａは、アナログ入力１０２
ＢをＢビットデジタルワード２０４Ａに変換する。ＡＤ
Ｃ１００Ａに対してフラッシュトポロジーが通常使用さ
れる。というのは、最も重要な特性が変換速度だからで
ある。ＭＳＢビットは、第１段２０２Ａにおいて変換さ
れ、そしてＬＳＢビットは、ｎ番目の段２０２Ｎにおい
て変換される。デジタル／アナログコンバータ（ＤＡ
Ｃ）１２４は、デジタルワード２０４Ｂをアナログ電圧
Ｖ（Ｄ）１２６へ変換して戻す。この電圧１２６は、次
いで、加算器１２８において入力電圧Ｖ（ＩＮ）１０２
Ａから減算され、そしてその結果１３０が増幅器２０６
において２Bの利得で増幅される。その後の段は、増幅
された電圧１０２Ｃをサンプリングする。１からｎ−１
までの段２０２Ａ−２０２Ｎ−１は、同様である。最後
の段２０２Ｎは、その入力電圧１０２ＮをＢＬＳＢビッ
ト２０４Ｎに変換する。ＡＤＣ２００のデジタル出力ワ
ード２０４は、最後の段２０２Ｎの比較機能が終了した
ときにレディとなる。デジタル遅延ブロック２０８は、
異なるパイプライン段２０２Ａ、・・２０２Ｎの出力に
異なる遅延を導入し、変換結果の各ビットが出力に同時
に得られるようにする。
【００１２】図２のコンバータ２００の分解能は、単
に、段数Ｎに段２０２Ａ、・・２０２Ｎの分解能Ｂを乗
算したものである。原理的に、パイプラインＡＤＣの分
解能の増加は、単にパイプライン段を追加するだけで容
易に行われる。しかし、当然、ブロックの非理想状態
が、ある点において精度を制限し始める。段の追加によ
る分解能の増加は、サンプリング周波数ｆs又はスルー
プットに何ら影響しない。むしろ、待ち時間、電力消費
及びダイ面積が直線的に増加する。パイプラインＡＤＣ
は、その性能を限定する幾つかの典型的なエラーソース
を有する。これらエラーの幾つかは、付加的な回路と部
分的に相関し得る。パイプライン段の伝達関数のエラー
は、通常、次の１つである。ａ）利得エラー、ｂ）比較
器オフセットエラー、ｃ）パイプライン段のオフセッ
ト、ｄ）演算増幅器の固定利得からのエラー。利得エラ
ーの最も一般的なソースは、キャパシタのミスマッチン
グである。例えば、３つの比較器のうちの２つにオフセ
ットエラーが生じた場合には、第１比較器の出力が、著
しく低い入力電圧において変化し、即ち比較器がオフセ
ットＶoffを有する。これは、ＤＡＣの出力を、誤った
アナログ入力値において変化させる。誤った値で減算関
数が実行されるために、増幅すると、出力電圧が次の段
の入力電圧範囲を越えることになる。比較器の干渉電圧
のエラーは、比較器のオフセットエラーと同じ影響を与
える。
に、段数Ｎに段２０２Ａ、・・２０２Ｎの分解能Ｂを乗
算したものである。原理的に、パイプラインＡＤＣの分
解能の増加は、単にパイプライン段を追加するだけで容
易に行われる。しかし、当然、ブロックの非理想状態
が、ある点において精度を制限し始める。段の追加によ
る分解能の増加は、サンプリング周波数ｆs又はスルー
プットに何ら影響しない。むしろ、待ち時間、電力消費
及びダイ面積が直線的に増加する。パイプラインＡＤＣ
は、その性能を限定する幾つかの典型的なエラーソース
を有する。これらエラーの幾つかは、付加的な回路と部
分的に相関し得る。パイプライン段の伝達関数のエラー
は、通常、次の１つである。ａ）利得エラー、ｂ）比較
器オフセットエラー、ｃ）パイプライン段のオフセッ
ト、ｄ）演算増幅器の固定利得からのエラー。利得エラ
ーの最も一般的なソースは、キャパシタのミスマッチン
グである。例えば、３つの比較器のうちの２つにオフセ
ットエラーが生じた場合には、第１比較器の出力が、著
しく低い入力電圧において変化し、即ち比較器がオフセ
ットＶoffを有する。これは、ＤＡＣの出力を、誤った
アナログ入力値において変化させる。誤った値で減算関
数が実行されるために、増幅すると、出力電圧が次の段
の入力電圧範囲を越えることになる。比較器の干渉電圧
のエラーは、比較器のオフセットエラーと同じ影響を与
える。
【００１３】パイプライン段にエラーがあると、出力電
圧が次の段の入力範囲を越え、欠落判断レベルを招く。
これらは、デジタル修正アルゴリズムで修正することが
できない。一方、出力の最大値が次のパイプライン段の
最高比較点より低いか、又は出力の最小値がその最低比
較点より大きいときには、欠落コードが現れる。この場
合には、デジタル出力のある値には決して到達しない。
欠落コードは、回路が判断レベルの数即ち比較器の数に
充分な冗長性を有する場合にはデジタル修正で修正する
ことができる。パイプラインＡＤＣにおける典型的なエ
ラーソース及び変換中にこれらエラーの影響を減少する
方法は、便宜上、テーブル１によって要約することがで
きる。 テーブル１：パイプラインＡＤＣにおけるエラーソース エラー減少方法 エラー デジタル修正 比較器のオフセット及び基準電圧エラー 校正 Ｃミスマッチング 固定の演算増幅器利得 減少した段間利得 電荷注入 比較器オフセット 修正不能 クロックジッター 不完全な安定化 ノイズ
圧が次の段の入力範囲を越え、欠落判断レベルを招く。
これらは、デジタル修正アルゴリズムで修正することが
できない。一方、出力の最大値が次のパイプライン段の
最高比較点より低いか、又は出力の最小値がその最低比
較点より大きいときには、欠落コードが現れる。この場
合には、デジタル出力のある値には決して到達しない。
欠落コードは、回路が判断レベルの数即ち比較器の数に
充分な冗長性を有する場合にはデジタル修正で修正する
ことができる。パイプラインＡＤＣにおける典型的なエ
ラーソース及び変換中にこれらエラーの影響を減少する
方法は、便宜上、テーブル１によって要約することがで
きる。 テーブル１：パイプラインＡＤＣにおけるエラーソース エラー減少方法 エラー デジタル修正 比較器のオフセット及び基準電圧エラー 校正 Ｃミスマッチング 固定の演算増幅器利得 減少した段間利得 電荷注入 比較器オフセット 修正不能 クロックジッター 不完全な安定化 ノイズ
【００１４】ＡＤＣを設計する最も容易な方法は、全て
の段を同様に保持することである。しかしながら、ＬＳ
Ｂ段に向かう段の性能は、スケーリングによって最適化
することができる。スケーリングとは、ＬＳＢ段に対し
て精度の低いパイプライン段を使用することを意味す
る。スケーリングを使用するのは、最初のパイプライン
段よりも後部のパイプライン段においてより多くのエラ
ー及びノイズが許されるからである。これは、パイプラ
イン段の増幅機能による。スケーリングに対する典型的
なターゲットは、キャパシタのサイズと、演算増幅器の
消費電力である。パイプライン段は、キャパシタが大き
いほど、発生するノイズが少ないが、消費電力及びダイ
面積は、キャパシタが小さいほど、少なくなる。ｋＴ／
Ｃノイズ、即ち熱ノイズ、又はキャパシタのマッチング
は、最小許容サンプリングキャパシタサイズを定義す
る。不充分なマッチングにより生じるエラーを減少する
ために校正を使用する場合には、キャパシタのサイズが
ノイズにより制限される。スケーリングに対して支払わ
ねばならない費用は、設計時間及び複雑さの増加につい
てである。というのは、設計者は、１つの段のみを設計
してそれをコピーするのではなく、多数のパイプライン
段を設計しなければならないからである。２つの異なる
種類のパイプライン段しか使用されない場合には、最小
限の付加的な設計努力でよい。これは、パイプラインの
始めから幾つかの段が大きなものでありそして残りの段
が小さなものであることを意味する。しかしながら、各
段が手前の段に比してある倍率係数でスケールダウンさ
れる場合には、消費電力又はダイ面積に関してより効率
的な結果が得られる。この倍率係数が段間利得の平方に
等しい場合には、各段が入力への同じ量のノイズに貢献
し、そして異なる量の電力を消費する。これは、第１段
において実際的でないほどの大きな電力消費を招く。倍
率係数「１」が使用される場合には、全ての段が等しく
そして同じ量の電力を消費するが、入力減少ノイズ電力
のほとんどはＭＳＢ段から生じる。最適な係数は、段間
利得の平方と「１」との間のどこかである。パイプライ
ンの最後の段は、精度に対して僅かな影響しか及ぼさな
いので、パイプラインのあるポイントにおいてスケーリ
ングを停止するのが良い。
の段を同様に保持することである。しかしながら、ＬＳ
Ｂ段に向かう段の性能は、スケーリングによって最適化
することができる。スケーリングとは、ＬＳＢ段に対し
て精度の低いパイプライン段を使用することを意味す
る。スケーリングを使用するのは、最初のパイプライン
段よりも後部のパイプライン段においてより多くのエラ
ー及びノイズが許されるからである。これは、パイプラ
イン段の増幅機能による。スケーリングに対する典型的
なターゲットは、キャパシタのサイズと、演算増幅器の
消費電力である。パイプライン段は、キャパシタが大き
いほど、発生するノイズが少ないが、消費電力及びダイ
面積は、キャパシタが小さいほど、少なくなる。ｋＴ／
Ｃノイズ、即ち熱ノイズ、又はキャパシタのマッチング
は、最小許容サンプリングキャパシタサイズを定義す
る。不充分なマッチングにより生じるエラーを減少する
ために校正を使用する場合には、キャパシタのサイズが
ノイズにより制限される。スケーリングに対して支払わ
ねばならない費用は、設計時間及び複雑さの増加につい
てである。というのは、設計者は、１つの段のみを設計
してそれをコピーするのではなく、多数のパイプライン
段を設計しなければならないからである。２つの異なる
種類のパイプライン段しか使用されない場合には、最小
限の付加的な設計努力でよい。これは、パイプラインの
始めから幾つかの段が大きなものでありそして残りの段
が小さなものであることを意味する。しかしながら、各
段が手前の段に比してある倍率係数でスケールダウンさ
れる場合には、消費電力又はダイ面積に関してより効率
的な結果が得られる。この倍率係数が段間利得の平方に
等しい場合には、各段が入力への同じ量のノイズに貢献
し、そして異なる量の電力を消費する。これは、第１段
において実際的でないほどの大きな電力消費を招く。倍
率係数「１」が使用される場合には、全ての段が等しく
そして同じ量の電力を消費するが、入力減少ノイズ電力
のほとんどはＭＳＢ段から生じる。最適な係数は、段間
利得の平方と「１」との間のどこかである。パイプライ
ンの最後の段は、精度に対して僅かな影響しか及ぼさな
いので、パイプラインのあるポイントにおいてスケーリ
ングを停止するのが良い。
【００１５】校正とは、校正段階において量の関数とし
てＡＤＣのエラーを測定し、そして後でこの情報を使用
して、回路の出力を修正することであると定義すること
ができる。デジタル構成回路では、測定されたエラーが
メモリにセーブされ、そしてデジタルロジックによって
処理される。変換の間に、ＡＤＣは、これらの測定値及
び変換による値を使用して、修正出力を計算する。校正
は、ＡＤＣの静的なエラーを修正することができる。校
正は、自動的な電気的トリミングであると考えることが
できる。部品のマッチングを改善するか、又は正確な絶
対値をもつ部品を製造するために、ＩＣ回路のトリミン
グが使用されている。トリミングは、通常、製造後に一
回しか行われていない。トリミングは、例えば、レーザ
ビームで行われている。トリミングの欠点は、必要とさ
れるトリミング動作のためにチップのテスト速度を低下
させ、ひいては、大量生産におけるコストを上昇するこ
とである。一方、校正は、チップの各パワーアップ後に
少なくとも１回、自動的に実行される。それ故、製造に
おいて余計な作業を必要とせず、エージングの影響や、
装置の環境変化を考慮することができる。時々再校正を
行うことで、動作条件の変化により生じるエラーを減少
することができる。校正アルゴリズムをもつパイプライ
ンコンバータは、デジタル計算において固定ワード長さ
のエラーを回避すると共に必要な冗長性を与えるため
に、ある程度の余計な段を必要とする。一般的に、あら
ゆる考えられるエラーに関わりなく、ＡＤＣは、エラー
の修正を可能にするために、変換分解能の１つのＬＳＢ
未満で分離された判断レベルを与えねばならない。
てＡＤＣのエラーを測定し、そして後でこの情報を使用
して、回路の出力を修正することであると定義すること
ができる。デジタル構成回路では、測定されたエラーが
メモリにセーブされ、そしてデジタルロジックによって
処理される。変換の間に、ＡＤＣは、これらの測定値及
び変換による値を使用して、修正出力を計算する。校正
は、ＡＤＣの静的なエラーを修正することができる。校
正は、自動的な電気的トリミングであると考えることが
できる。部品のマッチングを改善するか、又は正確な絶
対値をもつ部品を製造するために、ＩＣ回路のトリミン
グが使用されている。トリミングは、通常、製造後に一
回しか行われていない。トリミングは、例えば、レーザ
ビームで行われている。トリミングの欠点は、必要とさ
れるトリミング動作のためにチップのテスト速度を低下
させ、ひいては、大量生産におけるコストを上昇するこ
とである。一方、校正は、チップの各パワーアップ後に
少なくとも１回、自動的に実行される。それ故、製造に
おいて余計な作業を必要とせず、エージングの影響や、
装置の環境変化を考慮することができる。時々再校正を
行うことで、動作条件の変化により生じるエラーを減少
することができる。校正アルゴリズムをもつパイプライ
ンコンバータは、デジタル計算において固定ワード長さ
のエラーを回避すると共に必要な冗長性を与えるため
に、ある程度の余計な段を必要とする。一般的に、あら
ゆる考えられるエラーに関わりなく、ＡＤＣは、エラー
の修正を可能にするために、変換分解能の１つのＬＳＢ
未満で分離された判断レベルを与えねばならない。
【００１６】本発明の目的は、ＡＤＣを校正するための
新規な方法及び装置を提供することである。先ず、図３
Ａ及び３Ｂを参照して、本発明の方法を説明する。初期
段階３００では、電圧スペースＶが小さな電圧セクタＶ
０−ＶＮに分割される。電圧スペースとは、ここでは、
ＡＤＣが変換することのできるアナログ電圧より成る電
圧範囲を意味する。電圧スペースＶは、校正されるべき
ＭＳＢビットにより与えられる分類の数に基づいて電圧
セクタＶ０−ＶＮに分割されるのが好ましい。例えば、
３つの最上位ビットが校正される場合には、８個の電圧
セクタとなる。ステップ３０２では、最初に校正される
電圧セクタＶ０の修正項に対して初期値ｍ（０）がセッ
トされる。好ましい実施形態では、初期値はゼロ（０）
にセットされ、即ちｍ（０）＝０である。別の好ましい
実施形態では、電圧セクタＶ０に属する入力信号がＡＤ
Ｃに入力される。次いで、それに対応するデジタル値が
読み取られる。最終的に、受信したデジタル値と理想的
なデジタル値との間の残留値が計算され、そして後で電
圧セクタＶ０の修正項ｍ（０）として使用される。段階
３０２において初期値ｍ（０）が得られた後に、段階３
０３において第２の電圧セクタＶ１が選択される。好ま
しい実施形態では、校正が電圧スペースＶの最小電圧か
らスタートし、そして別の実施形態では、校正がＡＤＣ
の電圧スペースＶの中央から開始する。しかしながら、
本発明は、校正がスタートする電圧セクタＶ０−ＶＮに
限定されるものではない。校正は、段階３０４で続けら
れ、アナログ入力電圧がＡＤＣに入力される。アナログ
電圧は、入力電圧に対応するデジタル値が第１デジタル
値及び第２デジタル値と実質的に同じ大きさになるよう
に選択される。好ましい実施形態では、入力電圧は、ア
ナログ入力により与えられるデジタル出力値が上記２つ
のデジタル値の実質的に中間となるように選択される。
第１デジタル値とは、ここでは、第１制御コードがＡＤ
Ｃに入力されたときに受け取られるデジタル値を指す。
第２デジタル値とは、ここでは、第２制御コードがＡＤ
Ｃに入力されたときに受け取られるデジタル値を指す。
次の段階３０６では、第１制御コードがＡＤＣに入力さ
れ、そして受信したデジタル値ｄｏ（１）が記憶され
る。段階３０８では、第２の制御コードがＡＤＣに入力
され、そしてデジタル値ｄｏ（２）が読み取られる。次
いで、段階３１０において、２つの値の残留値ｅ（１）
がｅ（１）＝ｄｏ（２ａ）−ｄｏ（１ａ）として計算さ
れる。次いで、段階３１２において、電圧領域Ｖ１に対
する修正項ｍ（１）がｍ（０）−ｅ（１）として得られ
る。テーブル２は、残留値ｅに基づく修正項ｍの計算を
示す。 テーブル２：修正項の計算 電圧セクタ／アドレス 修正項ｍ（Ｎ） ０００ ｍ（０）＝ｅ（０） ００１ ｍ（１）＝ｍ（０）−ｅ（１） ０１０ ｍ（２）＝ｍ（１）−ｅ（２）
新規な方法及び装置を提供することである。先ず、図３
Ａ及び３Ｂを参照して、本発明の方法を説明する。初期
段階３００では、電圧スペースＶが小さな電圧セクタＶ
０−ＶＮに分割される。電圧スペースとは、ここでは、
ＡＤＣが変換することのできるアナログ電圧より成る電
圧範囲を意味する。電圧スペースＶは、校正されるべき
ＭＳＢビットにより与えられる分類の数に基づいて電圧
セクタＶ０−ＶＮに分割されるのが好ましい。例えば、
３つの最上位ビットが校正される場合には、８個の電圧
セクタとなる。ステップ３０２では、最初に校正される
電圧セクタＶ０の修正項に対して初期値ｍ（０）がセッ
トされる。好ましい実施形態では、初期値はゼロ（０）
にセットされ、即ちｍ（０）＝０である。別の好ましい
実施形態では、電圧セクタＶ０に属する入力信号がＡＤ
Ｃに入力される。次いで、それに対応するデジタル値が
読み取られる。最終的に、受信したデジタル値と理想的
なデジタル値との間の残留値が計算され、そして後で電
圧セクタＶ０の修正項ｍ（０）として使用される。段階
３０２において初期値ｍ（０）が得られた後に、段階３
０３において第２の電圧セクタＶ１が選択される。好ま
しい実施形態では、校正が電圧スペースＶの最小電圧か
らスタートし、そして別の実施形態では、校正がＡＤＣ
の電圧スペースＶの中央から開始する。しかしながら、
本発明は、校正がスタートする電圧セクタＶ０−ＶＮに
限定されるものではない。校正は、段階３０４で続けら
れ、アナログ入力電圧がＡＤＣに入力される。アナログ
電圧は、入力電圧に対応するデジタル値が第１デジタル
値及び第２デジタル値と実質的に同じ大きさになるよう
に選択される。好ましい実施形態では、入力電圧は、ア
ナログ入力により与えられるデジタル出力値が上記２つ
のデジタル値の実質的に中間となるように選択される。
第１デジタル値とは、ここでは、第１制御コードがＡＤ
Ｃに入力されたときに受け取られるデジタル値を指す。
第２デジタル値とは、ここでは、第２制御コードがＡＤ
Ｃに入力されたときに受け取られるデジタル値を指す。
次の段階３０６では、第１制御コードがＡＤＣに入力さ
れ、そして受信したデジタル値ｄｏ（１）が記憶され
る。段階３０８では、第２の制御コードがＡＤＣに入力
され、そしてデジタル値ｄｏ（２）が読み取られる。次
いで、段階３１０において、２つの値の残留値ｅ（１）
がｅ（１）＝ｄｏ（２ａ）−ｄｏ（１ａ）として計算さ
れる。次いで、段階３１２において、電圧領域Ｖ１に対
する修正項ｍ（１）がｍ（０）−ｅ（１）として得られ
る。テーブル２は、残留値ｅに基づく修正項ｍの計算を
示す。 テーブル２：修正項の計算 電圧セクタ／アドレス 修正項ｍ（Ｎ） ０００ ｍ（０）＝ｅ（０） ００１ ｍ（１）＝ｍ（０）−ｅ（１） ０１０ ｍ（２）＝ｍ（１）−ｅ（２）
【００１７】好ましい実施形態では、メモリにおける修
正項のアドレスが、テーブル２に示すように、デジタル
出力で指示される。従って、テーブル２の電圧セクタＶ
０がデジタル出力「０００」で指示される場合には、修
正項ｍ（０）がメモリ位置「０００」に記憶される。ス
テップ３１６では、各電圧セクタＶ１−ＶＮに対して修
正項が見つかったかどうかチェックされる。見出される
べき電圧セクタの修正項がまだある場合には、段階３０
３−３１４が繰り返される。段階３１６の回答が肯定で
ある場合には、校正が終了される。校正情報は段階３２
０−３２４において使用され、アナログ入力がデジタル
に変換される。先ず、段階３２２において、アナログ入
力が受信される。段階３２２では、アナログ入力に関連
した修正項がメモリから読み取られる。好ましい実施形
態では、デジタル出力ビットで指示されたメモリ位置か
ら修正項が読み取られる。最後に、段階３２４では、デ
ジタル出力が、そのデジタル出力に関連した修正項で修
正される。電圧領域Ｎに対し修正項ｍ（Ｎ）で修正され
るデジタル出力は、式Ｄ（Ｃ）＝Ｄ（Ｒ）＋ｍ（Ｎ）で
表わすことができる。但し、Ｄ（ｃ）は、修正されるデ
ジタル出力であり、そしてＤ（ｒ）は、修正なしのデジ
タル出力である。
正項のアドレスが、テーブル２に示すように、デジタル
出力で指示される。従って、テーブル２の電圧セクタＶ
０がデジタル出力「０００」で指示される場合には、修
正項ｍ（０）がメモリ位置「０００」に記憶される。ス
テップ３１６では、各電圧セクタＶ１−ＶＮに対して修
正項が見つかったかどうかチェックされる。見出される
べき電圧セクタの修正項がまだある場合には、段階３０
３−３１４が繰り返される。段階３１６の回答が肯定で
ある場合には、校正が終了される。校正情報は段階３２
０−３２４において使用され、アナログ入力がデジタル
に変換される。先ず、段階３２２において、アナログ入
力が受信される。段階３２２では、アナログ入力に関連
した修正項がメモリから読み取られる。好ましい実施形
態では、デジタル出力ビットで指示されたメモリ位置か
ら修正項が読み取られる。最後に、段階３２４では、デ
ジタル出力が、そのデジタル出力に関連した修正項で修
正される。電圧領域Ｎに対し修正項ｍ（Ｎ）で修正され
るデジタル出力は、式Ｄ（Ｃ）＝Ｄ（Ｒ）＋ｍ（Ｎ）で
表わすことができる。但し、Ｄ（ｃ）は、修正されるデ
ジタル出力であり、そしてＤ（ｒ）は、修正なしのデジ
タル出力である。
【００１８】図４は、アナログ入力の関数としてデジタ
ル出力を示す。アナログ入力１０２はｘ軸に示され、そ
してデジタル出力２０４はｙ軸に示されている。又、ア
ナログ入力１０２は、ｘ軸の下の、デジタル出力４００
の対応する最上位ビット（ＭＳＢ）に対する基準として
も示されている。アナログ入力１０２がデジタル出力
「０００」に対応するときには、残留値ｅ０が「ａ」に
等しいことが明らかである。ここで、「ａ」は、測定さ
れた出力４０６Ａと理想的な出力４０４との間の差を示
す。従って、アナログ入力「０００」に対する修正項４
０６は、ＡＤＣのエラー残留値「ａ」を補償するために
「−ａ」となる。
ル出力を示す。アナログ入力１０２はｘ軸に示され、そ
してデジタル出力２０４はｙ軸に示されている。又、ア
ナログ入力１０２は、ｘ軸の下の、デジタル出力４００
の対応する最上位ビット（ＭＳＢ）に対する基準として
も示されている。アナログ入力１０２がデジタル出力
「０００」に対応するときには、残留値ｅ０が「ａ」に
等しいことが明らかである。ここで、「ａ」は、測定さ
れた出力４０６Ａと理想的な出力４０４との間の差を示
す。従って、アナログ入力「０００」に対する修正項４
０６は、ＡＤＣのエラー残留値「ａ」を補償するために
「−ａ」となる。
【００１９】図５は、本発明に基づく「電圧スペース」
及び「電圧セクタ」の概念を更に明確にするものであ
る。ＡＤＣの電圧スペース５００は、ＡＤＣが変換でき
る電圧のグループである。図５において、ＡＤＣの電圧
スペース５００は、電圧「ｍｉｎ」と「ｍａｘ」との間
の全ての入力電圧を含む。電圧セクタ５０２は、Ｖ１な
いしＶ８として示されている。校正に使用される入力電
圧を文字ａ−ｇで表わすときには、第１電圧セクタＶ１
が「ｍｉｎ」と「ａ」との間の電圧により定義される。
第２電圧セクタＶ２は、「ａ」と「ｂ」との間の電圧と
して定義され、等々となる。アナログ入力に対応するデ
ジタル出力２０４の最上位ビットは、図４の中央に示さ
れている。メモリ５０４は、修正項４０２がメモリ位置
５０６にいかに記憶されるかを示す。
及び「電圧セクタ」の概念を更に明確にするものであ
る。ＡＤＣの電圧スペース５００は、ＡＤＣが変換でき
る電圧のグループである。図５において、ＡＤＣの電圧
スペース５００は、電圧「ｍｉｎ」と「ｍａｘ」との間
の全ての入力電圧を含む。電圧セクタ５０２は、Ｖ１な
いしＶ８として示されている。校正に使用される入力電
圧を文字ａ−ｇで表わすときには、第１電圧セクタＶ１
が「ｍｉｎ」と「ａ」との間の電圧により定義される。
第２電圧セクタＶ２は、「ａ」と「ｂ」との間の電圧と
して定義され、等々となる。アナログ入力に対応するデ
ジタル出力２０４の最上位ビットは、図４の中央に示さ
れている。メモリ５０４は、修正項４０２がメモリ位置
５０６にいかに記憶されるかを示す。
【００２０】ＡＤＣの電圧セクタＶ５の校正例として、
入力電圧は「ｄ」でありそして以前に校正された電圧セ
クタＶ４の修正項はｍ（４）である。電圧を例えば１０
ビットで表わす場合には、電圧「ｄ」が「１０００００
００００」となる。「ｄ」を実質的に電圧セクタＶ４と
Ｖ５との間に来るようにいかに選択するかが明らかであ
る。この例における第１制御コードは、「０１１」（Ｖ
４を参照）であり、そして第２制御コードは、「１０
０」（Ｖ５を参照）である。第１及び第２制御コードの
デジタル出力から、残留値ｅ（５）が計算され、そして
Ｖ５に対する修正項ｍ（５）が、ｍ（５）＝ｍ（４）＋
ｅ（５）として計算される。
入力電圧は「ｄ」でありそして以前に校正された電圧セ
クタＶ４の修正項はｍ（４）である。電圧を例えば１０
ビットで表わす場合には、電圧「ｄ」が「１０００００
００００」となる。「ｄ」を実質的に電圧セクタＶ４と
Ｖ５との間に来るようにいかに選択するかが明らかであ
る。この例における第１制御コードは、「０１１」（Ｖ
４を参照）であり、そして第２制御コードは、「１０
０」（Ｖ５を参照）である。第１及び第２制御コードの
デジタル出力から、残留値ｅ（５）が計算され、そして
Ｖ５に対する修正項ｍ（５）が、ｍ（５）＝ｍ（４）＋
ｅ（５）として計算される。
【００２１】本発明による装置は、図６に示す好ましい
実施形態を参照して以下に述べる。図６は、パイプライ
ンＡＤＣと、このＡＤＣに接続された校正装置とを示
す。この図において、太線はデジタル情報を表わし、そ
して細線はアナログ情報を意味する。校正装置は、本質
的に、校正制御部６００と、遅延ブロック６０２と、デ
ジタル／アナログコンバータ１２４Ａと、マルチプレク
スユニット６０６Ａ−６０６Ｎ及び６１４と、メモリ６
１０と、デジタル遅延・ロジック６１２と、遅延ユニッ
ト６０４と、加算器６０８とを備えている。校正制御部
６００は、校正の整合を行う。校正制御部の１つのタス
クは、校正中にＡＤＣに入力されるアナログ信号を整合
することである。従って、現在校正される区分の選択
も、校正制御部の１つのタスクである。又、校正の整合
は、電圧セクタの修正項に対する初期値も与える。好ま
しい実施形態では、アナログ信号の供給は、デジタル／
アナログコンバータＤＡＣで行われる。アナログ信号
は、第１パイプライン段２０２Ａに入る前にマルチプレ
クスユニット６１４を通過する。マルチプレクスユニッ
ト６１４は、校正中にＤＡＣ１２４Ａから又は変換中に
Ｖ（ＩＮ）１０２からアナログ入力を受信する。又、マ
ルチプレクスユニット６１４は、校正制御部６００から
直接的なデジタル入力６０２も受け取り、このデジタル
情報６０２は、アナログ入力のうち、マルチプレクスユ
ニットが選択しなければならない情報を含んでいる。１
つのパイプライン段２０２Ｂが詳細に図示されている。
マルチプレクスユニット６０６Ｂは、サブＡＤＣ１００
Ｂ及び校正制御部６００からの入力を有することが明ら
かである。校正制御部６００は、デジタル接続部を経て
マルチプレクスユニット６０６Ｂに制御コード６０２Ｂ
を与える。デジタル情報６０２Ｂに基づき、マルチプレ
クスユニット６０６Ｂは、ＡＤＣ１００Ｂの比較器から
受信した情報を使用すべきか或いは比較器の情報を制御
コードに置き換えるべきかを判断することができる。マ
ルチプレクスユニット６０６Ｂは、校正されるべき段に
しか存在しない。例えば、ＡＤＣが分解能Ｎ＝１２を有
する場合に、校正されるべき段の数は１２／３＝４とな
る。校正されるべき段の数は、Ｎ／２又はＮ／３である
のが好ましいが、他の指数であってもよい。スイッチ型
キャパシタ技術（ＳＣ技術）で実施されるパイプライン
段のＤＡＣ６０６Ｂ、加算機能１２８及び増幅機能２０
６は、キャパシタ演算増幅器及び適当な基準電圧を接続
することによって実行される。校正されたパイプライン
段のアナログ機能は、１つの電圧セクタに属する各入力
電圧の同じ接続部で実行される。隣接するセクタにおい
て、これらの接続部は若干異なり、そして異なるエラー
も発生する。これらのエラーの相違が測定される。ＡＤ
Ｃ段は、アナログ入力情報に基づいてビットを発生し、
これらビットは、デジタル遅延・ロジックユニット６１
２へ通される。デジタル遅延・ロジックユニット６１２
は、残留値及び修正項を計算する。デジタル遅延・ロジ
ックユニット６１２は、異なる電圧セクタに関連した修
正項を記憶するメモリ６１０へのインターフェイスを有
する。アナログ／デジタル変換中に、比較器の出力に対
応するメモリ６１０の位置から修正項が読み取られる。
アナログ／デジタル変換中に、遅延ユニット６０４は、
修正項で修正されなかったデジタル出力データを読み取
る。遅延ユニット６０４は、デジタル出力を必要に応じ
てある程度遅延させ、デジタル出力と、そのデジタル出
力に関連した修正項が加算器６０８に同時に読み込まれ
るようにする。加算器６０８は、入力として、非修正で
且つおそらく遅延された入力信号を遅延ユニット６０４
から受信すると共に、それに対応する修正項をメモリ６
１０から受信する。加算器６０８は、これらの入力を加
算し、そして修正項で修正されたデジタル出力ビットＮ
Ｂを与える。
実施形態を参照して以下に述べる。図６は、パイプライ
ンＡＤＣと、このＡＤＣに接続された校正装置とを示
す。この図において、太線はデジタル情報を表わし、そ
して細線はアナログ情報を意味する。校正装置は、本質
的に、校正制御部６００と、遅延ブロック６０２と、デ
ジタル／アナログコンバータ１２４Ａと、マルチプレク
スユニット６０６Ａ−６０６Ｎ及び６１４と、メモリ６
１０と、デジタル遅延・ロジック６１２と、遅延ユニッ
ト６０４と、加算器６０８とを備えている。校正制御部
６００は、校正の整合を行う。校正制御部の１つのタス
クは、校正中にＡＤＣに入力されるアナログ信号を整合
することである。従って、現在校正される区分の選択
も、校正制御部の１つのタスクである。又、校正の整合
は、電圧セクタの修正項に対する初期値も与える。好ま
しい実施形態では、アナログ信号の供給は、デジタル／
アナログコンバータＤＡＣで行われる。アナログ信号
は、第１パイプライン段２０２Ａに入る前にマルチプレ
クスユニット６１４を通過する。マルチプレクスユニッ
ト６１４は、校正中にＤＡＣ１２４Ａから又は変換中に
Ｖ（ＩＮ）１０２からアナログ入力を受信する。又、マ
ルチプレクスユニット６１４は、校正制御部６００から
直接的なデジタル入力６０２も受け取り、このデジタル
情報６０２は、アナログ入力のうち、マルチプレクスユ
ニットが選択しなければならない情報を含んでいる。１
つのパイプライン段２０２Ｂが詳細に図示されている。
マルチプレクスユニット６０６Ｂは、サブＡＤＣ１００
Ｂ及び校正制御部６００からの入力を有することが明ら
かである。校正制御部６００は、デジタル接続部を経て
マルチプレクスユニット６０６Ｂに制御コード６０２Ｂ
を与える。デジタル情報６０２Ｂに基づき、マルチプレ
クスユニット６０６Ｂは、ＡＤＣ１００Ｂの比較器から
受信した情報を使用すべきか或いは比較器の情報を制御
コードに置き換えるべきかを判断することができる。マ
ルチプレクスユニット６０６Ｂは、校正されるべき段に
しか存在しない。例えば、ＡＤＣが分解能Ｎ＝１２を有
する場合に、校正されるべき段の数は１２／３＝４とな
る。校正されるべき段の数は、Ｎ／２又はＮ／３である
のが好ましいが、他の指数であってもよい。スイッチ型
キャパシタ技術（ＳＣ技術）で実施されるパイプライン
段のＤＡＣ６０６Ｂ、加算機能１２８及び増幅機能２０
６は、キャパシタ演算増幅器及び適当な基準電圧を接続
することによって実行される。校正されたパイプライン
段のアナログ機能は、１つの電圧セクタに属する各入力
電圧の同じ接続部で実行される。隣接するセクタにおい
て、これらの接続部は若干異なり、そして異なるエラー
も発生する。これらのエラーの相違が測定される。ＡＤ
Ｃ段は、アナログ入力情報に基づいてビットを発生し、
これらビットは、デジタル遅延・ロジックユニット６１
２へ通される。デジタル遅延・ロジックユニット６１２
は、残留値及び修正項を計算する。デジタル遅延・ロジ
ックユニット６１２は、異なる電圧セクタに関連した修
正項を記憶するメモリ６１０へのインターフェイスを有
する。アナログ／デジタル変換中に、比較器の出力に対
応するメモリ６１０の位置から修正項が読み取られる。
アナログ／デジタル変換中に、遅延ユニット６０４は、
修正項で修正されなかったデジタル出力データを読み取
る。遅延ユニット６０４は、デジタル出力を必要に応じ
てある程度遅延させ、デジタル出力と、そのデジタル出
力に関連した修正項が加算器６０８に同時に読み込まれ
るようにする。加算器６０８は、入力として、非修正で
且つおそらく遅延された入力信号を遅延ユニット６０４
から受信すると共に、それに対応する修正項をメモリ６
１０から受信する。加算器６０８は、これらの入力を加
算し、そして修正項で修正されたデジタル出力ビットＮ
Ｂを与える。
【００２２】校正に必要とされる要素は、校正されるべ
きＡＤＣ内にあるのが好ましいが、本発明は、このよう
な実施形態に限定されるものではない。校正装置は、Ａ
ＤＣの外部にあってもよい。校正に使用される要素は、
ソフトウェアで実施されるが、個別の論理的要素又はＡ
ＳＩＣ要素であってもよい。当業者に明らかなように、
ＡＤＣは、添付図面に示されたもの以外の要素を含んで
もよいが、それらについて述べることは、本発明の要旨
ではない。上述した説明は、本発明を例示するものに過
ぎず、本発明を何ら限定するものではない。当業者であ
れば、上記実施形態を本発明の範囲内で変更できるの
で、本発明は、特許請求の範囲によってのみ限定される
ものとする。 ［図面の簡単な説明］
きＡＤＣ内にあるのが好ましいが、本発明は、このよう
な実施形態に限定されるものではない。校正装置は、Ａ
ＤＣの外部にあってもよい。校正に使用される要素は、
ソフトウェアで実施されるが、個別の論理的要素又はＡ
ＳＩＣ要素であってもよい。当業者に明らかなように、
ＡＤＣは、添付図面に示されたもの以外の要素を含んで
もよいが、それらについて述べることは、本発明の要旨
ではない。上述した説明は、本発明を例示するものに過
ぎず、本発明を何ら限定するものではない。当業者であ
れば、上記実施形態を本発明の範囲内で変更できるの
で、本発明は、特許請求の範囲によってのみ限定される
ものとする。 ［図面の簡単な説明］
【図１Ａ】フラッシュＡＤＣを示す図である。
【図１Ｂ】２段階フラッシュＡＤＣを示す図である。
【図２】パイプラインＡＤＣを示す図である。
【図３Ａ】本発明の方法を説明する図である。
【図３Ｂ】本発明の方法を説明する図である。
【図４】アナログ入力の関数としてデジタル出力の残留
値を示す図である。
値を示す図である。
【図５】ＡＤＣの電圧スペースを示すと共に、それをい
かに電圧領域に分割するかを示す図である。
かに電圧領域に分割するかを示す図である。
【図６】本発明によるパイプラインＡＤＣの好ましい実
施形態を示す図である。
施形態を示す図である。
─────────────────────────────────────────────────────
フロントページの続き
(58)調査した分野(Int.Cl.7，ＤＢ名)
H03M 1/00 - 1/88
Claims (22)
- 【請求項１】 アナログ／デジタルコンバータに供給さ
れたアナログ信号に応答して得たデジタル値の修正項に
初期値を与え(302)、 アナログ／デジタルコンバータの入力に、校正されるべ
き電圧セクタに含まれた入力電圧を供給し(304)、この
入力電圧は、その入力電圧に対応するデジタル値が第１
デジタル値及び第２デジタル値と実質的に同じ大きさで
あるように選択され、 アナログ／デジタルコンバータに第１制御コードを供給
し(306)、その際に、コンバータの出力として第１デジ
タル値が得られ、 アナログ／デジタルコンバータに第２制御コードを供給
し(308)、その際に、コンバータの出力として第２デジ
タル値が得られ、 校正されるべき電圧セクタの残留値を第１及び第２デジ
タル値の差として計算し(310)、 電圧セクタに関連した修正項であって第１電圧セクタの
修正項の初期値である修正項を、隣接する校正電圧セク
タの修正項を電圧セクタの残留値に加算することにより
計算し(312)、 アナログ／デジタルコンバータを使用して、電圧スペー
スの電圧セクタに含まれた信号をアナログ形態からデジ
タル形態に変換するときに、アナログ／デジタルコンバ
ータから得たデジタル値を修正項で修正するのに使用す
るために、電圧セクタに関連した修正項をメモリに記憶
し(314)、 電圧セクタをアナログ／デジタルコンバータの電圧スペ
ースにおける次の電圧セクタに置き換え、 各電圧セクタに対し修正項が見つかるまで先の７つの段
階を繰り返し(318)、 アナログ信号がデジタル信号に変換されたときに得られ
たデジタル値をコンバータから読み取り(320)、 そのデジタル値に対応する修正項をメモリから読み取り
(322)、 上記デジタル値を上記修正項で修正し(324)、そして 変換中に先の３つの段階を繰り返す、 という段階を含むことを特徴とするアナログ／デジタル
コンバータの校正方法。 - 【請求項２】 デジタル値に対する修正項の初期値を計
算するときに、アナログ／デジタルコンバータの入力
に、第１電圧セクタに含まれた入力電圧を供給し、 入力電圧から変換されたデジタル値を読み取り、 出力として得られたデジタル値と、入力電圧に対応する
理想的なデジタル値との間の残留値を計算し、そして アナログ／デジタルコンバータを使用して、電圧スペー
スの第１電圧セクタに含まれた信号をアナログ形態から
デジタル形態に変換するときに、アナログ／デジタルコ
ンバータから得たデジタル値を修正項で修正するのに使
用するために、上記残留値に等しい修正項をメモリに記
憶し、上記修正項は、更に、後続する電圧セクタの修正
項を計算するときに校正の初期値として適用することが
できる請求項１に記載の方法。 - 【請求項３】 デジタル値に対する修正項の初期値とし
てゼロ(０)にセットする請求項１に記載の方法。 - 【請求項４】 実質的に電圧スペースの中央から第１電
圧セクタを選択し、 アナログ／デジタルコンバータにおいて電圧スペースの
中央より高い電圧レベルにある１つ以上の電圧セクタに
対して修正項を形成し、そして アナログ／デジタルコンバータにおいて電圧スペースの
中央より低い電圧レベルにある１つ又は多数の電圧セク
タに対して修正項を形成する請求項１、２又は３に記載
の方法。 - 【請求項５】 アナログ／デジタルコンバータに供給さ
れる制御コードでアナログ／デジタルコンバータの動作
を制御して、１つ以上の比較器の出力がアナログ／デジ
タルコンバータにおいて制御コードに基づくビットに置
き換えられるようにする請求項１に記載の方法。 - 【請求項６】 第１デジタル値を少なくとも２回は形成
し、そして上記２つ以上のデジタル値に基づく第１平均
値を形成し、 第２デジタル値を少なくとも２回は形成し、そして上記
２つ以上のデジタル値に基づく第２平均値を形成し、そ
して 上記第１及び第２平均値の差として残留値を計算する請
求項１又は２に記載の方法。 - 【請求項７】 校正されるべき電圧セクタの残留値を少
なくとも２回は形成し、そして 先の段階で形成された２つ以上の残留値により残留値の
平均値を形成し、この平均値は電圧セクタの修正項の計
算に使用される請求項１又は２に記載の方法。 - 【請求項８】 デジタル値に対する修正項を計算すると
きにアナログ／デジタルコンバータの最下位ビットに対
応するデジタル値を残留値から減算する請求項１に記載
の方法。 - 【請求項９】 電圧セクタの修正項を、１つ以上の比較
器の出力により指示されたメモリ位置に記憶し、そして 変換中に１つ以上の比較器の出力により指示されたメモ
リ位置から電圧セクタの修正項を読み取る請求項１に記
載の方法。 - 【請求項１０】 アナログ／デジタルコンバータに供給
されるアナログ電圧をデジタル／アナログコンバータで
形成する請求項１に記載の方法。 - 【請求項１１】 アナログ／デジタルコンバータは、パ
イプライン型アナログ／デジタルコンバータである請求
項１に記載の方法。 - 【請求項１２】 アナログ／デジタルコンバータを校正
するための校正装置において、 アナログ／デジタルコンバータに供給されたアナログ信
号に応答して得たデジタル値の修正項に初期値を与える
手段(600)と、 アナログ／デジタルコンバータの入力信号に、校正され
るべき電圧セクタに含まれた入力電圧を供給する手段(1
24A)とを備え、この入力電圧は、その入力電圧に対応す
るデジタル値が第１デジタル値及び第２デジタル値と実
質的に同じ大きさであるように選択され、 アナログ／デジタルコンバータに第１制御コードを供給
する手段(600)を更に備え、その際に、コンバータの出
力として第１デジタル値が得られ、 アナログ／デジタルコンバータに第２制御コードを供給
する手段(600)を更に備え、その際に、コンバータの出
力として第２デジタル値が得られ、 更に、校正されるべき電圧セクタの残留値を第１及び第
２デジタル値の差として計算する手段(612)と、 電圧セクタに関連した修正項であって第１電圧セクタの
修正項の初期値である修正項を、隣接する校正電圧セク
タの修正項を電圧セクタの残留値に加算することにより
計算する手段(612)と、 アナログ／デジタルコンバータを使用して、電圧スペー
スの電圧セクタに含まれた信号をアナログ形態からデジ
タル形態に変換するときに、アナログ／デジタルコンバ
ータから得たデジタル値を修正項で修正するのに使用す
るために、電圧セクタに関連した修正項をメモリ(610)
に記憶するための手段(612)と、 電圧セクタをアナログ／デジタルコンバータの電圧スペ
ースにおける次の電圧セクタに置き換える手段(600)
と、 各電圧セクタに対して修正項が見つかるまで先の７つの
段階を繰り返すための手段(600)と、 アナログ信号がデジタル信号に変換されたときに得られ
たデジタル値をコンバータから読み取るための手段(60
4)と、 そのデジタル値に対応する修正項をメモリから読み取る
ための手段(608)と、 上記デジタル値を上記修正項で修正するための手段(60
8)と、 変換中に先の３つの段階を繰り返すための手段(608)と
を備えたことを特徴とする校正装置。 - 【請求項１３】 上記校正装置は、更に、 デジタル値に対する修正項の初期値を計算するときに、
アナログ／デジタルコンバータへの信号に、第１電圧セ
クタに含まれた入力電圧を供給する手段と、 入力電圧から変換されたデジタル値を読み取る手段と、 出力として得られたデジタル値と、入力電圧に対応する
理想的なデジタル値との間の残留値を計算する手段と、 アナログ／デジタルコンバータを使用して、電圧スペー
スの第１電圧セクタに含まれた信号をアナログ形態から
デジタル形態に変換するときに、アナログ／デジタルコ
ンバータから得たデジタル値を修正項で修正するのに使
用するために、上記残留値に等しい修正項をメモリに記
憶するための手段とを備え、上記修正項は、更に、後続
する電圧セクタの修正項を計算するときに校正の初期値
として適用できる請求項１２に記載の校正装置。 - 【請求項１４】 上記校正装置は、デジタル値に対する
修正項の初期値としてゼロ(０)にセットする手段を備え
た請求項１２に記載の校正装置。 - 【請求項１５】 上記校正装置は、 実質的に電圧スペースの中央から第１電圧セクタを選択
する手段と、 アナログ／デジタルコンバータにおいて電圧スペースの
中央より高い電圧レベルにある１つ以上の電圧セクタに
対して修正項を形成する手段と、 アナログ／デジタルコンバータにおいて電圧スペースの
中央より低い電圧レベルにある１つ又は多数の電圧セク
タに対して修正項を形成する手段とを備えた請求項１
２、１３又は１４に記載の校正装置。 - 【請求項１６】 上記校正装置は、アナログ／デジタル
コンバータに供給される制御コードでアナログ／デジタ
ルコンバータの動作を制御して、１つ以上の比較器の出
力をアナログ／デジタルコンバータにおいて制御コード
に基づくビットに置き換えるようにする手段を備えた請
求項１２に記載の校正装置。 - 【請求項１７】 上記校正装置は、 第１デジタル値を少なくとも２回は形成しそして上記２
つ以上のデジタル値に基づいて第１平均値を形成する手
段と、 第２デジタル値を少なくとも２回は形成しそして上記２
つ以上のデジタル値に基づいて第２平均値を形成する手
段と、 上記第１及び第２平均値の差として残留値を計算する手
段とを備えた請求項１２又は１３に記載の校正装置。 - 【請求項１８】 上記校正装置は、 校正されるべき電圧セクタの残留値を少なくとも２回は
形成する手段と、 先の段階で形成された２つ以上の残留値により残留値の
平均値を形成する手段とを備え、この平均値は、電圧セ
クタの修正項の計算に使用される請求項１２又は１３に
記載の校正装置。 - 【請求項１９】 上記校正装置は、デジタル値に対する
修正項を計算するときにアナログ／デジタルコンバータ
の最下位ビットに対応するデジタル値を残留値から減算
する手段を備えた請求項１２に記載の校正装置。 - 【請求項２０】 上記校正装置は、電圧セクタの修正項
を、１つ以上の比較器の出力により指示されたメモリ位
置に記憶するための手段と、 変換中に１つ以上の比較器の出力により指示されたメモ
リ位置から電圧セクタの修正項を読み取るための手段と
を備えた請求項１２に記載の校正装置。 - 【請求項２１】 上記校正装置は、アナログ／デジタル
コンバータに供給されるアナログ電圧をデジタル／アナ
ログコンバータで形成するための手段を備えた請求項１
２に記載の校正装置。 - 【請求項２２】 アナログ／デジタルコンバータは、パ
イプライン型アナログ／デジタルコンバータである請求
項１２に記載の校正装置。
Applications Claiming Priority (3)
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|---|---|---|---|
| FI19992001 | 1999-09-20 | ||
| FI992001A FI107482B (fi) | 1999-09-20 | 1999-09-20 | Menetelmä analogia-digitaalimuuntimen kalibroimiseksi sekä kalibrointilaite |
| PCT/FI2000/000790 WO2001022594A1 (en) | 1999-09-20 | 2000-09-19 | Method of calibrating an analog-to-digital converter, and a calibration equipment |
Publications (2)
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|---|---|
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|---|---|---|---|
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| US6570523B1 (en) * | 2002-02-13 | 2003-05-27 | Intersil Americas Inc. | Analog to digital converter using subranging and interpolation |
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