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Gebiet der
Erfindung
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Die
Erfindung betrifft Analog-zu-Digital-Wandler (Konverter). Die Erfindung
betrifft besonders die Kalibrierung eines Analog-zu-Digital-Wandlers.
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Hintergrund
der Erfindung
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Telekommunikation
ist einer der am schnellsten wachsenden Geschäftsbereiche und daher wird
eine fortwährend
anwachsende Menge an Daten durch mobile und feste Telekommunikationsnetzwerke übertragen.
Telekommunikationssysteme sind digital, aber die Welt um sie herum
ist analog; daher benötigen
wir Analog-zu-Digital-Wandler (ADCs). Wenn wir sprechen, erzeugen
ein analoges Signal und die Stimme, die wir hören, ist auch analog. Zusätzlich ist
elektromagnetische Strahlung, die digitale Signale durch die Luft
von einem mobilen Telefon zu einer Basisstation trägt, analog.
Jedoch werden diese analogen Signale im digitalen Format verarbeitet,
da die digital Welt toleranter für
Störungen
aus verschiedensten Fehlerquellen ist. Ein anderer Grund für die Verarbeitung
von Signalen in digitalem Format besteht darin, dass die Entwurfsautomatisierung der
digitalen Schaltkreise uns ermöglicht,
komplexere digitale Schaltkreise zu entwerfen.
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Der
ADC ist eine Einrichtung, die ein kontinuierliches analoges Signal
in ein diskretes und quantifiziertes digitales Signal wandelt (bzw.
konvertiert). Der Durchsatz des ADC begrenzt meist den Durchsatz
des digitalen Systems, das mit analogen Eingaben arbeitet. Durchsatz
ist die Anzahl an Wandlungen, die in einer bestimmten Periode (Zeitabschnitt)
verarbeitet werden. Die Rate der Informationsübertragung kann die Kanalkapazität (C) nicht überschreiten.
Die maximale Kanalkapazität
lässt sich
durch Anwendung des Harley-Shannon-Gesetzes berechnen. Die maximale
Kanalkapazität
C für ein
System, das eine Bandbreite B und ein Signal-zu-Rausch-Leistungsverhältnis NSR2 besitzt, beträgt: C =
Blog(SNR2 + 1)
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Das
SNR kann durch Entwurf eines genaueren (akkurateren) ADC erhöht werden
der mehr Informationen in einem Taktzyklus verarbeiten kann. Die
Bandbreite kann erhöht
werden durch Hinzufügen
von Geschwindigkeit, d.h. durch Entwerfen eines Konverters, die
mehr Taktzyklen in einer Zeiteinheit besitzt.
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Für einen
ADC mit hoher Geschwindigkeit und hoher Genauigkeit erzeugt eine
Pipeline-Architektur die besten Ergebnisse. In dem Pipeline-ADC
sind wenige relativ einfache Pipeline-Stufen in Reihe verbunden. Jede
dieser Stufen erzeugt einen Teil der gesamten Ausgabebits des ADC.
Die Pipeline-Architektur ist effizient im Hinblick auf die Verlustleistung.
Trotz der Tatsache, dass die Verlustleistung in einer Basisstation
einen nicht so kritischen Parameter wie in einer Mobilstation darstellt,
ist sie dennoch ernsthaft in Betracht zu ziehen.
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WO
99/729042 offenbart die Korrektur von Fehlern in N digitalen Wörtern, die
durch N + 1 Analog-zu-Digital-Wandler in Pipeline-Anordnung erzeugt
wurden. In WO 99/729042 werden N digitale Wörtern durch N Gruppen von Pipeline-Registern synchronisiert
und die synchronisierte N digitale Wörter werden entweder durch
eine Erhöhungs-
oder eine Verringerungsoperation korrigiert.
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US 5,870,041 offenbart einen
digital kompensierten Analog-zu-Digital-Wandler zum Bereitstellen
verbesserter Linearität
durch Erzeugung von Kalibrierungswerten, die eine höhere Auflösung besitzen
als das Ausgabesignal, das während
einer normalen Wandlung erzeugt wurde.
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US 5,677,692 offenbart einen
N-bit A/D-Wandler mit 2
N-Zellen, die in
Kaskade verbunden sind, wobei die Startzelle ein analoges Eingangssignal
empfängt
und jede Zelle eine Bestimmungsoperation durchführt, um ein Bestimmungssignal
zu erzeugen.
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US 5,635,937 präsentiert
einen mehrstufigen Analog-zu-Digital-Wandler in Pipeline-Anordnung,
der Eigenschaften, wie hohe Geschwindigkeit und hohe Auflösung auf
einem kleinen Chipbereich unter Verwendung eines CMOS-Prozesses
hervorbringt.
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Die
Anpassung analoger Komponenten, wie z.B. Kapazitäten und Transistoren, ist noch
ein Problem bei integrierten Schaltungen bzw. Schaltkreisen. Jede
Fehlanpassung reduziert die Ausbeute. Die Fehlanpassung kann gemessen
werden und der Fehler, den sie verursacht, kann durch digitale Berechnungen
korrigiert werden, wenn ein bestimmter zusätzlicher Schaltkreis implementiert
wird. Dies wird Kalibrierung genannt. Zusätzlich zur digitalen Kalibrierung,
wurden analoge und mechanische Kalibrierungsverfahren entwickelt.
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Aufgabe der
Erfindung
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Die
Aufgabe der vorliegenden Erfindung besteht darin, ein Verfahren
zur Kalibierung eines Analog-zu-Digital-Wandlers bereitzustellen,
wobei das Verfahren leicht und schnell auszuführen ist.
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Eine
andere Aufgabe der vorliegenden Erfindung besteht darin, eine Ausstattung
zum Kalibrieren (Kalibrierausstattung) eines Analog-zu-Digital-Wandlers
bereitzustellen.
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Zusammenfassung
der Erfindung
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Die
vorliegende Erfindung stellt ein Kalibrierverfahren für einen
Analog-zu-Digital-Wandler
zur Verfügung,
das einen Anfangswert für
einen Korrekturterms eines digitale Wertes angibt, der als Antwort
auf ein analoges Signal, das in den Analog-zu-Digital-Wandler eingespeist
wurde, erhalten worden, das eine Eingabe in den Analog-zu-Digital-Wandler
mit einer Eingangsspannung, die in dem zu kalibrierenden Spannungssektor enthalten
ist, einspeist, wobei die Eingangsspannung derart ausgewählt wird,
dass ein digitaler Wert, der der Eingangsspannung entspricht, im
Wesentlichen von derselben Größe wie ein
erster digitaler Wert und ein zweiter digitaler Wert ist, das einen
ersten Steuerkode in den Analog-zu-Digital-Wandler einspeist, woraufhin der
erste digitale Wert als die Ausgabe des Wandlers erhalten wird,
das einen zweiten Steuercorde in den Analog-zu-Digital-Wandler einspeist,
woraufhin der zweite digitale Wert als die Ausgabe des Wandlers
erhalten wird, das einen Rest des zu kalibrierenden Spannungssektors
als eine Differenz des zweiten und des ersten digitalen Wertes berechnet,
das einen Korrekturterm, der sich auf den Spannungssektor bezieht,
berechnet, wobei der Korrekturterm der Anfangswert des Korrekturterms
in dem ersten Spannungssektor ist, durch Hinzufügen des Korrekturterms des
benachbarten kalibrierten Spannungssektors zu dem Rest des Spannungssektors,
das in einem Speicher den Korrekturterm, der sich auf den Spannungssektor
bezieht, speichert, um bei einer Korrektur des digitalen Wertes,
der aus dem Analog-zu-Digital-Wandler erhalten wurde, mit dem Korrekturterm
zu verwenden, wenn der Analog-zu-Digital-Wandler
verwendet wird, um ein Signal zu wandeln, das in den Spannungssektor
des Spannungsraumes enthalten ist, von einem analogen in ein digitales
Format, das den Spannungssektor mit dem nächsten Spannungssektor in den
Spannungsraum des Analog-zu-Digital-Wandlers ersetzt, das die vorhergehende
sieben Schritte wiederholt bis ein Korrekturterm für jeden
Spannungssektor gefunden wurde, das aus dem Wandler die erhaltenen
digitalen Werte ausliest, wenn das analoge Signal in ein digitales
Signal gewandelt wird, das aus dem Speicher den Korrekturterm ausliest,
der dem digitalen Wert entspricht, das den digitalen Wert mit dem
Korrekturterm korrigiert, dass die vorhergehenden drei Schritte
während
der Wandlung wiederholt.
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Die
vorliegende Erfindung stellt außerdem
eine Kalibrierausstattung zur Kalibrierung eines Analog-zu-Digital-Wandlers
bereit, wobei die Kalibrierausstattung umfasst Mittel zum Angeben
eines Anfangswertes für
einen Korrekturterms eines digitalen Wertes, der als Antwort auf
ein analoges Signal, das in den Analog-zu-Digital-Wandler eingespeist wurde, erhalten
wurde, Mittel zum Einspeisen eines Eingangssignals in den Analog-zu-Digital-Wandler
mit einer Eingangsspannung, die in dem zu kalibrierenden Spannungssektor
enthalten ist, wobei die Eingangsspannung derart ausgewählt wird,
dass ein digitaler Wert, der der Eingangsspannung entspricht, im
Wesentlichen von derselben Größe ist als
ein erster digitaler Wert und ein zweiter digitaler Wert, Mittel
zum Einspeisen eines ersten Steuerkodes in den Analog-zu-Digital-Wandler,
woraufhin der erste digitale Wert als die Ausgabe des Wandlers erhalten
wird, Mittel zum Einspeisen eines zweiten Steuerkodes in den Analog-zu-Digital-Wandler,
woraufhin der zweite digitale Wert als die Ausgabe des Wandlers
erhalten wird, Mittel zum Berechnen eines Restes des zu kalibrierenden
Spannungssektors als eine Differenz des zweiten und des ersten digitalen
Wertes, Mittel zum Berechnen eines Korrekturterms, der sich auf
den Spannungssektor bezieht, wobei der Korrekturterm der Anfangswert
des Korrekturterms in dem ersten Spannungssektor ist, durch Hinzufügen des Korrekturterms
des benachbarten kalibrierten Spannungssektors zu dem Rest des Spannungssektors,
Mittel zum Speichern in einem Speicher des Korrekturterms, der sich
auf den Spannungssektor bezieht, um bei der Korrektur des digitalen
Wertes verwendet zu werden, der von dem Analog-zu-Digital-Wandler
erhalten wurde, mit dem Korrekturterm, wenn der Analog-zu-Digital-Wandler
verwendet wird, um ein Signal, das in dem Spannungssektors des Spannungsraumes
erhalten ist, von einer analogen in eine digitale Form zu wandeln,
Mittel zum Ersetzen des Spannungssektors mit dem nächsten Spannungssektor
in dem Spannungsraum des Analog-zu-Digital-Wandlers, Mittel zum
Wiederholen der vorhergehenden sieben Schritte bis ein Korrekturterm
für jeden
Spannungssektor gefunden wurde, Mittel zum Lesen aus dem Wandler
den erhaltenen digitalen Wert, wenn das analoge Signal in ein digitales
Signal gewandelt wird, Mittel zum Lesen aus dem Speicher den Korrekturterm,
der dem digitalen Wert entspricht, Mittel zum Korrigieren des digitalen
Wertes mit dem Korrekturterm, Mittel zum Wiederholen der vorhergehenden
drei Schritte während
der Wandlung.
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Die
Erfindung betrifft Kalibrierung eines Analog-zu-Digital-Wandlers
(ADC). In einem bevorzugten Ausführungsbeispiel
ist der ADC ein Pipeline-ADC. In dem erfindungsgemäßen Verfahren
besteht die Aufgabe darin, den Spannungsraum des ADC in Eingangsspannungssektoren
aufzuspalten und einen Korrekturterm für eine digitale Ausgabe zu
finden, die als Ausgabe zur analogen Eingabe empfangen wurde. Die
Kalibrierung kann während
einer Analog-zu-Digital-Wandlung digitale Ausgabe mit den entsprechenden
Korrekturterm korrigiert werden. Die Kalibrierausstattung, die durch
die Erfindung repräsentiert
wird, kann innerhalb des zu kalibrierenden ADC hergestellt werden
oder sie kann zu dem ADC extern angeordnet sein. Die Erfindung ist
nicht darauf beschränkt,
ob die Kalibrierausstattung intern oder extern ist.
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Vorteil
der vorliegenden Erfindung besteht darin, dass sie ein präzises Verfahren
zum Auffinden von Fehlern zwischen dem empfangenen und erwarteten
Ausgaben in einem Analog-zu-Digital-Wandler zur Verfügung stellt.
Dies erzeugt eine Basis zur Umsetzung eines ADC mit hoher Auflösung.
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Kurze Beschreibung
der Zeichnungen
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Die
vorliegende Erfindung wird im Folgenden unter Bezugnahme auf die
begleitenden Zeichnungen erläutert,
in denen
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1A eine
Ansicht eines Flash-ADC ist;
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1B eine
Ansicht eines Zweistufen-Flash-ADC ist;
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2 eine
Ansicht eines Pipeline-ADC ist;
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3A, 3B eine
Ansicht des erfindungsgemäßen Verfahrens
zeigen;
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4 Reste
einer digitalen Ausgabe als eine Funktion einer analogen Eingabe
zeigt;
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5 eine
Ansicht eines Spannungsraums des ADC und davon, wie er in Spannungsbereiche
unterteilt ist, ist;
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6 ein
bevorzugtes Ausführungsbeispiels
des Pipeline-ADC gemäß der Erfindung
zeigt.
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Detaillierte
Beschreibung der Erfindung
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Die
Erfindung wird im Folgenden unter Bezug auf die begleitenden Zeichnungen
beschrieben. 1 zeigt einen einfachen
Flash-ADC 100, der der einfachste Analog-zu-Digital-Wandler
ist. Wie in 1 veranschaulicht, besteht
der Flash-ADC 100 aus
Komparatoren (Vergleichern) 108A bis 108N, die
eine Eingangsspannung 102 mit entsprechenden Referenzspannungen 110A bis 110N vergleichen.
B ist hier die Auflösung in
Bits und der Eingangsbereich des ADC 100 ist von 0 bis
VR. V(IN) 102 ist die analoge Eingangsspannung und
BO(0) bis BO(B – 1) 104A bis 104N sind
die Ausgangsbits der jeweiligen Komparatoren 108A ... 108N. Ein „Sample-and-Hold"-Schaltkreis (S/H) 106 ist
nicht notwendig, aber verbessert die Genauigkeit, falls Hochfrequenzeingangssignale 102 gewan delt
werden. Die Referenzspannungen 110A bis 110N können mit
einer Widerstandskette und Spannungspuffern erzeugt werden.
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Flash-Wandler
sind die schnellsten ADCs, aber ihre Leistungsaufnahme und die Die-Fläche wächst exponentiell
mit steigender Genauigkeit. Anpassungsprobleme und Probleme, die
durch die anwachsende Die-Fläche
verursacht werden, begrenzen die Genauigkeit des Flash-ADC. Zusätzlich führt eine
große
Anzahl von Komparatoren zu einer hohen Leistungsaufnahme. Nur Auflösungen bis
zu 7 Bits sind für
Flash-ADCs praktikabel. Ein Flash-ADC mit einer 500 Ms/s-Wandlungsrate und
Genauigkeit von 6 Bits wurde berichtet. Andererseits wurde eine
Genauigkeit von 8 Bits mit einer 25 Ms/s-Wandlungsrate erreicht.
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Ein
fortschrittlicher ADC, d.h. ein 2-Schritt-Flash-ADC 120 ist
in 1B gezeigt. Die Wandlung des Signals von analog
zu digital wird in zwei Schritten vollzogen. Der erste Schritt oder
der erste Flash-ADC 100A erzeugt B1 digitale Bits 122,
die dann in eine analoge Spannung 126 mittels eines Analog-zu-Digital-Wandlers 124 zurückgewandelt
werden. Die erzielte Spannung 126 wird von der Eingangsspannung 102 durch
einen Addierer 128 abgezogen und der Rest 130 wird
in den nächsten
Flash-ADC 100B eingespeist. Die zweite Stufe oder der zweite
Flash-ADC 100B produziert N – B1 gering wertigsten Bits
(bzw. Less Significant Bits) 132, wobei N sich auf die
Auflösung
in Bits des ADC bezieht.
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Der
2-Schritt-Flash-ADC 120 hat eine geringere Wandlungsgeschwindigkeit
als der einfache Flash-ADC 100, aber der 2-Schritt-Flash-ADC 120 benötigt nur
2·2N/2-Wandler 108A bis 108N.
Da der 2-Schritt-Flash-ADC 120 weniger Hardware besitzt
und die Wandlung in zwei Schritten vollzogen wird, ist es möglich, mehr
Genauigkeit zu erzielen. Genauigkeit von 12 Bits mit einer 50 Ms/s-Sampling-Rate bzw.
Abtastrate wurde für
einen 2-Schritt-Flash-ADC berichtet. Dieselbe Genauigkeit wurde
auch mit einer Geschwindigkeit von 128 Ms/s erreicht. Jedoch war
in diesem Fall die Verlustleistung unpraktikabel hoch.
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Falls
ein ADC mehr als zwei Schritte aufweist, wird er ein Mehrschritt-
oder Subranging-ADC genannt. Zusätzliche
Schritte reduzieren die Anzahl benötigter Hardware, aber es wird
mehr Zeit für
die Wandung benötigt.
Falls eine „Sample-and-Hold"-Funktion zwischen
die Schritte hinzugefügt
wird, dann wird der Wand ler ein Pipeline-ADC genannt. In dem Pipeline-ADC
gibt es mehrere Abtastwerte (Samples), die zur selben Zeit einer
Wandlung unterworfen werden, wohingegen in dem Mehrfachschritt-ADC
nur ein Abtastwert (Sample) zu einem bestimmten Zeitpunkt gewandelt
wird. Die meist gebräuchlichste
Topologie bei den ADCs, die eine hohe Geschwindigkeit und hohe Genauigkeit
zur gleichen Zeit aufweisen sollen, ist die Pipeline-Topologie.
Einige Hersteller zielen darauf ab, eine 12-Bit-Auflösung
ohne jegliche Kalibrierung zu erreichen. Selbst ein kalibrationsfreier
ADC mit 14 Bits wurde berichtet. Jedoch setzen diese Arten von Auflösungen hohe
Anforderungen für
die Anpassung der Kapazitäten
und der anderen Komponenten in dem Wandler. Die Anpassungsanforderungen
können
mit Kalibrierung reduziert werden. Genauigkeit von 16 Bits wurde
mit Kalibrierung berichtet.
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Ein
Blockdiagramm eines Pipeline-ADC 200 ist in 2 gegeben.
Die dickeren Linien repräsentieren die
digitalen Signale und die dünneren
Linien sind die analogen Signale. Der Konverter besteht aus N Pipeline-Stufen 202A bis 202N.
Das gesampelte bzw. abgetastete analoge Eingangssignal 102A wird
in einer ersten Stufe 202A verarbeitet und dann in eine
zweite Pipeline-Stufe 202B eingespeist und weiter zu den
letzteren Stufen. Der ADC 100B innerhalb der Pipeline-Stufe 202B wandelt
die analoge Eingabe 102B in ein digitales Wort 204B mit
B Bit. Die Flash-Topologie wird gewöhnlich für den ADC 100A verwendet,
da die kritischste Eigenschaft die Wandlungsgeschwindigkeit ist.
Die MSB-Bits werden in ersten Stufe 202A gewandelt und
die LSB-Bits in der nth-Stufe 202N.
Der Analog-zu-Digital-Wandler
(DAC) 124 wandelt das digitale Wort 204B zurück in eine
analoge Spannung V(D) 126. Diese Spannung 126 wird
dann in einem Addierer 128 von der Eingangsspannung V(IN) 102A abgezogen
und das Ergebnis 130 wird in dem Verstärker 206 mit der Verstärkung von
2B verstärkt.
Die folgende Stufe sampelt (tastet) die verstärkte Spannung 102C (ab).
Stufen 202A bis 202N-1 von 1 bis n – 1 sind ähnlich.
Die letzte Stufe 202N wandelt nur ihre Eingangsspannung 102N in
B LSB Bits 204N. Das digitale Ausgangswort 204 des
ADC 200 steht bereit, wenn die Vergleichsfunktion der letzten Stufe 202N fertig
ist. Der digitale Verzögerungsblock 208 fügt verschiedene
Verzögerungen
in die Ausgaben der verschiedenen Pipeline-Stufen 202A ... 202N ein,
sodass jedes Bit des Wandlungsergebnisses gleichzeitig an dem Ausgang
verfügbar
ist.
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Die
Auflösung
des Wandlers 200 der 2 ist einfach
die Anzahl der Stufen N multipliziert mit der Auflösung B einer
Stufe 202A ... 202N. Im Prinzip ist eine Erhöhung der
Auflösung
eines Pipeline-ADC leicht durch ledigliches Hinzufügen von
Pipeline-Stufen durchzuführen.
Jedoch beginnen die Nichtidealitäten
die Genauigkeit an einem gewissen Punkt zu begrenzen. Hinzufügen der
Auflösung
durch Hinzufügen
von Stufen hat keinen Effekt auf die Abtastfrequenz (bzw. Sampling
frequency) fS oder den Durchsatz. Stattdessen
werden die Latenz, die Verlustleistung und die Die-Fläche linear
erhöht.
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Ein
Pipeline-ADC besitzt einige typische Fehlerquellen, die die Leistung
des ADC begrenzen. Einige dieser Fehler können teilweise mit zusätzlichen
Schaltkreisen korrigiert werden. Ein Fehler in der Übertragungsfunktion
einer Pipeline-Stufe besteht typischerweise in einem der folgenden:
a) Verstärkungsfehler,
b) Komparator-Offset-Fehler, c) Offset der Pipeline-Stufe, d) Fehler
aufgrund der endlichen Verstärkung
des Operationsverstärkers.
Die Fehlanpassung der Kapazitäten
ist die üblichste
Quelle des Verstärkungsfehlers.
Wenn es Offset-Fehler gibt, z.B. in zwei der drei Komparatoren,
verändert
sich die Ausgabe des ersten Komparators bei einer zu geringen Eingangsspannung,
d.h. der Komparator hat einen Offset Voff.
Dies verursacht, dass sich die Ausgabe des DAC bei einer falschen
analogen Eingangsspannung ändert.
Da die Subtraktionsfunktion mit falschen Werten ausgeführt wird,
bewirkt die Verstärkung
des Ausgangssignals, dass der Eingangsspannungsbereich der nächsten Stufe überschritten
wird. Fehler in der Referenzspannung der Komparatoren haben denselben
Effekt, wie die Offset-Fehler
der Komparatoren.
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Ein
Fehler in einer Pipeline-Stufe kann verursachen, dass die Ausgangsspannung
den Eingangsbereich der nächsten
Stufe überschreitet,
was zum Verfehlen der Entscheidungsstellen führt. Dies kann nicht mit einem
digitalen Korrekturalgorithmus korrigiert werden. Fehlende Kodes
andererseits erscheinen, wenn das Maximum der Ausgabe geringer ist
als der höchste
oder das Minimum der Ausgabe mehr als der niedrigste Vergleichspunkt
der nächsten
Pipeline-Stufe ist. In diesem Fall werden einige Werte der digitalen
Ausgabe nie erreicht. Fehlende Kodes können mit digitaler Korrektur
korrigiert werden, falls die Schaltung genügend Redundanz in der Anzahl
der Entscheidungspegel, d.h. Komparatoren, besitzt.
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Die
typischen Fehlerquellen in einem Pipeline-ADC und die Verfahren
zur Reduzierung der Auswirkungen dieser Fehler während der Wandlung können bequem
mittels der Tabelle 1 zusammengefasst werden.
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Tabelle
1: Fehlerquellen in dem Pipeline-ADC
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Der
leichteste Weg, einen ADC zu entwerfen, besteht darin, alle Stufen
gleich zu halten. Jedoch lässt sich
die Leistung der Stufen in Richtung der LSB-Stufe durch Skalierung
(Scaling) optimieren. Skalierung bedeutet, dass weniger genaue Pipeline-Stufen
für die
LSB-Stufen verwendet werden. Skalierung wird verwendet, da mehr
Fehler und Rauschen in den letzteren Pipeline-Stufen erlaubt ist,
als in den ersten. Dies ist auf die Verstärkungsfunktion der Pipeline-Stufen
zurückzuführen. Typische
Ziele für
die Skalierung bestehen in der Größe der Kapazitäten und
der Leistungsaufnahme der Operationsverstärker. Eine Pipeline-Stufe erzeugt weniger
Rauschen mit größeren Kapazitäten, aber
die Leistungsaufnahme und die Die-Fläche sind kleiner mit kleineren
Kapazitäten.
Das kT/C-Rauschen,
d.h. das thermische Rauschen, oder die Anpassung der Kapazitäten definiert
das Minimum der zulässigen
Abtastkapazitätsgröße. Falls
Kalibrierung verwendet wird, um die Fehler, die durch unpassende
Anpassung verursacht wurden, zu reduzieren, begrenzt Rauschen die
Größe der Kapazitäten. Der Preis,
den wir für
Skalierung zu bezahlen haben, besteht in erhöhter Entwurfszeit und Komplexität, da der
Designer mehrere Pipeline-Stufen entwerfen muss, anstelle lediglich
eine Stufe zu entwerfen und dann zu kopieren. Minimaler zusätzlicher
Designaufwand wird benötigt,
wenn nur zwei verschiedene Arten von Pipeline-Stufen verwendet werden.
Dies bedeutet, dass ein Paar von Stufen von Beginn der Pipeline größere sind
und der Rest der Stufen kleinere sind. Jedoch werden effizientere
Ergebnisse im Hinblick auf die Leistungsaufnahme oder im Hinblick
auf die Die-Fläche
erreicht, wenn jede Stufe im Vergleich zu der vorhergehenden Stufe
mit einem Skalierungsfaktor nach unten skaliert wird. Falls der
Skalierungsfaktor gleich der Wurzel der Zwischenstufenverstärkung ist,
trägt jede
Stufe eine gleiche Menge an Rauschen zur Eingabe bei und hat eine
andere Verlustleistungsmenge. Dies kann zu einer unpraktikablen
großen
Verlustleistung in der ersten Stufe führen. Wenn der Skalierungsfaktor „eins" verwendet wird,
sind alle Stufen gleich und verbrauchen eine gleiche Verlustleistungsmenge,
aber das meiste der eingangsreduzierten Verlustleistung kommt von der
MSB-Stufe. Der optimale Faktor liegt irgendwo zwischen der Wurzel
der Zwischenstufenverstärkung
und „eins". Da die letzte Stufe
der Pipeline nur eine kleine Auswirkung auf die Genauigkeit hat,
ist es sinnvoll, die Skalierung an einem bestimmten Punkt der Pipeline
zu abzubrechen.
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Kalibrierung
kann definiert werden als Messung der Fehler des ADC als eine Funktion
einer Quantität in
der Kalibrierungsphase und Verwenden diese Information später, um
die Ausgabe der Schaltung zu korrigieren. Beim digitalen Kalibrieren
einer Schaltung werden die gemessenen Fehler in einem Speicher abgespeichert
und durch digitale Logik verarbeitet. Während dem Wandeln wandelt der
ADC die gemessenen Werte und Werte aus der Wandlung, um die korrigierte
Ausgabe zu berechnen. Kalibrierung ermöglicht die Korrektur der statischen
Fehler eines ADC. Kalibrierung kann als automatisches elektrisches
Trimmen angesehen werden. Trimmen der IC-Schaltkreise wird verwendet,
um die Anpassung der Komponenten zu verbessern oder um Komponenten
mit genauen absoluten Werten zu erzeugen. Trimmen wird typischerweise
nur ein Mal nach der Fabrikation durchgeführt. Trimmen wird beispielsweise
mit einem Laserstrahl durchgeführt.
Der Nachteil des Trimmens besteht darin, dass es das Testen des
Chips aufgrund der benötigten
Trimmaktionen verlangsamt; daher erhöht Trimmen die Kosten in der
Massenproduktion. Kalibrierung auf der anderen Seite wird auto matisch
wenigstens einmal nach jedem Einschalten des Chips ausgeführt. Daher
erfordert es nicht irgendwelche extra Operationen in der Fabrikation
und bestimmte Auswirkungen des Alterns und sogar eine Veränderung
in der Umgebung des Geräts
kann Berücksichtigung
finden. Neukalibrierung beizeiten kann die Fehler reduzieren, die
durch eine Veränderung
in den Betriebsbedingungen verursacht wurden. Ein Pipeline-Wandler
mit einem Kalibrierungsalgorithmus bzw. Kalibrieralgorithmus erfordert
bestimmte zusätzliche Stufen,
um die Fehler der endlichen Wortlänge in den digitalen Berechnungen
zu vermeiden und die benötigte Redundanz
bereitzustellen. Im allgemeinen muss trotz aller möglicher
Fehler ein ADC Entscheidungspegel bereitstellen, die durch weniger
als ein LSB der Wandlungsauflösung
getrennt sind, um die Korrektur der Fehler zu ermöglichen.
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Der
Zweck der Erfindung besteht darin, ein neues Verfahren und eine
Ausstattung zur Kalibrierung eines ADC einzuführen. Die Erfindung wird nun
zuerst durch eine Bezugnahme auf die Verfahrensbeschreibung, die
in den 3A und 3B gezeigt
ist, beschrieben. In einem Anfangsschritt 300 wird der
Spannungsraum V in kleinere Spannungssektoren V0 bis VN unterteilt.
Der Spannungsraum bezieht sich hier auf den Spannungsbereich, der
die analogen Spannungen umfasst, die der ADC in der Lage ist zu
wandeln. Der Spannungsraum V wird bevorzugt unterteilt in Spannungssektoren
V0 bis VN gemäß der Anzahl
der Kategorien, die durch die zu kalibrierenden MSB Bits gegeben
sind. Dann, wenn beispielsweise die 3 höchstwertigsten Bits (most significant
Bits) kalibriert werden, würde
es acht Spannungssektoren geben. In Schritt 302 wird ein
Anfangswert m(0) für
den Korrekturterm des Spannungssektors V0 gesetzt, der zuerst kalibriert
wird. In einem bevorzugten Ausführungsbeispiel
wird der Anfangswert auf Null (0) gesetzt, d.h. m(0) = 0. In einem
anderen bevorzugten Ausführungsbeispiel
wird ein Eingangssignal, das zu dem Spannungssektor V0 gehört, in den ADC
eingegeben. Dann wird der entsprechende digitale Wert gelesen. Schließlich wird
der Rest zwischen dem empfangenen digitalen Wert und dem idealen
digitalen Wert berechnet und später
als ein Korrekturterm m(0) für
den Spannungsvektor V0 verwendet. Nachdem der Anfangswert m(0) im
Schritt 302 erhalten wurde, wird der zweite Spannungssektor
V1 in Schritt 303 ausgewählt. In einem bevorzugten Ausführungsbeispiel
beginnt die Kalibrierung von der minimalen Spannung des Spannungsraumes
V, in einem anderen Ausführungsbeispiel beginnt
die Kalibrierung an der Mitte des Spannungsraumes V des ADC. Jedoch
wird die Erfindung nicht auf den Spannungssektor V0 bis VN, von
dem aus die Kalibrierung beginnt, beschränkt. Die Kalibrierung wird in
Schritt 304 fortgesetzt, wo eine analoge Eingangsspannung
in den ADC eingegeben wird. Die analoge Spannung wird so gewählt, dass
der digitale Wert, der der Eingangsspannung entspricht, im Wesentlichen
von derselben Größe, wie
der erste digitale Wert und der zweite digital Wert ist. In einem
bevorzugten Ausführungsbeispiel
wird die Eingangsspannung derart gewählt, dass der digitale Eingangswert,
der durch die analoge Eingabe gegeben ist, im Wesentlichen in der
Mitte der erwähnten
zwei digitalen Werte liegt. Der erste digitale Wert bezieht sich
hier auf den digitalen Wert, der empfangen wird, wenn ein erster
Steuerkode in den ADC eingegeben wird. Der zweite digitale Wert
bezieht sich hier auf den digitalen Wert, der erhalten wird, wenn
ein zweiter Steuerkode in den ADC eingegeben wird. Im nächsten Schritt 306 wird
der erste Steuerkode in den ADC eingegeben und der erhaltene digitale
Wert do(1) wird gespeichert. In Schritt 308 wird der zweite
Steuerkode in den ADC eingegeben und der digitale Wert do(2) wird
gelesen. Der Rest e(1) der zwei Werte wird dann in Schritt 310 berechnet
als e(1) = do(2a) – do(1a).
Ein Korrekturterm m(1) für
den Spannungswert V1 wird nun in Schritt 312 erhalten als
m(0) – e(1).
Tabelle 2 veranschaulicht die Berechnung der Korrekturterme m basierend
auf den Resten e.
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Tabelle
2 – Berechnung
der Korrekturterme
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In
einem bevorzugten Ausführungsbeispiel
wird die Adresse des Korrekturterms im Speicher durch die digitale
Ausgabe, wie in Tabelle 2 gezeigt, angezeigt. So, wenn der Spannungssektor
V0 in Tabelle 2 durch die digitale Ausgabe „000" angezeigt wird, ist der Korrekturterm
m(0) in den Speicherort „000" gespeichert. In Schritt 316 wird überprüft, ob die
Korrekturterme für
jeden Spannungssektor V1 bis VN gefunden wurden. Falls es noch einen
Korrekturterm für
einen Spannungssektor gibt, der zu finden ist, werden die Schritte 303 bis 314 wiederholt.
Wenn die Antwort in Schritt 316 positiv ist, ist die Kalibrierung
beendet. Die Kalibrierinformationen werden in den Schritten 320 bis 324 verwendet,
in denen die analoge Eingabe ins Digitale gewandelt wird. Zuerst
wird in Schritt 322 die analoge Eingabe erhalten. In Schritt 322 wird
der Korrekturterm, welcher sich auf die analoge Eingabe bezieht,
aus dem Speicher gelesen. In einem bevorzugten Ausführungsbeispiel
wird der Korrekturterm aus dem Speicherort gelesen, der durch die
digitale Ausgabebits angezeigt wird. Schließlich wird in Schritt 324 die
digitale Ausgabe mit dem Korrekturterm, der der digitalen Ausgabe
zugeordnet ist, korrigiert. Die korrigierte digitale Ausgabe für einen
Spannungsbereich N mit dem Korrekturterm m(N) kann veranschaulicht
werden durch die Formel D(c) = D(r) + m(N), wobei D(c) die korrigierte
digitale Ausgabe und D(r) die digitale Ausgabe ohne Korrektur bedeutet.
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In
einem Ausführungsbeispiel
des Verfahrens der Erfindung umfasst das Verfahren die Schritt des
Bildens des ersten digitalen Wertes wenigstens zweimal und Bilden
eines ersten Durchschnitts basierend auf den zwei oder mehreren
digitalen Werten, wobei der zweite digitale Wert zwei Mal gebildet
wird und Bilden eines zweiten Durchschnitts basierend auf den zwei
oder mehreren digitalen Werten und Berechnen des Restes als einer
Differenz des zweiten und des ersten Durchschnitts. In einem Ausführungsbeispiel
des Verfahrens der Erfindung umfasst das Verfahren die Schritt des
Bildens des Restes des zu kalibrierenden Spannungssektors wenigstens
zweimal und Bilden eines Durchschnitts des Restes mittels der zwei
oder mehreren Reste, die in dem vorhergehenden Schritt gebildet
wurden, wobei der Durchschnitt bei der Berechnung des Korrekturterms des
Spannungssektors verwendet wird.
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Entsprechend
umfasst in einem Ausführungsbeispiel
eine Kalibrierausstattung gemäß der Erfindung Mittel
zum Bilden des ersten digitalen Wertes wenigstens zweimal und zum
Bilden eines ersten Durchschnitts basierend auf den zwei oder mehreren
digitalen Werten. Darüber
hinaus umfasst die Ausstattung Mittel zum Bilden des zweiten digitalen
Wertes wenigstens zweimal und Bilden eines zweiten Durchschnitts
basierend auf den zwei oder mehreren digitalen Werten und Mittel
zum Berechnen eines Restes als eine Differenz des zweiten und des
ersten Durchschnitts. In einem ersten Ausführungsbeispiel umfasst die
Kalibrierausstattung Mittel zum Bilden des Rests des zu kalibrierenden
Spannungssektors wenigstens zweimal, Mittel zum Bilden eines Durchschnitts
des Rests mittels der zwei oder mehreren Reste, die in dem vorhergehenden
Schritt gebildet wurden, wobei die Durchschnitte bei der Berechnung
des Korrekturterms des Spannungssektors verwendet werden.
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4 veranschaulicht
die digitale Ausgabe als eine Funktion der analogen Eingabe. Die
analoge Eingabe 102 ist auf der x-Achse und die digitale
Ausgabe 204 auf der y-Achse dargestellt. Die analoge Eingabe 102 ist
außerdem
unter der x-Achse als Bezug auf die entsprechenden höchstwertigsten
Bits (bzw. most significant Bits; MSB) der digitalen Ausgabe 400 gezeigt.
Es ist zu erkennen, dass wenn die analoge Eingabe 102 der
digitalen Ausgabe „000" entspricht, der
Rest e0 gleich „a" ist. Hier kennzeichnet „a" die Differenz zwischen einer
gemessenen Ausgabe 406A und einer idealen Ausgabe 404.
Ein Korrekturterm 402 für
die analoge Eingabe „000" ist daher „a", um den Fehlerrest „a" im ADC zu kompensieren.
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5 stellt
weiter die Konzepte des „Spannungsraums" und „Spannungssektor" mit Bezug auf die
Erfindung dar. Ein Spannungsraum 500 des ADC ist eine Gruppe
von Spannungen, die der ADC konvertieren kann. In 5 schließt der Spannungsraum 500 des
ADC alle Eingangsspannungen zwischen Spannungen „min" und „max" ein. Spannungssektoren 502 sind
gezeigt als V1 bis V8. Wenn die Eingangsspannungen, die bei der
Kalibrierung verwendet werden, mit Buchstaben a bis g gekennzeichnet
werden, ist der erste Spannungssektor V1 durch Spannungen zwischen „min" und „a" definiert. Der zweite
Spannungssektor V2 ist definiert als Spannungen „a" und „b" und so weiter. Die höchstwertigsten
Bits (most significant Bits) der digitalen Ausgaben 204,
die den analogen Eingaben entsprechen, sind in der Mitte der 4 gezeigt.
Ein Speicher 504 zeigt, wie Korrekturterm 402 in
einem Speicherort 506 gespeichert wird.
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Als
ein Kalibrierungsbeispiel des Spannungssektors V5 des ADC ist die
Eingabespannung bzw. Eingangsspannung „d" und der Korrekturterm des vorher kalibrierten
Spannungssektors V4 ist m(4). Falls die Spannung zum Beispiel mit
10 Bits repräsentiert
wird, würde
die Spannung „d" sein „1000000000". Es ist zu sehen,
wie „d" ausgewählt wird,
um im Wesentlichen Zwischenspannungssektoren V4 und V5 zu sein.
Der erste Steuerkode in diesem Beispiel ist „011" (mit Bezug auf V4) und der zweite Steuerkode
ist „100" mit Bezug auf V5.
Für die
digitalen Ausgaben des ersten und zweiten Steuerkodes wird der Rest
e(5) berechnet und dann der Korrekturterm m(5) für V5 als m(5) = m(4) – e(5).
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Die
erfindungsgemäße Ausstattung
wird nun unter Bezugnahme auf ein bevorzugtes Ausführungsbeispiel,
das in 6 gezeigt ist, beschrieben. 6 zeigt
einen Pipeline-ADC und eine Kalibrierausstattung, die mit dem ADC
verbunden ist. In der Figur repräsentieren
dicke Linien digitale Informationen und dünne Linien bedeuten analoge
Informationen. Die Kalibrierausstattung besteht im wesentlichen
aus einer Kalibriersteuerung 600, einem Verzögerungsblock 602,
einem Digital-zu-Analog-Wandler 124A, Multiplexeinheiten 606A bis 606N und 614,
Speicher 610, digitale Verzögerungen und Logik, Verzögerungseinheit 604 und
Addierer 608. Die Kalibriersteuerung 600 trägt für die Kalibrierungskoordination
Sorge. Eine Aufgabe der Kalibrierungssteuerung besteht darin, das
analoge Signal, das in den ADC eingegeben wurde, während der
Kalibrierung zu koordinieren. So ist Auswahl des aktuell kalibrierten
Abschnitts auch eine Aufgabe der Kalibrierungssteuerung. Die Kalibrierungskoordination
gibt auch den Anfangswert für
den Korrekturterm eines Spannungssektors an. In einem bevorzugten
Ausführungsbeispiel
wird die Einspeisung der analogen Eingabe mit einem Digital-zu-Analog-Wandler DAC
durchgeführt.
Das analoge Signal geht durch die Multiplexeinheit 614,
bevor es in die erste Pipelinestufe 202A geht. Die Multiplexeinheit 614 empfängt eine
analoge Eingabe entweder vom DAC 124A während der Kalibrierung oder
vom V(IN) 102 während
der Wandlung. Die Multiplexeinheit 614 empfängt auch
eine direkte digitale Eingabe von der Kalibrierungssteuerung 600,
wobei die digitale Eingabe die Informationen hält, welche der analogen Eingaben
die Multiplexeinheit auswählen
soll. Eine Pipeline-Stufe 202B ist in der Figur in größerem Detail
gezeigt. Es ist zu sehen, dass die Multiplexeinheit 606B einen
Eingang von einem Unter-ADC 100B und außerdem von der Kalibriersteuerung 600 besitzt.
Die Kalibriersteuerung 600 versorgt die Multiplexeinheit 606B mit Steuerkode 602B über die
digitale Verbindung. Gemäß der digitalen
Information 602B kann die Multiplexeinheit 606B eine
Entscheidung treffen, ob die von den Komparatoren in den ADC 100B empfangenen
Informationen verwendet werden sollen oder ob die Komparatorinformationen
mit den Steuerkodes ersetzt werden sollen. Die Multiplexeinheit 606B ist
nur in zu kalibrierenden Stufen vorhanden. Falls der ADC z.B. eine
Auflösung
N = 12 besitzt, würde
die Anzahl der zu kalibrierenden Stufen 12/3 = 4 betragen. Die Anzahl
der zu kalibrierenden Stufen ist bevorzugt N/2 oder N/3, kann aber
auch eine beliebige andere Zahl sein. Der ADC 124B, die
Summierfunktion 128 und die Verstärkungsfunktion 202 einer
Pipeline-Stufe, die mit Schaltkapazitätstechnologie (SC-technology)
implementiert sind, werden ausgeführt durch Verbindungskapazitäten, Operationsverstärker und
geeigneten Referenzspannungen. Die Analogfunktionen der kalibrierten
Pipeline-Stufen sind mit gleichen Verbindungen für jede Eingangsspannung, die
zu einem Spannungssektor gehört,
ausgeführt.
In den angrenzenden Sektoren sind diese Verbindungen leicht unterschiedlich
und es treten auch unterschiedliche Fehler auf. Diese Fehlerunterschiede
werden gemessen. Die ADC-Stufen erzeugen Bits entsprechend der analogen
Eingangsinformation und die Bits gehen durch die digitalen Verzögerungen
und Logikeinheit 612. Die digitalen Verzögerungen 612 berechnet
Reste und Korrekturterme. Die digitalen Verzögerungen und Logik 612 hat
eine Schnittstelle zum Speicher 610, wo sie die Korrekturterme
abspeichert, die sich auf verschiedenen Spannungssektoren beziehen.
Während
der Analog-zu-Digital-Wandlung werden Korrekturterme aus den Speicher 610-Orten
gelesen, die den Komparatorausgaben entsprechen. Während der
Analog-zu-Digital-Wandlung liest die Verzögerungseinheit 604 die
digitale Ausgabedaten, die nicht mit den Korrekturtermen korrigiert
worden sind. Die Verzögerungseinheit 604 verursacht
also eine gleiche Verzögerung
der digitalen Ausgabe, falls benötigt,
derart, dass die digitale Ausgabe und der Korrekturterm, der der
digitalen Ausgabe zugeordnet ist, gleichzeitig in den Addierer 608 eingelesen werden.
Der Addierer 608 empfängt
als Eingabe das unkorrigierte und möglicherweise verzögerte Eingabesignal
von der Verzögerungseinheit 604 und
die entsprechenden Korrekturterme aus dem Speicher 610.
Der Addierer 608 summiert diese Eingaben und gibt die digitalen
Ausgabebits NB, die mit den Korrekturtermen korrigiert wurden, aus.
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Die
für die
Kalibrierung benötigten
Komponenten sind bevorzugt innerhalb des zu kalibrierenden ADC angeordnet,
aber die Erfindung ist nicht auf ein derartiges Ausführungsbeispiel
beschränkt.
Die Kalibrierausstattung kann sich auch extern zu dem ADC befinden.
Die bei der Kalibrierung verwendeten Komponenten können in
Software implementiert werden, aber auch als separate Logikkomponenten
oder als ASIC-Komponenten. Für
einen Fachmann ist es klar, dass ADC außerdem andere Komponenten enthalten
kann als die, die in den begleitenden Figuren gezeigt sind, aber
es ist nicht wesentlich für
die Erfindung, diese zu beschreiben.
