JP2024514030A - 非線形adcのための較正スキーム - Google Patents
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Abstract
説明される例では、アナログ信号(110)を受信するように動作可能な入力と、アナログ信号のデジタル表現を出力するように動作可能な出力(130)とを有するアナログ-デジタル・コンバータ(ADC)(100)が、電圧遅延(VD)ブロック(106)を含む。VDブロック(106)は、ADC(100)の入力に結合され、較正信号に応答して遅延信号を生成する。バックエンドADC(124)はVDブロック(106)に結合されており、遅延信号を受信する。バックエンドADC(124)は、第1の段を含む複数の段を有する。較正エンジン(102)は、複数の段及びVDブロック(106)に結合される。較正エンジン(102)は、第1の段の誤差数を測定し、誤差数が最小である第1の段の遅延値を記憶する。
Description
本記載は、概してアナログ-デジタル・コンバータ(ADC)に関し、より詳細にはADCにおいてルックアップテーブルを用いることに関する。
多くの電子デバイスでは、アナログの入力信号が、アナログ-デジタル・コンバータ(ADC)を用いて、デジタルの出力信号に変換される。無線周波数(RF)サンプリングレシーバにおいて信号をデジタル化するために用いられるADCは、高速で動作する必要があり得る。このような速度は、ギガサンプル/秒(GSPS)単位であり得る。しかしながら、高速ADCの非線形性を補正する必要がある。
記載される例では、アナログ信号を受信するように動作可能な入力と、アナログ信号のデジタル表現を出力するように動作可能な出力とを有するアナログ-デジタル・コンバータ(ADC)が、電圧遅延(VD)ブロックを含む。VDブロックは、ADCの入力に結合され、較正信号に応答して遅延信号を生成する。バックエンドADCが、VDブロックに結合されており、遅延信号を受信する。バックエンドADCは、第1の段を含む複数の段を有する。較正エンジンが、複数の段及びVDブロックに結合される。較正エンジンは、第1の段の誤差数(count)を測定し、誤差数が最小である第1の段の遅延値を
記憶する。
記憶する。
本記載はまた、アナログ-デジタル・コンバータ(ADC)を動作させる方法に関する。この方法は、較正信号に応答して遅延信号を生成することと、遅延信号をバックエンドADCに提供することであって、バックエンドADCが複数の段のうちの第1の段を有する、遅延信号をバックエンドADCに提供することと、較正エンジンによって第1の段の誤差数を測定することであって、誤差数が、第1の段によって生成された1及び0の数における絶対差である、誤差数を測定することと、誤差数が最小である第1の段の遅延値を較正エンジンに記憶することと、を含む。
本記載はまた、プロセッサと、プロセッサに結合されたメモリと、アナログ-デジタル・コンバータ(ADC)とを含むデバイスに関する。ADCは、プロセッサ及びメモリに結合される。アナログ-デジタル・コンバータ(ADC)は、アナログ信号を受信するように動作可能な入力と、アナログ信号のデジタル表現を出力するように動作可能な出力とを有し、電圧遅延(VD)ブロックを含む。VDブロックは、ADCの入力に結合されており、較正信号に応答して遅延信号を生成する。バックエンドADCが、VDブロックに結合されており、遅延信号を受信する。バックエンドADCは、第1の段を含む複数の段を有する。較正エンジンが、複数の段及びVDブロックに結合される。較正エンジンは、第1の段の誤差数を測定し、誤差数が最小である第1の段の遅延値を記憶する。
同一の参照数字又は他の参照指示子が、(構造的及び/又は機能的に)同一又は類似の特徴を指するために用いられる。
図1は、或る例に従った、回路100のブロック図である。回路100は、較正エンジン102と、デジタル-アナログ・コンバータ(DAC)104と、マルチプレクサM112と、電圧遅延(VD)ブロック106と、バックエンドアナログ-デジタル・コンバータ(ADC)124と、記憶回路108とを含む。DAC104は、較正エンジン102とマルチプレクサM112との間に結合される。マルチプレクサM112はまた、較正エンジン102にも結合される。或るバージョンにおいて、マルチプレクサM112は較正エンジン102によって制御される。マルチプレクサM112は、入力電圧Vin110を受け取る。VDブロック106は、マルチプレクサM112及び較正エンジン102に結合される。バックエンドADC124は、VDブロック106及び較正エンジン102に結合される。記憶回路108は、バックエンドADC124及び較正エンジン102に結合される。記憶回路108は、デジタルメモリ回路、レジスタ、フリップフロップ、RAM、ROM、一時的メモリ、従来の記憶回路の一部、及び/又はデジタルプロセッサシステムの一部より構成され得る。
VDブロック106は、プリアンプアレイ116と、遅延マルチプレクサDM120とを含む。プリアンプアレイ116は、マルチプレクサM112に結合されており、1つ又は複数のプリアンプを含む。遅延マルチプレクサDM120は、プリアンプアレイ116に結合される。バックエンドADC124は、遅延マルチプレクサDM120に結合される。バックエンドADC124は、図3に図示する第1の段及び第2の段など、複数の段を含み得る。各段は、遅延ブロックと、ANDゲートと、遅延コンパレータとを含む。較正エンジン102は、バックエンドADC124における複数の段に結合される。較正エンジン102は、一例において、アキュムレータを含む。アキュムレータは、バックエンドADC124における複数の段に結合される。較正エンジン102は、一例において、処理ユニット、デジタル信号プロセッサ(DSP)、プロセッサ、及び/若しくはプログラマブル論理デバイスであるか、又はその一部である。較正エンジン102は、メモリ、論理、及び/又はソフトウェアを含み得る。
いくつかの例では、VDブロック106の各構成要素は、個別に較正エンジン102と、及び回路100の他の構成要素と、通信することができる。回路100の各ブロック又は構成要素はまた、図1における他のブロックに結合され得る。これらの接続は本明細書において説明しない。回路100は、説明の簡潔さのために、本明細書に説明されていない1つ又は複数の従来の構成要素を含み得る。
一例において、回路100は、VDブロックが電圧遅延機能を実施し、バックエンドADC124が遅延デジタル機能を実施する、アナログ-デジタル・コンバータである。回路100は、遅延較正モード、メモリ較正モード、及びミッションモードで動作する。ミッションモードは、通常動作モードとも呼ばれる。遅延較正モードとメモリ較正モードが、これよりこの順序で説明される。
較正エンジン102は、いくつかの例において、既知のアナログ信号の範囲に対応する、複数の入力コードを生成する。一例において、複数の入力コードは、最小入力コードから最大入力コードに及ぶ。一例において、複数の入力コードは、周波数とステップサイズの両方の観点において均一に分配される。或るバージョンにおいて、ステップサイズは、2つの連続する入力コード間の差である。DAC104は、複数の入力コードの各々に応答して、較正信号を生成する。例えば、DAC104は、複数の入力コードのうちの第1の入力コードに応答して、第1の較正信号(例えば、第1のアナログ較正信号)を生成する。第1の較正信号は、VDブロック106によって受信される。
マルチプレクサM112は、遅延較正モードとメモリ較正モードの両方において、第1の較正信号をプリアンプアレイ116に提供する。一例において、マルチプレクサM112は、較正エンジン102によって制御される。VDブロック106における各プリアンプは、異なる閾値電圧を有する。図2に図示するように、プリアンプアレイ116における各プリアンプは、(入力信号Vin110、又はDAC104からの較正信号を受信するための)マルチプレクサM112の出力に接続される第1の入力と、閾値電圧に結合される第2の入力とを含む。プリアンプアレイ116における各プリアンプは、遅延較正モード及びメモリ較正モードの両方において、第1の較正信号を閾値電圧(例えば、プリアンプアレイ116における各プリアンプに関連付けられた閾値電圧)と比較する。遅延マルチプレクサDM120は、プリアンプのうちの1つの出力に基づいて、遅延信号を生成する。
バックエンドADC124における第1の段は、遅延マルチプレクサDM120からの遅延信号に応答して、デジタルビットを生成する。よって、較正エンジン102は、複数の入力コードを生成し、DAC104は、複数の入力コードに応答して、複数の較正信号を生成し、VDブロック106は、複数の較正信号に応答して、複数の遅延信号を生成し、バックエンドADC124における第1の段は、複数の遅延信号に応答して、複数のデジタルビットを生成する。第1の段によって生成されたこれらの複数のデジタルビットは、較正エンジン102によって生成された複数の入力コードに応答して第1の段によって生成されたデジタルコードを表す。
一例において、遅延較正モードは、複数のサイクルを含む。一サイクルにおいて、較正エンジン102は、第1の段における第1の遅延ブロックの遅延値を改変する。較正エンジン102は、複数の入力コードを生成する。バックエンドADC124における第1の段は、複数の入力コードに応答して、デジタルコードを生成する。較正エンジン12におけるアキュムレータは、第1の段の誤差数を測定する。誤差数は、デジタルコード内の1と0の数における絶対差である。誤差数に基づいて、較正エンジン102は、後続のサイクルにおいて第1の遅延ブロックの遅延値を改変する。較正エンジン102は、複数のこのようなサイクルにおける第1の段によって生成された誤差数を測定する。較正エンジン102は、第1の段の誤差数が最小である第1の段の遅延値を記憶する。この遅延値は、第1の段における第1の遅延ブロックの遅延値(又は較正された遅延値)である。一例において、回路100は、誤差数が最小である遅延値を見出すために、二分探索又は他の既知の技術を用いる。バックエンドADC124の或る段の出力における非線形は、その段の非線形伝達関数に起因する。遅延較正モードは、段を較正して、複数の入力コードによって定義される範囲にわたって、その段の最適利得を定義する。
較正エンジン102は、その後、第2の段における第2の遅延ブロックの遅延値を較正する。これもまた、複数のサイクルを含む。一サイクルにおいて、較正エンジン102は、第2の段における第2の遅延ブロックの遅延値を改変する。較正エンジン102は、複数の入力コードを生成する。第2の段は、複数の入力コードに応答して、デジタルコードを生成する。較正エンジン102におけるアキュムレータは、第2の段の誤差数を測定する。誤差数は、デジタルコード内の1と0の数における絶対差である。誤差数に基づいて、較正エンジン102は、後続のサイクルにおいて、第2の遅延ブロックの遅延値を改変する。較正エンジン102は、複数のこのようなサイクルにおける第2の段によって生成された誤差数を測定する。較正エンジン102は、第2の段の誤差数が最小である第2の段の遅延値を記憶する。この遅延値は、第2の段における第2の遅延ブロックの遅延値(又は較正された遅延値)である。
同様にして、較正エンジン102は、複数のサイクルにわたって、バックエンドADC124における複数の段の各段の誤差数を測定し、また、バックエンドADC124の各段の遅延値を記憶する。バックエンドADC124における複数の段の各段についての遅延値(又は較正された遅延値)は、その後、回路100の他の動作モード中に用いられる。一例において、遅延値は、バックエンドADC124において導入された任意の非線形性を補正するために用いられる。遅延較正モードは、図3に図示する回路300と関連して詳細に説明される。
メモリ較正モードでは、較正エンジン102は複数の入力コードを生成する。いくつかの例において、複数の入力コードは、既知のアナログ信号の範囲に対応する。DAC104は、複数の入力コードのうちの或る入力コードに応答して、較正信号を生成する。VDブロック106は、較正信号に応答して、遅延信号を生成する。バックエンドADC124は、遅延信号に応答して、出力コードを生成する。記憶回路108は、入力コードを、対応する出力コードに関連付けられたアドレスに記憶する。例えば、記憶回路108は、第1の入力コードを、第1の出力コードに対応するアドレスに記憶し、記憶回路108は、第2の入力コードを、第2の出力コードに対応するアドレスに記憶する。一例において、記憶回路108は、全ての入力コードについて、或る入力コードを、関連付けられた出力コードに対応するアドレスに記憶するために、ルックアップテーブルを維持する。例えば、或るバージョンでは、出力コード100が入力コード010に対応して生成されたとき、入力コード010はルックアップテーブルにおいてアドレス100に記憶される。よって、記憶回路108内のルックアップテーブルには、メモリ較正モードにおいて、出力コードのそれぞれのアドレスにおいて、入力コードが入力される。
ミッションモードにおいて、マルチプレクサM112は、入力電圧Vin110をVDブロック106に提供する。一例において、マルチプレクサM112は、較正エンジン102によって制御される。VDブロック106は、入力電圧Vin110に応答して遅延信号を生成する。バックエンドADC124は、遅延信号に応答して、ロー(raw)コードを生成する。ローコードに対応するアドレスに記憶された或る入力コードが、回路100による最終出力130として生成される。入力電圧Vin110の各値について、ローコードが出力コードのアドレスにマッチングされて、アドレスにおいて記憶されている入力コードが最終出力130として提供される。よって、ミッションモードは、或るバージョンにおいて、回路100の通常動作を表し、この通常動作において、アナログ信号(無線周波数アナログ信号など)はVin110として受信され、VDブロック106、バックエンドADC1224、及び記憶回路108を介して、デジタル(2値)表現に変換される。よって、最終出力130は、アナログ信号Vin110のデジタル表現である。
マルチプレクサM112、VDブロック106、バックエンドADC124、及び記憶回路108は、回路100内の1つのチャネルを形成する。回路100は、2つ又はそれ以上のチャネルを有して実装することができる。一例において、各チャネルは、他のチャネルと並列に実装され得る。第2のチャネルが、第2のマルチプレクサ、第2のVDブロック、第2のバックエンドADC、及び第2の記憶回路を含み得る。第2のチャネルにおける第2のバックエンドADCは、バックエンドADC124と類似し得るが、両方が製造上のばらつきにより異なる伝達関数を有し得るため、別々に較正される。複数のチャネルによって、1つのチャネルを較正モード(遅延較正モード又はメモリ較正モード)に入れて、他のチャネルをミッションモードで動作させる融通性を許容する。複数のチャネルはまた、1つ又は複数のチャネルが遅延較正モードにあり、1つ又は複数のチャネルがメモリ較正モードにあり、他のチャネルがミッションモードにあるようにする融通性も許容する。よって、1つ又は複数のチャネルが較正されているとき、残りのチャネルはアナログ-デジタル変換のためにミッションモードで用いられる。一例において、全てのチャネルがDAC104を用いて較正され、全てのチャネルが較正エンジン102によって制御される。いくつかの例において、各チャネルにおけるバックエンドADCが個別に較正されるため、チャネル間でマッチングを行う必要がない。これはまた、背景予測と較正アルゴリズムの必要性を低減する。
プリアンプアレイ116、遅延マルチプレクサDM120、及びバックエンドADC124の組み合わせは、一例において、非線形ADC又は遅延ベースADCとして作用する。この組み合わせは高度に非線形であるが、回路100は高度に線形であり、緩和した面積及び電力要件で高速で動作する。回路100は、テクノロジーノードにうまく拡張できる。回路100は、DAC104に対して高度な線形要件を促進する。このことは、アナログ回路を線形及び正確性を有して低速度で動作させるために設計及び実装することが比較的より難しくないため、有利である。本記載に従って、バックエンドADC124は、線形性を妥協することで高速で実行されるように設計され得る。しかしながら、バックエンドADC124が記憶回路108内のルックアップテーブルと組み合わさって動作すると、回路100は線形のアナログ-デジタル・コンバータ(ADC)のように振る舞う。同様に、記憶回路108は、デジタル回路に実装されてもよく、高速用に構成され得る。
外部のアナログ信号を速いデジタル処理コアと相互作用させることは、一般にADCを必要とする。データの伝送においてより高速であると、ADCは、非常に高速に、また良好な信号雑音比を有して、動作することが求められ得る。いくつかの例の利益なければ、このような制約は、サポートする集積回路に対しての大きな電力損失及び大きな面積要件を生じさせる可能性がある。これらの問題は、性能を制限し得るアナログ非理想性のために、高速のサンプリングレート(例えば、ギガサンプル/秒単位でのサンプリングレート)において特に際立ち得る。回路100の例は、1つ又は複数の非線形ADCを用いて広いアーキテクチャを開くことができるが高度に線形のADCの優位な性能を提供するために較正され得るルックアップテーブルアプローチを有する、バックエンドADC124を提供する。
遅延較正モードにおいて、バックエンドADC124における各遅延ブロックの或る遅延値が、較正され、固定される。これにより、回路100が、較正エンジン102によって生成された複数の入力コード(これは既知のアナログ信号の範囲に対応する)にわたって、最小利得を有することを確実にする。回路100の利得は、バックエンドADC124の各段の遅延値に影響を受け、遅延較正モードは、各段の遅延値が、回路100が線形高速ADCとして動作するために最適に較正されることを確実にする。遅延較正モードは、回路100に、バックエンドADC124における各段の遅延が、複数の入力コードによって定義される範囲にわたって最適利得を得られるように較正されると同時に、線形ADCとして作用することを可能にする。
したがって、回路100は、入力電圧Vin110のデジタル変換のために、何ら複雑なアルゴリズムもハードウェアも必要としない。このことで、回路100の面積及び電力要件が低減する。よって、回路100を、GSPSの速度で動作するRFサンプリングレシーバにおいて用いることが可能になる。回路100は、テクノロジーノードにうまく拡張し、今後のテクノロジーノードにおける高GSPS伝達速度をサポートすることができる。
図2は、或る例に従った、図1に図示する回路100の一部のブロック図である。プリアンプアレイ116は、1~nの複数のプリアンプを含み、nは整数である、例えば、プリアンプ216a、プリアンプ216b~プリアンプ216nである。一例において、1つ又は複数のプリアンプが、閾値一体型プリアンプ(固定閾値を有するプリアンプ)である。遅延マルチプレクサDM120は、プリアンプアレイ116における複数のプリアンプに結合される。バックエンドADC124は、遅延マルチプレクサDM120の出力に結合される。較正エンジン102は、プリアンプアレイ116内の各プリアンプに、入力線240、遅延マルチプレクサDM120、及びバックエンドADC124を介して結合される。一例において、較正エンジン102は、入力線240を通じてプリアンプをリセットする。
動作において、プリアンプアレイ116は、ミッションモードにおいて、入力電圧Vin110をマルチプレクサM112から受け取る。米国特許第10,673,456号(その全体が参照によって本明細書に組み込まれる)のアンプ54~60と同様に、各プリアンプは異なる閾値電圧を受け取る。例えば、プリアンプ216aは閾値電圧Vt1を受け取り、プリアンプ216bは閾値電圧Vt2を受け取り、プリアンプ216nは閾値電圧Vtnを受け取る。一例において、Vt1<Vt2<Vtnである。閾値電圧Vt1、Vt2~Vtnは、一例において、分圧器230を用いて生成される。或るバージョンにおいて、プリアンプ216nは電圧源に、直接又は抵抗器を介して、結合される。各プリアンプは、第1及び第2の出力信号(差動出力信号)を、入力電圧Vin110と閾値電圧との間の差に基づいて生成する。例えば、プリアンプ216aは、差動信号(第1の出力信号OUT_M1、第2の出力信号OUT_P1)を生成する。同様に、プリアンプ216nは、差動信号(第1の出力信号OUT_Mn及び第2の出力信号OUT_Pn)を生成する。
米国特許第10,673,456号
米国特許第10,673,452号(その全体が参照によって本明細書に組み込まれる)におけるマルチプレクサ211の動作と同様に、遅延マルチプレクサDM120は、第1及び第2の出力信号(差動出力信号)を、複数のプリアンプの各プリアンプから受信する。遅延マルチプレクサDM120は、複数のプリアンプのうちの1つの或る出力に基づいて、遅延信号202を生成する。遅延信号202は、第1の遅延信号OUT_M及び第2の遅延信号OUT_Pを含み、閾値電圧が入力電圧Vin110に最も近いプリアンプの出力信号に対応する。例えば、入力電圧Vin110の大きさがプリアンプ216aの閾値電圧Vt1に最も近い場合、第1の遅延信号OUT_M及び第2の遅延信号OUT_Pは、プリアンプ216aの第1の出力信号OUT_M1及び第2の出力信号OUT_P1に対応する。その一方で、入力電圧Vin110の大きさがプリアンプ216bの閾値電圧Vt2に最も近い場合、第1の遅延信号OUT_M及び第2の遅延信号OUT_Pは、プリアンプ216bの第1の出力信号OUT_M2及び第2の出力信号OUT_P2に対応する。一例において、較正エンジン102は、遅延マルチプレクサDM120を制御して、閾値電圧が入力電圧Vin110に最も近いプリアンプの出力信号を選択する。別の例において、較正モード(遅延較正モードとメモリ較正モードの両方)では、較正エンジン102が遅延マルチプレクサDM120を制御し、ミッションモードでは、高速論理が、遅延マルチプレクサDM120を制御する。いくつかの例において、高速論理は、プロセッサ、メモリ、デジタル論理、及び/又は状態機械を含む。
米国特許第10,673,452号
いくつかの例において、VDブロック106(プリアンプアレイ116と遅延マルチプレクサDM120との組み合わせ)は、遅延信号202(OUT_P及びOUT_M)のタイミングが入力電圧Vin110を表すように、入力電圧Vin110を遅延信号202(OUT_P及びOUT_M)に変換する。遅延信号202(OUT_P及びOUT_M)を入力電圧Vin110に基づいて生成するために用いられ得るVDブロック106は、例えば、米国特許第10,673,456号(米国特許出願番号16/410,698に基づく)に説明されるように構成及び動作され得る。VDブロック106は、例えば、米国特許番号第10,673,456号において説明される変換及び折り返し回路を含み得、これは、電圧信号を遅延信号に変換するための複数のプリアンプを含み、また、第1の遅延信号OUT_M及び第2の遅延信号OUT_Pのうちの、より早くに到達するものと、より後に到達するものと、を選択するための複数の論理ゲートを含む折り返しブロックを含む。
VDブロック106内に組み込まれ得、入力電圧Vin110に基づいて遅延信号202(OUT_P及びOUT_M)を生成するために用いられる電圧遅延デバイスの例は、2020年12月23日出願の米国特許出願番号17/131,981に図示されている。米国特許出願番号17/131,981に従って構成された電圧遅延デバイスは、例えば、相補電圧が好適な閾値電圧に到達したアクティブフェーズ中に第1及び第2の出力信号を生成して、出力信号間の遅延が入力電圧Vin110を表すように、入力電圧Vin110を表す相補電圧を搬送する第1及び第2の線に接続される第1及び第2のコンパレータを有し得る。しかしながら、本記載は、本明細書に詳細に説明されるデバイス及びプロセスに限定されない。他の好適なデバイスが、VDブロック106内で好適な電圧遅延機能を実施し得る。上述のように、米国特許第10,673,456号及び米国特許出願第17/131,981号は、参照によって本明細書に組み込まれる。
米国特許出願番号17/131,981
プリアンプアレイ116内のプリアンプ(プリアンプ216a、プリアンプ216b~プリアンプ216n)は、様々な要因の結果として、変動する利得(例えば、本明細書に用いる「利得」は、電圧利得、電流利得、又は遅延を意味し得、以下により詳細に説明するように、アンプ/コンパレータは、入力信号に基づいて異なる遅延を有する)を有し、それは設計、プロセス、入力電圧Vin110、及び/又は温度を含み得る。一例において、プリアンプ216a、プリアンプ216b~プリアンプ216nの利得及び範囲は調整され得、好ましくはプリアンプアレイ116にわたってマッチングされている。プリアンプアレイ116及びバックエンドADC124は、回路100が、高速で高性能なアナログ-デジタル・コンバータ(ADC)として動作することを可能にする。
図3は、或る例に従った、図1に図示する回路100の一部のブロック図である。バックエンドADC124は、第1の段310a、第2の段310b~第nの段31として図示される複数の段を含み、nは1以上の整数であり、図2で用いられるnの値と必ずしも等しいわけではない。各段は、遅延ブロックと、ANDゲートと、遅延コンパレータとを含む。例えば、第1の段310aは、遅延ブロック304aと、ANDゲート306aと、遅延コンパレータ308aとを含む。同様に、第2の段310bは、遅延ブロック304bと、ANDゲート306bと、遅延コンパレータ308bとを含む。図示するANDゲートは単なる例示に過ぎないが、本記載に従って採用され得る論理ゲートである。所望であれば、こういった例は、ANDゲートを有して若しくは有さずに、及び/又はANDゲート以外のゲートを有して若しくは有さずに、実装され得る。更に、図示の構成において、ANDゲート306a、306b~306nは本質的に互いに同一であってもよく、遅延コンパレータ308a、308b~308nは本質的に同一であってもよい。
較正エンジン102は、バックエンドADC124において複数の段に結合される。較正エンジン102は、第1のマルチプレクサMUX1 314と、アキュムレータ316とを含む。アキュムレータ316は、第2のマルチプレクサMUX2 322と、加算器324と、レジスタ326とを含む。バックエンドADC124の各段における遅延ブロックは、較正エンジン102に結合される。例えば、遅延ブロック304a、遅延ブロック304b~遅延ブロック304nは、較正エンジン102に結合される。バックエンドADC124の各段における遅延コンパレータは、較正エンジン102における第1のマルチプレクサMUX1 314に結合される。例えば、遅延コンパレータ308a、遅延コンパレータ308b~遅延コンパレータ308nは、較正エンジン102における第1のマルチプレクサMUX1 314に結合される。
アキュムレータ316は、第1のマルチプレクサMUX1 314に結合される。第2のマルチプレクサMUX2 322は、第1のマルチプレクサMUX1 314に結合される。加算器324は、第2のマルチプレクサMUX2 322及びレジスタ326に結合される。較正エンジン102は、簡潔さのために本明細書に図示していない複数の他の部品を含むことができる。較正エンジン102は、説明の簡潔さのために本明細書に説明されていない1つ又は複数の従来の構成要素を含み得る。バックエンドADC124の複数の構成要素は、較正エンジン102に結合され得、較正エンジン102と通信し得る。しかしながら、これらの接続は、簡潔さのために図3に図示していない。
動作において、信号AN及びBN(それぞれ、第1の段310a、第3の段310b~第nの段310nについて、N=1,2,...n)が、それぞれのANDゲート306a、306b~306nによって受信される。ANDゲート306a、306b~306(n-1)は、対応する信号AN’を生成する。例えば、ANDゲート306aは信号A1及びB1を受信し、A1’を生成する。ANDゲートのそれぞれ1つについて、信号AN’の立ち上がりエッジのタイミングが、後に到達する信号AN及びBNの立ち上がりエッジのタイミングを追跡する。
回路100は、遅延較正モード、メモリ較正モード、及びミッションモードで動作する。遅延較正モード及びメモリ較正モードが、これよりこの順序で説明される。較正エンジン102は、複数の入力コードを生成する。いくつかの例において、複数の入力コードは、既知のアナログ信号の範囲に対応する。一例において、複数の入力コードは、最小入力コードから最大入力コードに及ぶ。一例において、複数の入力コードは、周波数とステップサイズの両方の観点から、均一に分配される。或るバージョンにおいて、ステップサイズは、2つの連続する入力コード間での差である。DAC104は、複数の入力コードの各々に応答して、較正信号を生成する。例えば、DAC104は、複数の入力コードのうちの第1の入力コードに応答して、第1の較正信号(例えば、第1のアナログ較正信号)を生成する。第1の較正信号は、VDブロック106によって受信される。
マルチプレクサM112は、遅延較正モードとメモリ較正モードの両方において、第1の較正信号をプリアンプアレイ116に提供する。一例において、マルチプレクサM112は、較正エンジン102によって制御される。VDブロック106内の各プリアンプは、異なる閾値電圧を有する。図2に関連して説明したように、遅延マルチプレクサDM120は、複数のプリアンプのうちの1つの或る出力に基づいて、遅延信号302を出力する。遅延信号302は、差動信号(第1の遅延信号OUT_M及び第2の遅延信号OUT_P)を含み、その閾値電圧が較正信号に最も近いプリアンプの出力信号に対応する。一例において、較正モード(遅延較正モードとメモリ較正モードの両方)において、較正エンジン102が遅延マルチプレクサDM120を動作可能にし、ミッションモードにおいて、高速論理が遅延マルチプレクサDM120を動作可能にする。いくつかの例において、高速論理は、プロセッサ、メモリ、デジタル論理、及び/又は状態機械を含む。
バックエンドADC124は、遅延信号302(OUT_P及びOUT_M)をVDブロック106から受信する。第1の遅延信号OUT_M及び第2の遅延信号OUT_Pのタイミングは、入力電圧Vin110を表す遅延を有する。バックエンドADC124における第1の段310aは、遅延マルチプレクサDM120からの遅延信号302に応答して、デジタルビットを生成する。よって、較正エンジン102は、複数の入力コードを生成し、VDブロック106は、複数の入力コードに応答して、複数の遅延信号を生成し、バックエンドADC124における第1の段310aは、複数の遅延信号に応答して、複数のデジタルビットを生成する。第1の段310aによって生成されたこれらの複数のデジタルビットは、較正エンジン102によって生成された複数の入力コードに応答して第1の段によって生成されたデジタルコードを表す。よって、デジタルコードは複数のデジタルビットを含み、デジタルビットは入力コードに対応する。
遅延較正モードは、複数のサイクルにわたって実装され得る。例えば、第1の段310aの遅延較正を参照して、1つのサイクルにおいて、較正エンジン102は、第1の段310aにおける遅延ブロック304aの遅延値D1 312aを改変する。較正エンジン102は、複数の入力コードを生成する。バックエンドADC124における第1の段310aは、複数の入力コードに応答して、デジタルコードを生成する。第1の段310aからのデジタルコードは、較正エンジン102におけるアキュムレータ316に、第1のマルチプレクサMUX1 314を通じて提供される。較正エンジン102におけるアキュムレータ316は、第1の段310aの誤差数を測定する。誤差数は、デジタルコードにおける1と0の数における絶対差である。
動作において、アキュムレータ316は、或るバージョンにおいて、デジタルコード内のデジタルビットを直列的に処理する。アキュムレータ316は第2のマルチプレクサMUX2 322を含み、第2のマルチプレクサMUX2 322は、デジタルビットを第1のマルチプレクサMUX1 314から受け取る。デジタルビットに基づいて、第2のマルチプレクサMUX2 322は、入力のうちの1つ、+1又は-1を生成する。加算器324は、レジスタ326に記憶されている誤差数の以前の値を、第2のマルチプレクサMUX2 322から受信された入力に加算し、新たな値の誤差数を生成する。この誤差数の新たな値が、レジスタ326に記憶される。
レジスタ326に記憶された誤差数に基づいて、較正エンジン102は、遅延ブロック304aの遅延値D1 312aを後続のサイクル(例えば、次のサイクル)において改変する。較正エンジン102は、複数のこのようなサイクルにおいて、第1の段310aによって生成された誤差数を測定する。較正エンジン102は、第1の段310aの誤差数が最小である第1の段310aの遅延値を記憶する。この遅延値は、第1の段310aにおける遅延ブロック304aの遅延値D1 312aである。第1の段310aの遅延値D1 312aは、第1の段310aに特有のメモリ位置(図3には図示せず)に記憶される。よって、較正エンジン102は、複数のサイクルにわたって複数の入力コードを提供し、或る段(例えば第1の段310a)の遅延値は、その段の遅延較正モードが完了するまで、繰り返し改変される。バックエンドADC124の或る段の或る出力における非線形は、その段の非線形伝達関数に起因する。遅延較正モードは、その段を較正して、複数の入力コードによって定義される範囲にわたって、その段の最適利得を定義する。例えば、第1の段310aの記憶された遅延値D1 312aは、第1の段310aの非線形伝達関数に起因する任意の非線形性を補償するために用いられる。よって、遅延較正モードは、第1の段310aを較正して、複数の入力コードによって定義される範囲にわたって第1の段310aの最適利得を得る。
第1の段310aが較正されると、較正エンジン102は、第2の段310bにおける遅延ブロック304bの遅延値D2 312bを較正する。これもまた、複数のサイクルを含む。1つのサイクルにおいて、較正エンジン102は、第2の段310bにおける遅延ブロック304bの遅延値D2 312bを改変する。較正エンジン102は、複数の入力コードを生成する。第2の段310bは、複数の入力コードに応答して、デジタルコードを生成する。較正エンジン102におけるアキュムレータ316は、第1の段310bの誤差数を測定する。誤差数は、デジタルコード内の1と0の数における絶対差である。レジスタ326に記憶されている誤差数に基づいて、較正エンジン102は、遅延ブロック304bの遅延値D1 312bを、後続のサイクルで改変する。較正エンジン102は、複数のこのようなサイクルにおいて、第2の段310bによって生成された誤差数を測定する。較正エンジン102は、第2の段310bの誤差数が最小である第2の段310bの遅延値を記憶する。この遅延値は、第2の段310bにおける遅延ブロック304bの遅延値D2 312bである。遅延値D2 312bは、第2の段310bに特有のメモリ位置(図3には図示せず)、又は記憶されている遅延値D1 312aと同じメモリ、又は別のメモリに記憶され得る。
同様にして、較正エンジン102は、複数のサイクルにわたって、バックエンドADC124における複数の段の各段の誤差数を測定し、また、バックエンドADC124の各段の遅延値を記憶する。各段の誤差数に基づいて、その段まで最適な均一の利得を得るために、各段が較正エンジン102によって改変される。よって、遅延較正モードは繰り返し実施され得、それにより、或る段の遅延値は1つ又は複数のサイクルにわたって較正され、その後、次の段の遅延値が較正される。較正モードの間、各段(310a、310b~310n)は繰り返し較正され、上記のように、対応する遅延値(D1、D2~Dn)が生成されて記憶される。バックエンドADC124における複数の段のうちの各段についての遅延値(又は較正された遅延値)は、その後、回路100の他の動作モード中に用いられる。よって、回路100は、バックエンドADC124における全ての段を較正するために、単一のアキュムレータ316を用いる。
メモリ較正モードにおいて、較正エンジン102は、複数の入力コードを生成する。いくつかの例において、複数の入力コードは、既知のアナログ信号の範囲に対応する。DAC104は、複数の入力コードのうちの或る入力コードに応答して、較正信号を生成する。VDブロック106は、較正信号に応答して遅延信号を生成する。バックエンドADC124は、遅延信号に応答して出力コードを生成する。遅延較正モード中に記憶されたバックエンドADC124における複数の段の遅延値は、出力コードを生成するために、メモリ較正モードにおいて用いられる。記憶回路108は、入力コードを、対応する出力コードに関連付けられたアドレスにおいて記憶する。例えば、記憶回路108は、第1の入力コードを、第1の出力コードに対応するアドレスにおいて記憶し、記憶回路108は、第2の入力コードを、第2の出力コードに対応するアドレスにおいて記憶する。一例において、記憶回路108は、全ての入力コードについて、或る入力コードを、関連付けられた出力コードに対応するアドレスにおいて記憶するために、ルックアップテーブルを維持する。例えば、或るバージョンにおいて、出力コード100が入力コード010に対応して生成されたとき、入力コード010はルックアップテーブルにおいてアドレス100に記憶される。よって、記憶回路108におけるルックアップテーブルには、メモリ較正モードにおいて、出力コードのそれぞれのアドレスにおいて、入力コードが入力される。
ミッションモードにおいて、マルチプレクサM112は、入力電圧Vin110をVDブロック106に提供する。一例において、マルチプレクサM112は、較正エンジン102によって制御される。VDブロック106は、入力電圧Vin110に応答して、遅延信号を生成する。バックエンドADC124は、遅延信号に応答して、ローコードを生成する。ローコードに対応するアドレスに記憶された或る入力コードが、回路100による最終出力130として生成される。入力電圧Vin110の各値について、ローコードが出力コードのアドレスにマッチングされ、アドレスに記憶されている入力コードが、最終出力130として提供される。よって、入力電圧Vin110が回路100によって受信されると、入力電圧Vin110に対応するデジタルコードが回路100によって生成され、記憶回路108におけるルックアップテーブルが、入力電圧Vin110をデジタルコードに変換する際に、回路100によって用いられる。
遅延較正モードにおいて、バックエンドADC124における各遅延ブロックの或る遅延値は、較正されて固定される。これにより、回路100が、較正エンジン102によって生成された複数のコード(これは、既知のアナログ信号の範囲に対応する)にわたって、最小利得を有することを確実にする。回路100の利得は、バックエンドADC124における各段の遅延値に影響を受け、遅延較正モードは、各段の遅延値が、回路100が線形高速ADCとして動作するために、最適に較正されることを確実にする。遅延較正モードは、バックエンドADC124における各段の遅延が較正される際に、回路100が線形ADCとして作用して、複数の入力コードによって定義される範囲にわたって最適な利得を得ることを可能にする。
したがって、回路100は、入力電圧Vin110のデジタル変換のために、何ら複雑なアルゴリズムもハードウェアも必要としない。このことは、回路100の面積及び電力要件を低減する。よって、回路100を、GSPSの速度で動作するRFサンプリングレシーバにおいて用いることが可能になる。回路100は、テクノロジーノードにうまく拡張し、今後のテクノロジーノードにおける高GSPS伝達速度をサポートすることができる。
図4は、或る例に従った、回路の動作方法のフローチャート400である。フローチャート400は、図1の回路100、並びに/又は図2及び図3に図示するその構成要素に関連して、説明される。フローチャート400は、回路を遅延較正モードにおいて動作させるための方法を図示する。工程402において、遅延信号が、較正信号に応答して生成される。回路100では、較正エンジン102は、複数の入力コードを生成する。いくつかの例において、複数の入力コードは、既知のアナログ信号の範囲に対応する。一例において、複数の入力コードは、最小入力コードから最大入力コードに及ぶ。一例において、複数の入力コードは、周波数とステップサイズの両方の観点から、均一に分配される。或るバージョンにおいて、ステップサイズは、2つの連続する入力コード間の差である。DAC104は、複数の入力コードの各々に応答して、較正信号を生成する。例えば、DAC104は、複数の入力コードのうちの第1の入力コードに応答して、第1の較正信号(例えば、第1のアナログ較正信号)を生成する。VDブロック106は、較正信号を受信して、遅延信号を生成する。VDブロック106は、プリアンプアレイ116と、遅延マルチプレクサDM120とを含む。マルチプレクサM112は、第1の較正信号をプリアンプアレイ116に提供する。一例において、マルチプレクサM112は、較正エンジン102によって制御されている。VDブロック106における各プリアンプは、異なる閾値電圧を有する。遅延較正モード及びメモリ較正モードの両方において、プリアンプアレイ116における各プリアンプは、第1の較正信号を閾値電圧(例えば、プリアンプアレイ116における各プリアンプに関連付けられた閾値電圧)と比較する。遅延マルチプレクサDM120は、複数のプリアンプのうちの1つのプリアンプの或る出力に基づいて、遅延信号を生成する。図3に関連して説明したように、遅延信号302は、第1の遅延信号OUT_Mと第2の遅延信号OUT_Pとを含み、その閾値電圧が較正信号に最も近いプリアンプの出力信号に対応する。
工程404において、遅延信号がバックエンドADCに提供される。バックエンドADCは、複数の段のうちの第1の段を含む。第1の段の誤差数は、工程406において、較正エンジンによって測定される。誤差数は、第1の段によって生成された1と0の数における絶対差である。バックエンドADC124は、図3に図示する複数の段を、第1の段310a、第2の段310b~第nの段310nとして含む。各段は、遅延ブロックと、ANDゲートと、遅延コンパレータとを含む。
バックエンドADC124における第1の段310aは、遅延マルチプレクサDM120からの遅延信号302に応答して、デジタルビットを生成する。較正エンジン102は、複数の入力コードを生成し、VDブロック106は、複数の入力コードに応答して、複数の遅延信号を生成し、バックエンドADC124における第1の段310aは、複数の遅延信号に応答して、複数のデジタルビットを生成する。第1の段310aによって生成されたこれらの複数のデジタルビットは、較正エンジン102によって生成された複数の入力コードに応答して第1の段によって生成されたデジタルコードを表す。
バックエンドADC124における第1の段310aは、複数の入力コードに応答して、デジタルコードを生成する。第1の段310aからのデジタルコードは、較正エンジン102におけるアキュムレータ316に、第1のマルチプレクサMUX1 314を通じて提供される。較正エンジン102におけるアキュムレータ316は、第1の段310aの誤差数を測定する。誤差数は、デジタルコードにおける1と0の数における絶対差である。
工程408において、誤差数が最小である第1の段の遅延値が、較正エンジンに記憶される。回路100では、較正エンジン102は、第1の段310aの誤差数が最小である第1の段310aの遅延値を記憶する。この遅延値は、第1の段310aにおける遅延ブロック304aの遅延値D1 312aである。
回路100は、複数のサイクルにわたって実装され得る遅延較正モードにおいて動作する。例えば、第1の段310aの遅延較正を参照して、1つのサイクルにおいて、較正エンジン102は、第1の段310aにおける遅延ブロック304aの遅延値D1 312aを改変する。較正エンジン102は、複数の入力コードを生成する。バックエンドADC124における第1の段310aは、複数の入力コードに応答して、デジタルコードを生成する。第1の段310aからのデジタルコードは、較正エンジン102におけるアキュムレータ316に、第1のマルチプレクサMUX1 314を通じて提供される。較正エンジン102におけるアキュムレータ316は、第1の段310aの誤差数を測定する。誤差数は、デジタルコード内の1と0の数における絶対差である。
誤差数に基づいて、較正エンジン102は、遅延ブロック304aの遅延値D1 312aを、後続のサイクル(例えば、次のサイクル)で改変する。較正エンジン102は、複数のこのようなサイクルにおいて、第1の段310aによって生成された誤差数を測定する。較正エンジン102は、第1の段310aの誤差数が最小である第1の段310aの遅延値を記憶する。この遅延値は、第1の段310aにおける遅延ブロック304aの遅延値D1 312a(又は較正された遅延値)である。第1の段310aの遅延値D1 312aは、第1の段310aに特有のメモリ位置(図3では図示せず)に記憶される。よって、較正エンジン102は、複数のサイクルにわたって複数の入力コードを提供し、或る段(例えば第1の段310a)の遅延値は、その段の遅延較正モードが完了するまで、繰り返し改変される。バックエンドADC124の或る段の或る出力における非線形は、その段の非線形伝達関数に起因する。遅延較正モードは、段を較正して、複数の入力コードによって定義される範囲にわたって、その段の最適利得を定義する。例えば、第1の段310aの記憶された遅延値D1 312aは、第1の段310aの非線形伝達関数に起因する任意の非線形性を補償するために用いられる。よって、遅延較正モードは、第1の段310aを較正して、複数の入力コードによって定義される範囲にわたって、第1の段310aの最適利得を得る。
第1の段310aが較正されると、較正エンジン102は、第2の段310bにおける遅延ブロック304bの遅延値D2 312bを較正する。これもまた、複数のサイクルを含む。1つのサイクルにおいて、較正エンジン102は、第2の段310bにおける遅延ブロック304bの遅延値D2 312bを改変する。較正エンジン102は、複数の入力コードを生成する。第2の段310bは、複数の入力コードに応答して、デジタルコードを生成する。較正エンジン102におけるアキュムレータ316は、第1の段310bの誤差数を測定する。誤差数は、デジタルコード内の1と0の数における絶対差である。誤差数に基づいて、較正エンジン102は、後続のサイクルにおいて、遅延ブロック304bの遅延値D2 312bを改変する。較正エンジン102は、複数のこのようなサイクルにおける第2の段310bによって生成された誤差数を測定する。較正エンジン102は、第2の段310bの誤差数が最小である第2の段310bの遅延値を記憶する。この遅延値は、第2の段310bにおける遅延ブロック304bの遅延値D2 312b(又は較正された遅延値)である。遅延値D2 312bは、第2の段310bに特有のメモリ位置(図3に図示せず)、又は記憶されている遅延値D1 312aと同じメモリ、又は別のメモリに記憶され得る。
同様にして、較正エンジン102は、複数のサイクルにわたって、バックエンドADC124における複数の段の各段の誤差数を測定し、また、バックエンドADC124の各段の遅延値(又は較正された遅延値)を記憶する。各段の誤差数に基づいて、各段の非線形性を補償するために、較正エンジン102によって各段が改変される。よって、遅延較正は繰り返し行われ得、或る段の遅延値が1つ又は複数のサイクルにわたって較正され、その後、次の段の遅延値が較正される。バックエンドADC124における複数の段の各段についての遅延値は、その後、回路100の他の動作モード中に用いられる。
この方法は、回路100が、遅延較正モードにおいて、バックエンドADC124における各遅延ブロックの遅延値を較正して固定することを可能にする。これにより、回路100が、較正エンジン102によって生成された複数のコードにわたって、最小利得を有することを確実にする。回路100の利得は、バックエンドADC124の各段の遅延値(これは、例えば、半導体の製造ばらつき及び温度依存要因に基づく不規則性及び非線形に供される)に影響を受け、遅延較正モードを介する方法は、各段の遅延値が、回路100が高速ADCとして動作するために、最適に較正されることを確実にする。遅延較正モードは、複数の入力コードによって定義される範囲にわたって最適な利得を得るために、回路100に、バックエンドADC124における各段の遅延が較正される際に線性ADCとして作用させることを可能にする。
したがって、この方法は、回路100が、入力電圧Vin110のデジタル変換のために、何ら複雑なアルゴリズムもハードウェアも必要としないことを提供する。よって、いくつかの例の方法は、回路100が、GSPSの速度で動作するRFサンプリングレシーバにおいて用いられ得ることを確実にする。回路100は、テクノロジーノードにうまく拡張し、今後のテクノロジーノードにおける高GSPS伝達速度をサポートすることができる。
図5は、或る例に従った、回路の動作方法のフローチャート500である。フローチャート500は、図1の回路100、並びに/又は、図2及び図3に図示するその構成要素に関連して、説明されている。フローチャート500は、例えば複数のサイクルを含む遅延較正モードを用いて、複数の段310a、310b~310nを較正することを図示する。工程502において、段kの遅延値が設定される。回路100では、例えば、バックエンドADC124は、図3に図示する複数の段を、第1の段310a、第2の段310b~第nの段310nとして含む。各段は、遅延ブロックと、ANDゲートと、遅延コンパレータとを含む。較正エンジン102は、第1の段310aにおける遅延ブロック304aの遅延値D1 312aを設定する。
工程504において、較正エンジンが、複数の入力コードを生成する。例えば、回路100では、較正エンジン102は、複数の入力コードを生成する。バックエンドADC124における第1の段310a(又は段k)は、複数の入力コードに応答して、デジタルコードを生成する。第1の段310a(又は段k)からのデジタルコードは、較正エンジン102におけるアキュムレータ316に提供される。工程506において、段kの出力における1(c1)と0(c0)の数が数えられる。その1(c1)と0(c0)の差より、絶対誤差数(E)が測定される。
E=|c1-c0| (1)
較正エンジン102におけるアキュムレータ316は、第1の段310a(又は段k)の誤差数を測定する。誤差数は、第1の段310a(又は段k)によって生成されたデジタルコード内の数における絶対差である。工程508において、検索(段kの較正)が完了しているかを判定する。検索(又は段kの較正)は、段kの出力での誤差数が全ての入力コードについて得られたときに、完了したと考えられる。或るバージョンにおいて、検索は、段kについての誤差数(E)の符号に変化があると、完了したと考えられる。別の例において、検索は、誤差数(E)の最小絶対値が得られたときに完了したと考えられる。検索(段kの較正)が完了した場合、方法は工程520に進み、そうでない場合、方法は工程512に進む。
E=|c1-c0| (1)
較正エンジン102におけるアキュムレータ316は、第1の段310a(又は段k)の誤差数を測定する。誤差数は、第1の段310a(又は段k)によって生成されたデジタルコード内の数における絶対差である。工程508において、検索(段kの較正)が完了しているかを判定する。検索(又は段kの較正)は、段kの出力での誤差数が全ての入力コードについて得られたときに、完了したと考えられる。或るバージョンにおいて、検索は、段kについての誤差数(E)の符号に変化があると、完了したと考えられる。別の例において、検索は、誤差数(E)の最小絶対値が得られたときに完了したと考えられる。検索(段kの較正)が完了した場合、方法は工程520に進み、そうでない場合、方法は工程512に進む。
工程512において、段kの遅延値が改変される。遅延値は、その段の誤差数(E)(又は1及び0の相対数)に基づいて改変される。誤差数(E)が0より大きい場合、段kの遅延値は増分され、誤差数(E)が0未満であるとき、段kの遅延値は減分される。回路100では、例えば、誤差数(又は1及び0の数)に基づいて、較正エンジン102は、第1の段310aにおける遅延ブロック304aの遅延値D1 312aを改変する。或るバージョンにおいて、誤差数が閾値よりも大きい場合、遅延ブロック304aの遅延値は増分され、誤差数が閾値よりも少ない場合、遅延ブロック304aの遅延値は減分される。
工程504~512は、段kについて検索(又は遅延較正)が完了するまで繰り返される。或るバージョンにおいて、工程504~512は、段kについての誤差数(E)の符号に変化があるまで繰り返される。別の例において、工程504~512は、誤差数(E)の最小絶対値が得られるまで繰り返される。回路100においても、遅延較正モードは複数のサイクルを含み得る。一例において、遅延較正は、工程502において、第1の段310a(k=1)から始まる。工程504~512の各サイクルにおいて、較正エンジン102は、遅延ブロック304aの遅延値D1 312aを繰り返し改変する。較正エンジン102は、複数のこのようなサイクルにおいて、第1の段310aによって生成された誤差数を測定する。
工程520において、誤差数(E)の最小絶対値が得られた段kの遅延が固定される。回路100では、較正エンジン102は、第1の段310aの誤差数の絶対値が最小である第1の段310aの遅延値を記憶する。この遅延値は、第1の段310aにおける遅延ブロック304aの遅延値D1 312aである。工程524において、nが最終段である、n段を有するシステムにおいて、この方法は、kがnに等しいかを比較する。工程526において、方法が最終段に到達していない場合、一例において、kは1で増分される。別の例において、kは1より大きい整数で増分される。その後、フローチャート500で図示されている全ての工程が、段k+1について繰り返される。
工程528において、本方法が最終段(n)に到達している場合、システムはリセットされ、フローチャート500に図示されている工程は、第1の段から第nの段まで繰り返される。同様にして、回路100では、較正エンジン102は、複数のサイクルにわたって、バックエンドADC124における複数の段の各段の誤差数を測定し、また、バックエンドADC124の各段の遅延値を記憶する。バックエンドADC124における複数の段の各段についての遅延値は、その後、回路100の他の動作モード中に用いられる。いくつかの例において、工程528は任意選択的である。
フローチャート500に図示される方法は、回路100が、遅延較正モードにおいて、バックエンドADC124における各遅延ブロックの遅延値を較正して補償することを可能にする。これにより、回路100が、較正エンジン102によって生成された複数のコードにわたって、最小利得を有することを確実にする。回路100の利得は、バックエンドADC124における各段の遅延値に影響を受け、遅延較正モードを通じた方法は、各段の遅延値が、回路100が線形高速ADCとして動作するために最適に較正されることを確実にする。本方法は、複数の入力コードによって定義される範囲にわたって最適な利得を得るために、回路100に、バックエンドADC124における各段の遅延が較正される際に、線形ADCとして作用させることを可能にする。
したがって、本方法は、回路100が、入力電圧Vin110のデジタル変換のために、何ら複雑なアルゴリズムもハードウェアも必要としないことを提供する。このことは、回路100の面積及び電力要件を低減する。よって、本方法は、回路100が、GSPSの速度で動作するRFサンプリングレシーバにおいて用いられ得ることを確実にする。回路100は、テクノロジーノードにうまく拡張し、今後のテクノロジーノードにおける高GSPS伝達速度をサポートすることができる。
図6は、或る例に従った、バックエンドADCの或る段において、それぞれ、ANDゲート及び遅延コンパレータによって生成されたANDゲート遅延及びコンパレータ遅延を図示するグラフである。グラフは、図3に図示するバックエンドADC124に関連して説明される。グラフは、X軸(T_IN)とY軸(出力遅延)とを含む。ANDゲート(例えばANDゲート306a、306b~306n)遅延及びコンパレータ(例えば遅延コンパレータ308a、308b~308n)遅延は、或る例に従った、入力信号遅延の関数である。入力信号遅延は、ANDゲートによって受信された信号又は遅延コンパレータによって受信された信号間での遅延である。図示するように、それぞれのANDゲートによって寄与されるANDゲート遅延602は、入力信号遅延T_INの絶対値に直線的に関連しており、ここで、入力信号遅延T_INは、それぞれのANDゲートに入力される信号ANとBNとの間でのタイミングの差であり、Nは整数であり、Nは第1の段310aについては1に等しく、第2の段310bについては2に等しい。図示する構成において、ANDゲート遅延602の入力信号遅延T_INに対する関係性は、ANとBNが先導するか追従するかにかかわらず、線形である。
信号AN及びBNはまた、遅延コンパレータの入力に印加されて、遅延コンパレータに、対応する信号BN’を生成させる。遅延コンパレータ(例えば308a及び308b)のそれぞれ1つについて、信号BN’の立ち上がりエッジのタイミングが、先に到達する信号AN及びBNの立ち上がりエッジのタイミングを追跡する。特に、遅延コンパレータの各1つについて、信号BN’の立ち上がりエッジのタイミングは、(1)先に到達する信号AN及びBNの立ち上がりエッジタイミングに、(2)入力信号遅延T_INの絶対値に対数的に逆に関連するコンパレータ遅延604を加えたものに等しい(言い換えると、コンパレータ遅延は、より類似する入力値についてより大きく、そのコンパレータへの2つの入力間の差がより大きいと、コンパレータ遅延が小さくなる)。
図7は、或る例に従った、或る段の出力信号遅延を、バックエンドADCの段の入力信号遅延の関数として図示するグラフである。ANDゲート遅延602をコンパレータ遅延604から差し引くことで、任意の所与のシングルビット段、例えば、第1の段310a、についての出力信号遅延T_OUTが得られる。入力信号遅延T_INの絶対値が閾値遅延T_THRESよりも少ないとき、出力信号遅延T_OUTは正値である(それぞれの遅延コンパレータにより生成された信号BN’の立ち上がりエッジが、それぞれのANDゲートにより生成された信号AN’の立ち上がりエッジを遅らせることを意味する)。その一方で、入力信号遅延T_INの絶対値が閾値遅延T_THRESよりも大きいとき、出力信号遅延T_OUTは負値である(信号AN’の立ち上がりエッジが、対応する信号BN’の立ち上がりエッジを先導することを意味する)。出力信号遅延T_OUTの正又は負の性質は、較正エンジン102に報告される。
動作において、遅延コンパレータ308aは第1の符号信号(「1」又は「0」)を較正エンジン102に発行する。第1の符号信号(本記載に従ったデジタル信号の或る例)は、第1の符号信号が、遅延コンパレータ308aに印加される信号A1及びB1の立ち上がりエッジの順序を反映するように、信号A1及びB1の立ち上がりエッジのうちのどちらが遅延コンパレータ308aによって最初に受信されたかに基づいている。ANDゲート306a及び遅延コンパレータ308aは、第2の段310bに印加される信号A1’及びB1’を生成する。遅延コンパレータ308bは、第2の符号信号(「1」又は「0」)を較正エンジン102に出力する。第2の符号信号は、第2の符号信号が、遅延コンパレータ308bに印加される信号A2及びB2の立ち上がりの順序を反映するように、信号A2及びB2の立ち上がりエッジのうちのどちらが遅延コンパレータ308bによって最初に受信されるかに基づいている。
信号A1と信号B1との間の遅延を入力電圧Vin110の関数として予測することができ、その逆の場合も同様であり、また連続する段によって出力される信号AN’と信号BN’との間の遅延を、前の段から受信された信号AN及び信号BNの関数として予測することができ、その逆の場合も同様であるため、連続する段の遅延コンパレータによって出力される符号信号を、入力電圧Vin110の関数として予測することができ、その逆の場合も同様である。したがって、符号信号からなるコードは、あらかじめ決められた相関と確実に比較されることで、入力電圧Vin110の近似値を判定し得る。動作において、信号A1及びB1のタイミングは、そのタイミングが、上述するように、入力電圧Vin110と相関する信号OUT_P及びOUT_Mのタイミングと機能的に(すなわち、予測可能に)関連している。信号AT及びBTのタイミングは、信号A1及びB1のタイミングと機能的に(すなわち、予測可能に)関連している、などである。よって、信号OUT_P及びOUT_Mのタイミングが入力電圧Vin110と機能的に(すなわち、予測可能に)関連しているため、出力コードの符号信号を判定する、線A1、B1、A1’、B1’などのタイミングもまた、入力電圧Vin110と機能的に関連している。
図8A及び図8Bは、或る例に従った、バックエンドADCの入力信号遅延の関数として、異なる段の出力信号遅延を図示するグラフである。図7に関連して説明したように、ANDゲート遅延602をコンパレータ遅延604から差し引くことで、任意の所与のシングルビット段、例えば、第1の段310aについての出力信号遅延T_OUTが得られる。入力信号遅延T_INの絶対値が閾値遅延T_THRESより少ないとき、出力信号遅延T_OUTは正値である(それぞれの遅延コンパレータにより生成された信号BN’の立ち上がりエッジが、それぞれのANDゲートにより生成された信号AN’の立ち上がりエッジを遅らせることを意味する)。その一方で、入力信号遅延T_INの絶対値が閾値遅延T_THRESより大きいとき、出力信号遅延T_OUTは負値である(信号AN’の立ち上がりエッジが対応する信号BN’の立ち上がりエッジを先導することを意味する)。
グラフ802aは、従来の回路における第1及び第2の段についての出力信号遅延を表す。グラフ802bは、回路100の第1の段310a及び第2の段310bについての出力信号遅延を表す。グラフ804aは、従来の回路における第3及び第4の段についての出力信号遅延を表す。グラフ804bは、回路100の第3の段310c及び第4の段310dについての出力信号遅延を表す。よって、グラフ802aより、第2の段の利得プロファイルは非対称であり、トグル地点ではより利得が高く、極限点ではより利得が低い。また、第2の段の非対称性を補正するために補正が成される場合、後続の段の較正中に誤差を生じさせる。また、第3の段のトグル地点における第2の段の較正によって、後続の段の較正中に誤差が生じることになる。しかしながら、回路100は、これら難点の全てに対処することができる。グラフ802bに表されるように、回路100は、第2の段310bについて対称的な利得プロファイルをもたらす。回路100は、バックエンドADC124における各段の遅延値が較正されることを確実にする、遅延較正モードを用いる。同様に、グラフ804bは、回路100が、第3の段310c及び第4の段310dについて対称的な利得プロファイルを提供することを図示する。
較正エンジン102は、複数のサイクルにわたって、バックエンドADC124における複数の段の各段の誤差数を測定し、また、バックエンドADC124の各段の遅延値を記憶する。誤差数は、或る段によって生成されたデジタルコード内の1と0の数における絶対差である。バックエンドADC124における複数の段の各段についての遅延値(又は較正された遅延値)は、その後、回路100の他の動作モード中に用いられる。各段のこれらの遅延値(又は較正された遅延値)は、入力コードの範囲にわたって非対称的に分配され、利得を均一にする。よって、グラフ802b及び804bによって図示するように、遅延較正モードは、各段の遅延値が、回路100が高速ADCとして動作するために最適に較正されることを確実にする。較正モードは、より良好な標準偏差を確実とし、その結果、複数の領域にわたってより均一な利得が得られる。また、回路100は、遅延較正中に各段を平均化し、それによりノイズに対してよりロバストとなる。
図9は、複数の例の複数の態様が実装可能である、或る例示のデバイス900のブロック図である。デバイス900は、サーバーファーム、車両、通信デバイス、トランシーバ、パーソナルコンピュータ、ゲーミングプラットフォーム、コンピューティングデバイス、又は任意の他のタイプの電子システムであるか、又はその中に組み込まれるか、又はその一部である。デバイス900は、説明の簡潔さのために本明細書に説明されていない1つ又は複数の従来の構成要素を含み得る。
一例において、デバイス900は、プロセッサ902とメモリ906とを含む。プロセッサ902は、CISC(複合命令セットコンピュータ)CPU、RISC(縮小命令セットコンピュータ)CPU、デジタル信号プロセッサ(DSP)、プロセッサ、CPLD(複合プログラマブルロジックデバイス)、又はFPGA(フィールドプログラマブルゲートアレイ)であり得る。
メモリ906(これは、RAM、フラッシュメモリ、又はディスクストレージなどのメモリであり得る)は、1つ又は複数のソフトウェアアプリケーション(例えば、組込みアプリケーション)を記憶しており、こういったソフトウェアアプリケーションは、プロセッサ902によって実行されると、デバイス900と関連付けられている任意の好適な機能を実施する。
プロセッサ902は、メモリ906から頻繁にアクセスされる情報を記憶する、メモリ及び論理を含み得る。デバイス900は回路910を含む。一例において、プロセッサ902は、回路910と同じプリント回路基板(PCB)又はカードに配設され得る。別の例において、プロセッサ902はデバイス900の外部にある。回路910は、アナログ-デジタル・コンバータとして機能することができる。
回路910は、接続及び動作において、図1の回路100に類似している。回路910は、較正エンジン(例えば、較正エンジン102)と、デジタル-アナログ・コンバータ(DAC)(例えば、DAC104)と、マルチプレクサ(例えば、マルチプレクサM112)と、電圧遅延(VD)ブロック(例えば、VDブロック106)と、バックエンドアナログ-デジタル・コンバータ(ADC)(例えば、バックエンドADC124)と、記憶回路(例えば、記憶回路108)とを含む。VDブロックは、プリアンプアレイ(例えば、プリアンプアレイ116)と、遅延マルチプレクサDM(例えば、遅延マルチプレクサDM120)とを含む。マルチプレクサは、入力電圧Vinを受け取る。プリアンプアレイは、(図2に図示するように)複数のプリアンプを含む。
VDブロックは、電圧遅延機能を実施する。バックエンドADCは、遅延-デジタル機能を実施する。上述の説明と同様に、回路910は、遅延較正モード、メモリ較正モード、及びミッションモードで動作する。
用語「結合」は、明細書全体を通して用いられている。この用語は、本記載と一貫した機能的関係性を可能とする、接続、通信、又は信号経路を網羅し得る。例えば、デバイスAが、或るアクションを行うようにデバイスBを制御するための信号を提供する場合、第1の例においてデバイスAはデバイスBに結合され、又は第2の例において、介在する構成要素Cを介してデバイスAがデバイスBに結合され、この場合、デバイスBがデバイスAによってデバイスAによって提供された制御信号を介して制御されるように、介在する構成要素CはデバイスAとデバイスBとの間の機能的関係性を実質的に変更しない。
或るタスク又は機能を行うように「構成されている」デバイスは、その機能を実施するように、製造業者によって製造時に構成され(例えば、プログラミングされ、及び/若しくはハードウェアに組み込まれ)てもよく、並びに/又は、その機能及び/若しくは他の付加的あるいは代替的な機能を実施するように、製造後にユーザによって構成可能(若しくは再構成可能)であり得る。こういった構成は、デバイスのファームウェア及び/若しくはソフトウェアプログラミングを通じて、ハードウェア構成要素及びデバイスの相互接続の構築並びに/若しくはレイアウトを通じて、又はそれらの組み合わせから行われ得る。
本明細書において用いられるように、「端子」、「ノード」、「相互接続」、「ピン」、及び「リード」は交換可能に用いられる。逆に具体的に記載されない限り、これらの用語は概して、デバイス要素、回路要素、集積回路、或るデバイス、又は他の電子若しくは半導体構成要素の間の相互接続又は終端を意味するように用いられる。
本明細書に特定の構成要素を含むものとして説明される回路又はデバイスは、代わりに、説明される回路又はデバイスを形成するためにこれらの構成要素と結合されるように適合されてもよい。例えば、1つ又は複数の半導体要素(トランジスタなど)、1つ又は複数の受動要素(抵抗器、コンデンサ、及び/又はインダクタなど)、及び/又は1つ又は複数の源(電圧及び/又は電流源)を含むように説明されている構造は、代わりに、単一の物理デバイス内に半導体要素(例えば、半導体ダイ及び/又は集積回路(IC)パッケージ)のみを含み得、また、少なくとも受動要素及び/又は源の少なくともいくつかに結合されるように適合されて、製造時又は製造後に、例えば、エンドユーザ及び/又は第三者によって、説明されている構造を形成し得る。
特定のトランジスタの使用が本明細書において説明されているが、他のトランジスタ(又は同等のデバイス)を代わりに用いてもよい。例えば、p型金属酸化物シリコンFET(「MOSFET」)を、n型MOSFETの代わりに、回路にほぼ又は全くの変更なく用いることができる。また、他のタイプのトランジスタ(バイポーラトランジスタ(BJT)など)が用いられ得る。
本明細書において説明される回路は、構成要素の置換前に利用可能であった機能と少なくとも部分的に類似する機能を提供するように、置換された構成要素を含むように再構成可能である。抵抗器として示される構成要素は概して、別様に記載されない限り、示される抵抗器によって表されるインピーダンスの量を提供するように直列及び/又は並列に結合される任意の1つ又は複数の要素を表す。例えば、単一の構成要素として本明細書に示されて説明される抵抗器又はコンデンサが、代わりに、それぞれ、同じノード間に並列に結合される複数の抵抗器又はコンデンサであってもよい。例えば、単一の構成要素として本明細書に示されて説明される抵抗器又はコンデンサが、代わりに、それぞれ、単一の抵抗器又はコンデンサとして同じ2つのノード間に直列に結合される複数の抵抗器又はコンデンサであってもよい。
前述の記載における「接地」という語句の使用は、シャーシ接地、アース接地、フローティング接地、仮想接地、デジタル接地、共用接地、及び/又は本記載の教示に適用可能であるか又は好適な任意のその他の形態の接地接続を含む。別様に記載されない限り、値の前にある「約」、「およそ」、又は「実質的に」は、記載されている値の±10パーセントを意味する。
特許請求の範囲内で、説明された実施例における改変が可能であり、その他の実施例が可能である。
Claims (20)
- アナログ信号を受信するように動作可能な入力と、前記アナログ信号のデジタル表現を出力するように動作可能な出力とを有するアナログ-デジタル・コンバータ(ADC)であって、前記ADCが、
前記ADCの前記入力に結合され、較正信号に応答して遅延信号を生成するように構成されている電圧遅延(VD)ブロックと、
前記VDブロックに結合され、前記遅延信号を受信するように構成されているバックエンドADCであって、第1の段を含む複数の段を有する、前記バックエンドADCと、
前記複数の段及び前記VDブロックに結合される較正エンジンと、
を含み、
前記較正エンジンが、
前記遅延信号に応答して前記第1の段の誤差数を測定し、
前記誤差数が最小である前記第1の段の遅延値を記憶する、
ように構成されている、
ADC。 - 請求項1に記載のADCであって、前記複数の段の各段が、
前記較正エンジンに結合される遅延ブロックと、
前記遅延ブロックに結合されるANDゲートと、
前記遅延ブロック及び前記較正エンジンに結合される遅延コンパレータと、
を含む、ADC。 - 請求項1に記載のADCであって、前記較正エンジンがアキュムレータを更に含み、前記較正エンジンが複数の入力コードを生成する、ADC。
- 請求項3に記載のADCであって、前記較正エンジンに結合されるDAC(デジタル-アナログ・コンバータ)を更に含み、前記DACが、前記複数の入力コードのうちの或る入力コードに応答して前記較正信号を生成するように構成されている、ADC。
- 請求項4に記載のADCであって、遅延較正モード、メモリ較正モード、及びミッションモードで動作するように構成されており、前記遅延較正モードが複数のサイクルを含み、前記複数のサイクルのうちの或るサイクルにおいて、
前記較正エンジンが、前記第1の段における第1の遅延ブロックの遅延値を改変し、
前記較正エンジンが前記複数の入力コードを生成し、
前記VDブロックが、前記複数の入力コードに応答して複数の遅延信号を生成し、
前記第1の段が、前記複数の遅延信号に応答してデジタルコードを生成し、
前記アキュムレータが、前記第1の段の前記誤差数を測定し、前記誤差数が、前記デジタルコード内の1と0の数における絶対差である、ADC。 - 請求項5に記載のADCであって、前記第1の段の前記誤差数が最小である前記遅延値が、前記第1の段の前記遅延値として前記較正エンジンに記憶される、ADC。
- 請求項6に記載のADCであって、前記バックエンドADCに第2の段を更に含み、前記第2の段が、前記第1の段に結合されており、前記第1の段の出力を受信するように構成され、前記遅延較正モードにおいて、
前記較正エンジンが、前記第2の段における第2の遅延ブロックの遅延値を改変し、
前記較正エンジンが、前記複数の入力コードを生成し、
前記VDブロックが、前記複数の入力コードに応答して、複数の遅延信号を生成し、
前記第2の段が、前記複数の遅延信号に応答してデジタルコードを生成し、
前記アキュムレータが、前記第2の段の前記誤差数を測定し、前記誤差数が前記デジタルコード内の1と0の数における絶対差である、ADC。 - 請求項7に記載のADCであって、前記第2の段の前記誤差数が最小である前記遅延値が、前記第2の段の前記遅延値として前記較正エンジンに記憶される、ADC。
- 請求項8に記載のADCであって、前記バックエンドADCに結合される記憶回路を更に含む、ADC。
- 請求項9に記載のADCであって、前記メモリ較正モードにおいて、
前記較正エンジンが、複数の入力コードを生成するように構成されており、
前記DACが、前記複数の入力コードのうちの或る入力コードに応答して、較正信号を生成するように構成されており、
前記VDブロックが、前記較正信号に応答して遅延信号を生成するように構成されており、
前記バックエンドADCが、前記遅延信号に応答して出力コードを生成するように構成されており、
前記記憶回路が、前記入力コードを、前記出力コードに対応するアドレスに記憶するように構成されている、ADC。 - 請求項1に記載のADCであって、前記DACに結合されるマルチプレクサを更に含み、前記マルチプレクサが、入力電圧及び前記較正信号を受信するように構成されている、ADC。
- 請求項1に記載のADCであって、前記VDブロックが、
1つ又は複数のプリアンプであって、各プリアンプが、前記入力電圧と前記第1の較正信号とのうちの一方を閾値電圧と比較するように構成されている、前記1つ又は複数のプリアンプと、
前記複数のプリアンプに結合され、前記プリアンプのうちの1つの或る出力に基づいて前記遅延信号を生成するように構成されている、遅延マルチプレクサと、
を更に含む、ADC。 - 請求項5に記載のADCであって、前記ミッションモードにおいて、
前記VDブロックが、前記入力電圧に応答して遅延信号を生成するように構成されており、
前記バックエンドADCが、前記遅延信号に応答してローコードを生成するように構成されており、前記ローコードに対応するアドレスに記憶されている前記入力コードが最終出力として生成される、ADC。 - アナログ-デジタル・コンバータ(ADC)を動作させる方法であって、
較正信号に応答して遅延信号を生成することと、
前記遅延信号を、複数の段のうちの第1の段を有するバックエンドADCに提供すること、
前記第1の段の誤差数を較正エンジンによって測定することであって、前記誤差数が、前記第1の段によって生成される1及び0の数における絶対差である、前記誤差数を測定することと、
前記誤差数が最小である前記第1の段の遅延値を前記較正エンジンに記憶することと、
を含む、方法。 - 請求項14に記載の方法であって、
前記較正エンジンによって複数の入力コードを生成することと、
前記複数の入力コードのうちの或る入力コードに応答して、前記較正信号を生成することと、
を更に含む、方法。 - 請求項14に記載の方法であって、前記誤差数を測定することが、複数のサイクルを実施することを更に含み、前記複数のサイクルにおける或るサイクルにおいて、
前記第1の段における第1の遅延ブロックの遅延値を改変し、
前記較正エンジンによって、前記複数の入力コードを生成し、
前記複数の入力コードに応答して、前記第1の段によってデジタルコードを生成し、
前記デジタルコード内の1と0の数における絶対差を測定する、方法。 - 請求項16に記載の方法であって、前記第1の段の前記誤差数が最小である前記遅延値を、前記第1の段の前記遅延値として記憶することを更に含む、方法。
- 請求項17に記載の方法であって、前記第1の段の出力を、前記バックエンドADCにおける第2の段に提供することを更に含む、方法。
- 請求項18に記載の方法であって、
前記第2の段における第2の遅延ブロックの遅延値を改変することと、
前記較正エンジンによって、前記複数の入力コードを生成することと、
前記複数の入力コードに応答して、前記第2の段によってデジタルコードを生成することと、
前記デジタルコード内の1と0の数における絶対差を測定することと、
前記第2の段の前記誤差数が最小である前記遅延値を、前記第2の段の前記遅延値として記憶することと、
を更に含む、方法。 - デバイスであって、
プロセッサと、
前記プロセッサに結合されるメモリと、
前記プロセッサ及び前記メモリに結合されるアナログ-デジタル・コンバータ(ADC)と
を含み、
前記ADCが、
アナログ信号を受信するように動作可能な入力と、アナログ信号のデジタル表現を出力するように動作可能な出力とを有し、前記ADCが、
前記ADCの前記入力に結合され、較正信号に応答して遅延信号を生成するように構成されている、電圧遅延(VD)ブロックと、
前記VDブロックに結合され、前記遅延信号を受信するように構成され、第1の段を含む複数の段を有する、バックエンドADCと、
前記複数の段及び前記VDブロックに結合される較正エンジンと、
を含み、
前記較正エンジンが、
前記遅延信号に応答して前記第1の段の誤差数を測定し、
前記誤差数が最小である前記第1の段の遅延値を記憶する、
ように構成されている、
デバイス。
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