CN116746065A - 用于非线性adc的校准方案 - Google Patents

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Abstract

在所描述的示例中，一种模数转换器(ADC)(100)包括电压到延迟(VD)块(106)，该ADC具有可操作以接收模拟信号(110)的输入端和可操作以输出(130)该模拟信号的数字表示的输出端。VD块(106)耦合到ADC(100)的输入端，并且响应于校准信号来生成延迟信号。后端ADC(124)耦合到VD块(106)，并且接收该延迟信号。后端ADC(124)具有包括第一级在内的多个级。校准引擎(102)耦合到该多个级和VD块(106)。校准引擎(102)测量该第一级的错误计数，并且存储该错误计数最小的该第一级的延迟值。

Description

用于非线性ADC的校准方案
本文总体上涉及模数转换器(ADC)，更具体地涉及在ADC中使用查找表。
背景技术
在许多电子设备中，使用模数转换器(ADC)将模拟输入信号转换为数字输出信号。用于对射频(RF)采样接收器中的信号进行数字化的ADC可能需要以高速进行操作。这样的速度可以是每秒千兆个样本(GSPS)的数量级。然而，需要校正高速ADC的非线性。
发明内容
在所描述的示例中，一种模数转换器(ADC)包括电压到延迟(VD)块，该ADC具有可操作以接收模拟信号的输入端和可操作以输出该模拟信号的数字表示的输出端。该VD块耦合到该ADC的输入端，并且响应于校准信号来生成延迟信号。后端ADC耦合到该VD块，并且接收该延迟信号。该后端ADC具有包括第一级在内的多个级。校准引擎耦合到该多个级和该VD块。该校准引擎测量该第一级的错误计数，并且存储该错误计数最小时该第一级的延迟值。
本文还涉及一种操作模数转换器(ADC)的方法。该方法包括：响应于校准信号来生成延迟信号；向后端ADC提供该延迟信号，该后端ADC具有多个级中的第一级；由校准引擎测量该第一级的错误计数，该错误计数是由该第一级生成的一和零的数量的绝对差；以及将该错误计数最小时该第一级的延迟值存储在该校准引擎中。
本文还涉及一种设备，该设备包括：处理器；耦合到该处理器的存储器；以及模数转换器(ADC)。该ADC耦合到该处理器和该存储器。该ADC包括电压到延迟(VD)块，该ADC具有可操作以接收模拟信号的输入端和可操作以输出该模拟信号的数字表示的输出端。该VD块耦合到该ADC的输入端，并且响应于校准信号来生成延迟信号。后端ADC耦合到该VD块，并且接收该延迟信号。该后端ADC具有包括第一级在内的多个级。校准引擎耦合到该多个级和该VD块。该校准引擎测量该第一级的错误计数，并且存储该错误计数最小时该第一级的延迟值。
附图说明
图1是根据示例的电路的框图；
图2是根据示例的图1所示的电路的一部分的框图；
图3是根据示例的图1所示的电路的一部分的框图；
图4是根据示例的电路操作方法的流程图；
图5是根据示例的电路操作方法的流程图；
图6是图示了根据示例的分别由后端ADC的级中的与门和延迟比较器生成的与门延迟和比较器延迟的曲线图；
图7是图示了根据示例的后端ADC的级的输出信号延迟作为该级的输入信号延迟的函数的曲线图；
图8A和图8B是图示了根据示例的不同级的输出信号延迟作为后端ADC的输入信号延迟的函数的曲线图；以及
图9是其中可以实施示例的若干个方面的示例设备900的框图。
在附图中使用相同的附图标记或其他附图标号来指定(在结构上和/或功能上)相同或相似的特征。
具体实施方式
图1是根据示例的电路100的框图。电路100包括校准引擎102、数模转换器(DAC)104、多路复用器M 112、电压到延迟(VD)块106、后端模数转换器(ADC)124和存储电路108。DAC 104耦合在校准引擎102与多路复用器M 112之间。多路复用器M 112也耦合到校准引擎102。在一个版本中，多路复用器M 112由校准引擎102控制。多路复用器M 112接收输入电压Vin110。VD块106耦合到多路复用器M 112和校准引擎102。后端ADC 124耦合到VD块106和校准引擎102。存储电路108耦合到后端ADC 124和校准引擎102。存储电路108可以由数字存储器电路、寄存器、触发器、RAM、ROM、暂态存储器、常规存储器电路的一部分和/或数字处理器系统的一部分构造。
VD块106包括前置放大器阵列116和延迟多路复用器DM 120。前置放大器阵列116耦合到多路复用器M 112，并且包括一个或多个前置放大器。延迟多路复用器DM 120耦合到前置放大器阵列116。后端ADC 124耦合到延迟多路复用器DM 120。后端ADC 124可以包括多个级，比如图3所图示的第一级和第二级。每个级都包括延迟块、与门和延迟比较器。校准引擎102耦合到后端ADC 124中的多个级。在一个示例中，校准引擎102包括累加器。累加器耦合到后端ADC 124中的多个级。在一个示例中，校准引擎102是处理单元、数字信号处理器(DSP)、处理器和/或可编程逻辑器件或者是其一部分。校准引擎102可以包括存储器、逻辑和/或软件。
在一些示例中，VD块106的每个部件都能够独立地与校准引擎102通信，并且与电路100的其他部件通信。电路100的每个块或部件也可以耦合到图1中的其他块。本文没有描述这些连接。电路100可以包括一个或多个常规部件，为了简化描述，本文没有描述这些常规部件。
在一个示例中，电路100是模数转换器，其中，VD块106执行电压到延迟功能，并且后端ADC 124执行延迟到数字功能。电路100在延迟校准模式、存储器校准模式和任务模式下操作。任务模式也被称为正常操作模式。现在按该顺序描述延迟校准模式和存储器校准模式。
校准引擎102生成多个输入代码，在一些示例中，该多个输入代码对应于已知模拟信号的范围。在一个示例中，该多个输入代码的范围从最小输入代码到最大输入代码。在一个示例中，该多个输入代码在频率和步长这两方面均是均匀分布的。在一个版本中，步长是两个连续输入代码之间的差。DAC 104响应于该多个输入代码中的每个输入代码来生成校准信号。例如，DAC 104响应于该多个输入代码中的第一输入代码来生成第一校准信号(例如，第一模拟校准信号)。该第一校准信号由VD块106接收。
在延迟校准模式和存储器校准模式下，多路复用器M 112向前置放大器阵列116提供第一校准信号。在一个示例中，多路复用器M 112由校准引擎102控制。VD块106中的每个前置放大器具有不同的阈值电压。如图2所图示，前置放大器阵列116中的每个前置放大器都包括连接到多路复用器M 112的输出端(以接收输入信号Vin 110或来自DAC 104的校准信号)的第一输入端和耦合到阈值电压的第二输入端。在延迟校准模式和存储器校准模式下，前置放大器阵列116中的每个前置放大器将第一校准信号与阈值电压(例如，与前置放大器阵列116中的每个前置放大器相关联的阈值电压)进行比较。延迟多路复用器DM 120基于前置放大器之一的输出来生成延迟信号。
后端ADC 124中的第一级响应于来自延迟多路复用器DM 120的延迟信号来生成数字位。因此，校准引擎102生成多个输入代码；DAC 104响应于该多个输入代码来生成多个校准信号；并且VD块106响应于该多个校准信号来生成多个延迟信号；并且后端ADC 124中的第一级响应于该多个延迟信号来生成多个数字位。由第一级生成的这多个数字位表示由第一级响应于由校准引擎102生成的多个输入代码而生成的数字代码。
在一个示例中，延迟校准模式包括多个周期。在一个周期中，校准引擎102修改第一级中的第一延迟块的延迟值。校准引擎102生成多个输入代码。后端ADC 124中的第一级响应于该多个输入代码来生成数字代码。校准引擎102中的累加器测量第一级的错误计数。错误计数是数字代码中的一和零的数量的绝对差。基于错误计数，校准引擎102在后续周期中修改第一延迟块的延迟值。校准引擎102在多个这样的周期中测量由第一级生成的错误计数。校准引擎102存储第一级的错误计数最小时第一级的延迟值。该延迟值是第一级中的第一延迟块的延迟值(或校准的延迟值)。在一个示例中，电路100使用二分搜索或其他已知技术来找到错误计数最小时的延迟值。后端ADC 124的级的输出端处的非线性是由该级的非线性传递函数引起的。延迟校准模式对级进行校准，以在由多个输入代码定义的范围内定义该级的最佳增益。
校准引擎102随后校准第二级中的第二延迟块的延迟值。这也包括多个周期。在一个周期中，校准引擎102修改第二级中的第二延迟块的延迟值。校准引擎102生成多个输入代码。第二级响应于该多个输入代码来生成数字代码。校准引擎102中的累加器测量第二级的错误计数。错误计数是数字代码中的一和零的数量的绝对差。基于错误计数，校准引擎102在后续周期中修改第二延迟块的延迟值。校准引擎102在多个这样的周期中测量由第二级生成的错误计数。校准引擎102存储第二级的错误计数最小时第二级的延迟值。该延迟值是第二级中的第二延迟块的延迟值(或校准的延迟值)。
以同样的方式，校准引擎102在多个周期内测量后端ADC 124中的多个级中的每个级的错误计数，并且还存储后端ADC 124的每个级的延迟值。后端ADC 124中的多个级中的每个级的延迟值(或校准的延迟值)随后在电路100的其他操作模式期间使用。在一个示例中，延迟值用于校正后端ADC 124中引入的任何非线性。结合图3所图示的电路300详细描述延迟校准模式。
在存储器校准模式下，校准引擎102生成多个输入代码。在一些示例中，该多个输入代码对应于已知模拟信号的范围。DAC 104响应于该多个输入代码中的输入代码来生成校准信号。VD块106响应校准信号来生成延迟信号。后端ADC 124响应于延迟信号来生成输出代码。存储电路108将输入代码存储在与对应的输出代码相关联的地址处。例如，存储电路108将第一输入代码存储在与第一输出代码相对应的地址处，并且存储电路108将第二输入代码存储在与第二输出代码相对应的地址处。在一个示例中，存储电路108为所有输入代码维护查找表，以将输入代码存储在与相关联的输出代码相对应的地址处。例如，在一个版本中，当生成与输入代码010相对应的输出代码100时，将输入代码010存储在查找表中的地址100处。因此，在存储器校准模式下，存储电路108中的查找表在输出代码的相应地址处填充有输入代码。
在任务模式下，多路复用器M 112向VD块106提供输入电压Vin 110。在一个示例中，多路复用器M 112由校准引擎102控制。VD块106响应于输入电压Vin 110来生成延迟信号。后端ADC 124响应于延迟信号来生成原始代码。电路100生成存储在与原始代码相对应的地址处的输入代码作为最终输出130。对于输入电压Vin 110的每个值，原始代码与输出代码的地址相匹配，并且存储在该地址处的输入代码被提供作为最终输出130。因此，在一个版本中，任务模式表示电路100的正常操作，其中，模拟信号(比如射频模拟信号)作为Vin110被接收，并且经由VD块106、后端ADC 124和存储电路108被转换为数字(例如，二进制)表示。因此，最终输出130是模拟信号Vin 110的数字表示。
多路复用器M 112、VD块106、后端ADC 124和存储电路108形成电路100中的一个通道。电路100可以用两个或更多个通道来实施。在一个示例中，每个通道可以与其他通道并行实施。第二通道将包括第二多路复用器、第二VD块、第二后端ADC和第二存储电路。第二通道中的第二后端ADC可以类似于后端ADC 124，但是这两者都是单独校准的，因为这两者可能由于制造差异而具有不同的传递函数。多个通道灵活地允许一个通道处于校准模式(延迟校准模式或存储器校准模式)，并且其他通道在任务模式下进行操作。多个通道还灵活地允许一个或多个通道处于延迟校准模式，一个或多个通道处于存储器校准模式，并且其他通道处于任务模式。因此，当一个或多个通道正被校准时，剩余的通道在任务模式下用于模数转换。在一个示例中，所有通道都使用DAC 104进行校准，并且所有通道都由校准引擎102控制。在一些示例中，不需要在通道之间执行任何匹配，因为每个通道中的后端ADC都是独立校准的。这也降低了对背景估计和校准算法的要求。
在一个示例中，前置放大器阵列116、延迟多路复用器DM 120和后端ADC 124的组合充当非线性ADC或基于延迟的ADC。尽管该组合是高度非线性的，但是电路100是高度线性的并且以宽松的面积和功率要求进行高速操作。电路100很好地随技术节点进行缩放。电路100对DAC 104提出了高线性要求。这是有利的，因为设计和实施用于以较低速度线性地和准确地进行操作的模拟电路相对不那么困难。根据本文，后端ADC 124可以被设计为通过牺牲线性来以高速运行。然而，在后端ADC 124与存储电路108中的查找表结合操作的情况下，电路100表现得像线性模数转换器(ADC)。同样，存储电路108可以在数字电路中实施，并且被配置用于高速。
将外部模拟信号与快速数字处理核接口连接通常需要ADC。随着数据传输速度的提高，ADC可能需要以非常高的速度和良好的信噪比进行操作。在没有一些示例的益处的情况下，这样的限制可能导致对支持集成电路的大功耗和大面积要求。由于模拟的非理想性可能会限制性能，所以这些问题在快速采样率(例如，每秒千兆个样本(GSPS)数量级的采样率)下可能尤其突出。电路100的示例提供了具有查找表方法的后端ADC 124，该方法可以使用一个或多个非线性ADC来开发广泛的架构，但是可以被校准以提供高线性ADC的优越性能。
在延迟校准模式下，后端ADC 124中的每个延迟块的延迟值被校准和固定。这确保了电路100在由校准引擎102生成的多个输入代码(其对应于已知模拟信号的范围)中具有最小增益。电路100的增益受到后端ADC 124中的每个级的延迟值的影响，并且延迟校准模式确保每个级的延迟值被最佳地校准，以使电路100作为线性高速ADC进行操作。延迟校准模式允许电路100充当线性ADC，因为后端ADC 124中的每个级的延迟被校准以在由多个输入代码定义的范围内实现最佳增益。
因此，电路100不需要任何复杂的算法或硬件来对输入电压Vin 110进行数字转换。这减少了电路100的面积和功率要求。因此，电路100能够用于以GSPS的速度进行操作的RF采样接收器中。电路100很好地随技术节点进行缩放，并且能够在未来的技术节点中支持高GSPS传输速率。
图2是根据示例的图1所图示的电路100的一部分的框图。前置放大器阵列116包括从1至n的多个前置放大器(其中，n是整数)，例如pre-amp 216a、pre-amp 216b至pre-amp216n。在一个示例中，一个或多个前置放大器是阈值集成前置放大器(具有固定阈值的前置放大器)。延迟多路复用器DM 120耦合到前置放大器阵列116中的多个前置放大器。后端ADC124耦合到延迟多路复用器DM 120的输出端。校准引擎102经由输入线路240耦合到前置放大器阵列116中的每个前置放大器、延迟多路复用器DM 120和后端ADC 124。在一个示例中，校准引擎102通过输入线路240重置前置放大器。
在操作中，前置放大器阵列116在任务模式下从多路复用器M 112接收输入电压Vin 110。类似于美国专利10,673,456(其特此通过援引以其全文并入)的放大器54-60，每个前置放大器接收不同的阈值电压。例如，pre-amp 216a接收阈值电压Vt1，pre-amp 216b接收阈值电压Vt2，并且pre-amp 216n接收阈值电压Vtn。在一个示例中，Vt1<Vt2<Vtn。在一个示例中，使用电压分压器230来生成阈值电压Vt1、Vt2至Vtn。在一个版本中，pre-amp216n直接或通过电阻器耦合到电压供应。每个前置放大器基于输入电压Vin 110与阈值电压之间的差生成第一输出信号和第二输出信号(差分输出信号)。例如，pre-amp 216a生成差分信号，即第一输出信号OUT_M1和第二输出信号OUT P1。类似地，pre-amp 216n生成差分信号，即第一输出信号OUT_Mn和第二输出信号OUT_Pn。
类似于美国专利10,673,452(其特此通过援引以其全文并入)中的多路复用器211的操作，延迟多路复用器DM 120从多个前置放大器中的每个前置放大器接收第一输出信号和第二输出信号(差分输出信号)。延迟多路复用器DM 120基于前置放大器之一的输出来生成延迟信号202。延迟信号202包括第一延迟信号OUT_M和第二延迟信号OUT_P，并且与其阈值电压最接近输入电压Vin 110的前置放大器的输出信号相对应。例如，如果输入电压Vin110的幅值最接近pre-amp 216a的阈值电压Vt1，则第一延迟信号OUT_M和第二延迟信号OUT_P对应于pre-amp 216a的第一输出信号OUT_M1和第二输出信号OUT_P1。另一方面，如果输入电压Vin 110的幅值最接近pre-amp 216b的阈值电压Vt2，则第一延迟信号OUT_M和第二延迟信号OUT_P对应于pre-amp 216b的第一输出信号OUT_M2和第二输出信号OUT_P2。在一个示例中，校准引擎102控制延迟多路复用器DM 120来选择其阈值电压最接近输入电压Vin 110的前置放大器的输出信号。在另一个示例中，校准引擎102在校准模式(延迟校准模式和存储器校准模式两者)下控制延迟多路复用器DM 120，并且高速逻辑在任务模式下控制延迟多路复用器DM 120。在一些示例中，高速逻辑包括处理器、存储器、数字逻辑和/或状态机。
在一些示例中，VD块106(前置放大器阵列116和延迟多路复用器DM 120的组合)将输入电压Vin 110转换为延迟信号202(OUT_P和OUT_M)，使得延迟信号202(OUT_P和OUT_M)的时序表示输入电压Vin 110。可以用于基于输入电压Vin 110生成延迟信号202(OUT_P和OUT_M)的VD块106可以例如如美国专利号10,673,456(基于美国专利申请号16/410,698)中所描述的那样被构造和操作。VD块106可以包括例如美国专利号10,673,456中描述的转换和折叠电路，该转换和折叠电路包括用于将电压信号转换为延迟信号的多个前置放大器、并且还包括折叠块，该折叠块包含用于选择第一延迟信号OUT_M和第二延迟信号OUT_P中较早到达的信号和较晚到达的信号的多个逻辑门。
在2020年12月23日提交的美国专利申请号17/131,981中说明了可以并入VD块106内并且用于基于输入电压Vin 110生成延迟信号202(OUT_P和OUT_M)的电压到延迟设备的示例。根据美国专利申请号17/131,981构造的电压到延迟设备可以具有例如第一比较器和第二比较器，该第一比较器和第二比较器连接到承载表示输入电压Vin 110的互补电压的第一线路和第二线路，用于在互补电压达到合适的阈值电压的活动阶段期间生成第一输出信号和第二输出信号，使得这些输出信号之间的延迟表示输入电压Vin 110。然而，本文不限于本文详细描述的设备和过程。其他合适的设备可以在VD块106内执行合适的电压到延迟功能。如上所述，美国专利号10,673,456和美国专利申请号17/131,981的全部披露通过援引并入本文。
前置放大器阵列116内的前置放大器(pre-amp 216a、pre-amp 216b至pre-amp216n)由于各种因素而具有变化的增益(例如，如本文所使用的“增益”可以意指电压增益、电流增益或延迟——如下文更详细描述的，放大器/比较器基于输入信号而具有不同的延迟)，这些因素可以包括设计、工艺、输入电压Vin 110和/或温度。在一个示例中，前置放大器pre-amp 216a、pre-amp216b至pre-amp 216n的增益和范围可以被调整，并且优选地在前置放大器阵列116内是匹配的。前置放大器阵列116和后端ADC 124使得电路100能够作为高速和高性能的模数转换器(ADC)进行操作。
图3是根据示例的图1所图示的电路100的一部分的框图。后端ADC 124包括多个级，这些级被图示为：第一级310a、第二级310b至第n级310n，其中，n是大于或等于一的整数，并且不必等同于图2中使用的n的值。每个级都包括延迟块、与门和延迟比较器。例如，第一级310a包括延迟块304a、与门306a和延迟比较器308a。类似地，第二级310b包括延迟块304b、与门306b和延迟比较器308b。然而，所图示的与门仅仅是根据本文可以采用的逻辑门的示例。如果需要，示例可以被实施为具有或不具有与门、和/或具有或不具有除与门之外的其他门。进一步地，在所图示的配置中，与门306a、306b至306n可以基本上彼此相同，并且延迟比较器308a、308b至308n可以基本上彼此相同。
校准引擎102耦合到后端ADC 124中的多个级。校准引擎102包括第一多路复用器MUX1 314和累加器316。累加器316包括第二多路复用器MUX2322、加法器324和寄存器326。后端ADC 124的每个级中的延迟块耦合到校准引擎102。例如，延迟块304a、延迟块304b至延迟块304n耦合到校准引擎102。后端ADC 124的每个级中的延迟比较器耦合到校准引擎102中的第一多路复用器MUX1 314。例如，延迟比较器308a、延迟比较器308b至延迟比较器308n耦合到校准引擎102中的第一多路复用器MUX1 314。
累加器316耦合到第一多路复用器MUX1 314。第二多路复用器MUX2322耦合到第一多路复用器MUX1 314。加法器324耦合到第二多路复用器MUX2 322和寄存器326。校准引擎102可以包括多个其他部分，为了简单起见，在此没有图示出这些部分。校准引擎102可以包括一个或多个常规部件，为了简化描述，本文没有描述这些常规部件。后端ADC 124的多个部件可以耦合到校准引擎102并与其通信。然而，为了简单起见，在图3中没有示出这些连接。
在操作中，信号AN和BN(其中，N＝1、2、…、n，分别针对第一级310a、第二级310b至第n级310n)由与门306a、306b至306n中的相应与门接收。与门306a、306b至306(n-1)生成对应的信号AN'。例如，与门306a接收信号A1和B1并且生成A1'。对于与门中的每一个，信号AN'的前沿的时序跟随信号AN和信号BN中较晚到达的信号的前沿的时序。
电路100在延迟校准模式、存储器校准模式和任务模式下操作。现在按该顺序描述延迟校准模式和存储器校准模式。校准引擎102生成多个输入代码。在一些示例中，该多个输入代码对应于已知模拟信号的范围。在一个示例中，该多个输入代码的范围从最小输入代码到最大输入代码。在一个示例中，该多个输入代码在频率和步长这两方面均是均匀分布的。在一个版本中，步长是两个连续输入代码之间的差。DAC 104响应于该多个输入代码中的每个输入代码来生成校准信号。例如，DAC 104响应于该多个输入代码中的第一输入代码来生成第一校准信号(例如，第一模拟校准信号)。该第一校准信号由VD块106接收。
在延迟校准模式和存储器校准模式下，多路复用器M 112向前置放大器阵列116提供第一校准信号。在一个示例中，多路复用器M 112由校准引擎102控制。VD块106中的每个前置放大器具有不同的阈值电压。如结合图2所描述，延迟多路复用器DM 120基于前置放大器之一的输出来输出延迟信号302。延迟信号302包括差分信号(第一延迟信号OUT_M和第二延迟信号OUT_P)，并且与其阈值电压最接近校准信号的前置放大器的输出信号相对应。在一个示例中，校准引擎102在校准模式(延迟校准模式和存储器校准模式两者)下启用延迟多路复用器DM 120，并且高速逻辑在任务模式下启用延迟多路复用器DM 120。在一些示例中，高速逻辑包括处理器、存储器、数字逻辑和/或状态机。
后端ADC 124从VD块106接收延迟信号302(OUT_P和OUT_M)。第一延迟信号OUT_M和第二延迟信号OUT_P的时序具有表示输入电压Vin 110的延迟。后端ADC 124中的第一级310a响应于来自延迟多路复用器DM 120的延迟信号302来生成数字位。因此，校准引擎102生成多个输入代码，VD块106响应于多个输入代码来生成多个延迟信号，并且后端ADC 124中的第一级310a响应于该多个延迟信号来生成多个数字位。由第一级310a生成的这多个数字位表示由第一级响应于由校准引擎102生成的多个输入代码而生成的数字代码。因此，数字代码包括多个数字位，并且数字位对应于输入代码。
延迟校准模式可以在多个周期内实施。例如，参考第一级310a的延迟校准，在一个周期中，校准引擎102修改第一级310a中的延迟块304a的延迟值D1 312a。校准引擎102生成多个输入代码。后端ADC 124中的第一级310a响应于该多个输入代码来生成数字代码。来自第一级310a的数字代码通过第一多路复用器MUX1 314被提供给校准引擎102中的累加器316。校准引擎102中的累加器316测量第一级310a的错误计数。错误计数是数字代码中的一和零的数量的绝对差。
在操作中，在一个版本中，累加器316串行地处理数字代码中的数字位。累加器316包括第二多路复用器MUX2 322，该第二多路复用器从第一多路复用器MUX1 314接收数字位。基于该数字位，第二多路复用器MUX2 322生成输入+1或-1中的一个。加法器324将存储在寄存器326中的错误计数的先前值与从第二多路复用器MUX2 322接收到的输入相加，并且生成错误计数的新值。错误计数的该新值存储在寄存器326中。
基于存储在寄存器326中的错误计数，校准引擎102在后续周期(例如，下一个周期)中修改延迟块304a的延迟值D1 312a。校准引擎102在多个这样的周期中测量由第一级310a生成的错误计数。校准引擎102存储第一级310a的错误计数最小时第一级310a的延迟值。该延迟值是第一级310a中的延迟块304a的延迟值D1 312a。第一级310a的延迟值D1312a存储在第一级310a专用的存储器位置(图3中未示出)。因此，校准引擎102在多个周期内提供多个输入代码，并且迭代地修改级(例如，第一级310a)的延迟值，直到该级的延迟校准模式完成。后端ADC 124的级的输出端处的非线性是由该级的非线性传递函数引起的。延迟校准模式对级进行校准，以在由多个输入代码定义的范围内定义该级的最佳增益。例如，所存储的第一级310a的延迟值D1 312a用于补偿由第一级310a的非线性传递函数引起的任何非线性。因此，延迟校准模式对第一级310a进行校准，以在由多个输入代码定义的范围内实现第一级310a的最佳增益。
一旦第一级310a被校准，校准引擎102就对第二级310b中的延迟块304b的延迟值D2 312b进行校准。这也包括多个周期。在一个周期中，校准引擎102修改第二级310b中的延迟块304b的延迟值D2 312b。校准引擎102生成多个输入代码。第二级310b响应于该多个输入代码来生成数字代码。校准引擎102中的累加器316测量第二级310b的错误计数。错误计数是数字代码中的一和零的数量的绝对差。基于存储在寄存器326中的错误计数，校准引擎102在后续周期中修改延迟块304b的延迟值D2 312b。校准引擎102在多个这样的周期中测量由第二级310b生成的错误计数。校准引擎102存储第二级310b的错误计数最小时第二级310b的延迟值。该延迟值是第二级310b中的延迟块304b的延迟值D2 312b。延迟值D2 312b可以存储在第二级310b专用的存储器位置(图3中未示出)中，或者与所存储的延迟值D1312a存储在相同的存储器中，或者存储在单独的存储器中。
以同样的方式，校准引擎102在多个周期内测量后端ADC 124中的多个级中的每个级的错误计数，并且还存储后端ADC 124的每个级的延迟值。基于每个级的错误计数，校准引擎102修改每个级的延迟值，以获得直到该级的最佳均匀增益。因此，可以迭代地执行延迟校准模式，由此在一个或多个周期内校准级的延迟值，随后校准下一个级的延迟值。在校准模式期间，对每个级(310a、310b、…、310n)迭代地进行校准，并且生成和存储对应的延迟值(D1、D2、…、Dn)，如上文所描述。后端ADC 124中的多个级中的每个级的延迟值(或校准的延迟值)随后在电路100的其他操作模式期间使用。因此，电路100使用单个累加器316来对后端ADC 124中的所有级进行校准。
在存储器校准模式下，校准引擎102生成多个输入代码。在一些示例中，该多个输入代码对应于已知模拟信号的范围。DAC 104响应于该多个输入代码中的输入代码来生成校准信号。VD块106响应校准信号来生成延迟信号。后端ADC 124响应于延迟信号来生成输出代码。在延迟校准模式期间存储的后端ADC 124中的多个级的延迟值在存储器校准模式下被用于生成输出代码。存储电路108将输入代码存储在与对应的输出代码相关联的地址处。例如，存储电路108将第一输入代码存储在与第一输出代码相对应的地址处，并且存储电路108将第二输入代码存储在与第二输出代码相对应的地址处。在一个示例中，存储电路108为所有输入代码维护查找表，以将输入代码存储在与相关联的输出代码相对应的地址处。例如，在一个版本中，当生成与输入代码010相对应的输出代码100时，将输入代码010存储在查找表中的地址100处。因此，在存储器校准模式下，存储电路108中的查找表在输出代码的相应地址处填充有输入代码。
在任务模式下，多路复用器M 112向VD块106提供输入电压Vin 110。在一个示例中，多路复用器M 112由校准引擎102控制。VD块106响应于输入电压Vin 110来生成延迟信号。后端ADC 124响应于延迟信号来生成原始代码。电路100生成存储在与原始代码相对应的地址处的输入代码作为最终输出130。对于输入电压Vin 110的每个值，原始代码与输出代码的地址相匹配，并且存储在该地址处的输入代码被提供作为最终输出130。因此，当电路100接收到输入电压Vin 110时，电路100生成与输入电压Vin 110相对应的数字代码，并且电路100使用存储电路108中的查找表以将输入电压Vin 110转换为数字代码。
在延迟校准模式下，后端ADC 124中的每个延迟块的延迟值被校准和固定。这确保了电路100在由校准引擎102生成的多个代码(其对应于已知模拟信号的范围)中具有最小增益。电路100的增益受到后端ADC 124中的每个级的延迟值的影响，并且延迟校准模式确保每个级的延迟值被最佳地校准，以使电路100作为线性高速ADC进行操作。延迟校准模式允许电路100充当线性ADC，因为后端ADC 124中的每个级的延迟被校准以在由多个输入代码定义的范围内实现最佳增益。
因此，电路100不需要任何复杂的算法或硬件来对输入电压Vin 110进行数字转换。这减少了电路100的面积和功率要求。因此，电路100能够用于以GSPS的速度进行操作的RF采样接收器中。电路100很好地随技术节点进行缩放，并且能够在未来的技术节点中支持高GSPS传输速率。
图4是根据示例的电路操作方法的流程图400。结合图1的电路100和/或图2和图3中图示的其部件来描述流程图400。流程图400图示了用于在延迟校准模式下操作电路的方法。在步骤402，响应于校准信号来生成延迟信号。在电路100中，校准引擎102生成多个输入代码。在一些示例中，该多个输入代码对应于已知模拟信号的范围。在一个示例中，该多个输入代码的范围从最小输入代码到最大输入代码。在一个示例中，该多个输入代码在频率和步长这两方面均是均匀分布的。在一个版本中，步长是两个连续输入代码之间的差。DAC104响应于该多个输入代码中的每个输入代码来生成校准信号。例如，DAC 104响应于该多个输入代码中的第一输入代码来生成第一校准信号(例如，第一模拟校准信号)。VD块106接收校准信号并且生成延迟信号。VD块106包括前置放大器阵列116和延迟多路复用器DM120。多路复用器M 112向前置放大器阵列116提供第一校准信号。在一个示例中，多路复用器M 112由校准引擎102控制。VD块106中的每个前置放大器具有不同的阈值电压。在延迟校准模式和存储器校准模式下，前置放大器阵列116中的每个前置放大器将第一校准信号与阈值电压(例如，与前置放大器阵列116中的每个前置放大器相关联的阈值电压)进行比较。延迟多路复用器DM 120基于前置放大器之一的输出来生成延迟信号。如结合图3所描述，延迟信号302包括第一延迟信号OUT_M和第二延迟信号OUT_P，并且与其阈值电压最接近校准信号的前置放大器的输出信号相对应。
在步骤404，向后端ADC提供延迟信号。后端ADC包括多个级中的第一级。在步骤406，由校准引擎测量第一级的错误计数。错误计数是由第一级生成的一和零的数量的绝对差。后端ADC 124包括多个级，在图3中图示为第一级310a、第二级310b至第n级310n。每个级都包括延迟块、与门和延迟比较器。
后端ADC 124中的第一级310a响应于来自延迟多路复用器DM 120的延迟信号302来生成数字位。校准引擎102生成多个输入代码；VD块106响应于该多个输入代码来生成多个延迟信号；并且后端ADC 124中的第一级310a响应于该多个延迟信号来生成多个数字位。由第一级310a生成的这多个数字位表示由第一级响应于由校准引擎102生成的多个输入代码而生成的数字代码。
后端ADC 124中的第一级310a响应于该多个输入代码来生成数字代码。来自第一级310a的数字代码通过第一多路复用器MUX1 314被提供给校准引擎102中的累加器316。校准引擎102中的累加器316测量第一级310a的错误计数。错误计数是数字代码中的一和零的数量的绝对差。
在步骤408，将错误计数最小时第一级的延迟值存储在校准引擎中。在电路100中，校准引擎102存储第一级310a的错误计数最小时第一级310a的延迟值。该延迟值是第一级310a中的延迟块304a的延迟值D1 312a。
电路100在延迟校准模式下进行操作，该延迟校准模式可以在多个周期内实施。例如，参考第一级310a的延迟校准，在一个周期中，校准引擎102修改第一级310a中的延迟块304a的延迟值D1 312a。校准引擎102生成多个输入代码。后端ADC 124中的第一级310a响应于该多个输入代码来生成数字代码。来自第一级310a的数字代码通过第一多路复用器MUX1314被提供给校准引擎102中的累加器316。校准引擎102中的累加器316测量第一级310a的错误计数。错误计数是数字代码中的一和零的数量的绝对差。
基于错误计数，校准引擎102在后续周期(例如，下一个周期)中修改延迟块304a的延迟值D1 312a。校准引擎102在多个这样的周期中测量由第一级310a生成的错误计数。校准引擎102存储第一级310a的错误计数最小时第一级310a的延迟值。该延迟值是第一级310a中的延迟块304a的延迟值D1312a(或校准的延迟值)。第一级310a的延迟值D1 312a存储在第一级310a专用的存储器位置(图3中未示出)。因此，校准引擎102在多个周期内提供多个输入代码，并且迭代地修改级(例如，第一级310a)的延迟值，直到该级的延迟校准模式完成。后端ADC 124的级的输出端处的非线性是由该级的非线性传递函数引起的。延迟校准模式对级进行校准，以在由多个输入代码定义的范围内定义该级的最佳增益。例如，所存储的第一级310a的延迟值D1 312a用于补偿由第一级310a的非线性传递函数引起的任何非线性。因此，延迟校准模式对第一级310a进行校准，以在由多个输入代码定义的范围内实现第一级310a的最佳增益。
一旦第一级310a被校准，校准引擎102就对第二级310b中的延迟块304b的延迟值D2 312b进行校准。这也包括多个周期。在一个周期中，校准引擎102修改第二级310b中的延迟块304b的延迟值D2 312b。校准引擎102生成多个输入代码。第二级310b响应于该多个输入代码来生成数字代码。校准引擎102中的累加器316测量第二级310b的错误计数。错误计数是数字代码中的一和零的数量的绝对差。基于错误计数，校准引擎102在后续周期中修改延迟块304b的延迟值D2 312b。校准引擎102在多个这样的周期中测量由第二级310b生成的错误计数。校准引擎102存储第二级310b的错误计数最小时第二级310b的延迟值。该延迟值是第二级310b中的延迟块304b的延迟值D2 312b(或校准的延迟值)。延迟值D2 312b可以存储在第二级310b专用的存储器位置(图3中未示出)中，或者与所存储的延迟值D1 312a存储在相同的存储器中，或者存储在单独的存储器中。
以同样的方式，校准引擎102在多个周期内测量后端ADC 124中的多个级中的每个级的错误计数，并且还存储后端ADC 124的每个级的延迟值(或校准的延迟值)。基于每个级的错误计数，校准引擎102修改每个级的延迟值，以补偿每个级的延迟中的非线性。因此，可以迭代地执行延迟校准模式，由此在一个或多个周期内校准级的延迟值，随后校准下一个级的延迟值。后端ADC 124中的多个级中的每个级的延迟值随后在电路100的其他操作模式期间使用。
该方法使得电路100能够在延迟校准模式下校准和固定后端ADC 124中的每个延迟块的延迟值。这确保了电路100在由校准引擎102生成的多个代码中具有最小增益。电路100的增益受到后端ADC 124中的每个级的延迟值(例如，基于半导体制造变化和温度相关因素，其受到不规则性和非线性的影响)的影响，并且通过延迟校准模式进行的方法确保每个级的延迟值被最佳地校准，以使电路100作为高速ADC进行操作。延迟校准模式允许电路100充当线性ADC，因为后端ADC 124中的每个级的延迟被校准以在由多个输入代码定义的范围内实现最佳增益。
因此，该方法规定电路100不需要任何复杂的算法或硬件来对输入电压Vin 110进行数字转换。因此，一些示例的方法确保电路100能够用于以GSPS的速度进行操作的RF采样接收器中。电路100很好地随技术节点进行缩放，并且能够在未来的技术节点中支持高GSPS传输速率。
图5是根据示例的电路操作方法的流程图500。结合图1的电路100和/或图2和图3中图示的其部件来描述流程图500。流程图500图示了使用例如包括多个周期的延迟校准模式来校准多个级310a、310b至310n。在步骤502，设置级k的延迟值。在电路100中，例如，后端ADC 124包括多个级，在图3中图示为第一级310a、第二级310b至第n级310n。每个级都包括延迟块、与门和延迟比较器。校准引擎102设置第一级310a中的延迟块304a的延迟值D1312a。
在步骤504，校准引擎生成多个输入代码。例如，在电路100中，校准引擎102生成多个输入代码。后端ADC 124中的第一级310a(或级k)响应于多个输入代码来生成数字代码。来自第一级310a(或级k)的数字代码被提供给校准引擎102中的累加器316。在步骤506，对级k的输出端处的一(c1)和零(c0)的数量进行计数。绝对错误计数(E)是根据一(c1)和零(c0)的数量的差来测量的。
E ＝ |c1-c0| (1)
校准引擎102中的累加器316测量第一级310a(或级k)的错误计数。错误计数是由第一级310a(或级k)生成的数字代码中的一和零的数量的绝对差。在步骤508，确定搜索(级k的校准)是否完成。当已经针对所有输入代码获得了级k的输出端处的错误计数时，搜索(或级k的校准)被认为是完成的。在一个版本中，当级k的错误计数(E)的符号发生变化时，搜索被认为是完成的。在另一个示例中，当达到错误计数(E)的最小绝对值时，搜索被认为是完成的。如果搜索(级k的校准)完成，则该方法进行到步骤512，否则该方法进行到步骤520。
在步骤512，修改级k的延迟值。延迟值是基于该级的错误计数(E)(或一和零的相对计数)来修改的。如果错误计数(E)大于零，则级k的延迟值递增，并且如果错误计数(E)小于零，则级k的延迟值递减。例如，在电路100中，基于错误计数(或一和零的计数)，校准引擎102修改第一级310a中的延迟块304a的延迟值D1 312a。在一个版本中，如果错误计数大于阈值，则延迟块304a的延迟值递增，并且如果错误计数小于阈值，则延迟块304a的延迟值递减。
重复步骤504至512，直到级k的搜索(或延迟校准)完成。在一个版本中，重复步骤504至512，直到级k的错误计数(E)的符号发生变化。在另一个示例中，重复步骤504至512，直到达到错误计数(E)的最小绝对值。同样在电路100中，延迟校准模式可以包括多个周期。在一个示例中，在步骤502，延迟校准从第一级310a(k＝1)开始。在步骤504至512的每个周期中，校准引擎102迭代地修改延迟块304a的延迟值D1 312a。校准引擎102在多个这样的周期中测量由第一级310a生成的错误计数。
在步骤520，固定实现错误计数(E)的最小绝对值时级k的延迟。在电路100中，校准引擎102存储第一级310a的错误计数的绝对值最小时第一级310a的延迟值。该延迟值是第一级310a中的延迟块304a的延迟值D1 312a。在步骤524，在具有n个级的系统中，其中，n是最后一个级，该方法比较k是否等于n。在步骤526，在一个示例中，如果该方法还没有到达最后一个级，则k递增一。在另一个示例中，k递增大于1的整数。此后，对于级k+1，重复流程图500中所图示的所有步骤。
在步骤528，如果该方法已经到达最后一个级(n)，则系统重置，并且从第一级至第n级重复流程图500中所图示的步骤。类似地，在电路100中，校准引擎102在多个周期内测量后端ADC 124中的多个级中的每个级的错误计数，并且还存储后端ADC 124的每个级的延迟值。后端ADC 124中的多个级中的每个级的延迟值随后在电路100的其他操作模式期间使用。在一些示例中，步骤528是可选的。
由流程图500所图示的方法使得电路100能够在延迟校准模式下校准和补偿后端ADC 124中的每个延迟块的延迟值。这确保了电路100在由校准引擎102生成的多个代码中具有最小增益。电路100的增益受到后端ADC 124中的每个级的延迟值的影响，并且通过延迟校准模式进行的方法确保每个级的延迟值被最佳地校准，以使电路100作为高速ADC进行操作。该方法允许电路100充当线性ADC，因为后端ADC 124中的每个级的延迟被校准以在由多个输入代码定义的范围内实现最佳增益。
因此，该方法规定电路100不需要任何复杂的算法或硬件来对输入电压Vin 110进行数字转换。这减少了电路100的面积和功率要求。因此，该方法确保电路100能够用于以GSPS的速度进行操作的RF采样接收器中。电路100很好地随技术节点进行缩放，并且能够在未来的技术节点中支持高GSPS传输速率。
图6是图示了根据示例的分别由后端ADC的级中的与门和延迟比较器生成的与门延迟和比较器延迟的曲线图。该曲线图是结合图3所图示的后端ADC 124描述的。该曲线图包括X轴(T_IN)和Y轴(输出延迟)。根据示例，与门(例如，与门306a、306b至306n)延迟和比较器(例如，延迟比较器308a、308b至308n)延迟是输入信号延迟的函数。输入信号延迟是由与门或延迟比较器接收到的信号之间的延迟。如所图示的，由相应与门贡献的与门延迟602与输入信号延迟T_IN的绝对值呈线性相关，其中，输入信号延迟T_IN是输入到相应与门的信号AN与BN之间的时序差，其中，N是整数，并且对于第一级310a，N等于1，而对于第二级310b，N等于2。在所图示的配置中，与门延迟602与输入信号延迟T_IN的关系是线性的，而不管AN或BN是在前还是在后。
信号AN和BN也施加到延迟比较器的输入端，从而使延迟比较器生成对应的信号BN'。对于延迟比较器(例如，308a和308b)中的每一个，信号BN'的前沿的时序跟随信号AN和信号BN中较早到达的信号的前沿的时序。特别地，对于延迟比较器中的每一个，信号BN'的前沿的时序等于(1)信号AN和信号BN中较早到达的信号的前沿的时序加上(2)与输入信号延迟T_IN的绝对值呈对数逆相关的比较器延迟604(换言之，对于越相似的输入值，比较器延迟越大，并且如果比较器的两个输入之间的差越大，则比较器延迟越小)。
图7是图示了根据示例的后端ADC的级的输出信号延迟作为该级的输入信号延迟的函数的曲线图。从比较器延迟604中减去与门延迟602得到任何给定单比特级(例如，第一级310a)的输出信号延迟T_OUT。当输入信号延迟T_IN的绝对值小于阈值延迟T_THRES时，则输出信号延迟T_OUT为正值(这意味着由相应的延迟比较器生成的信号BN'的前沿滞后于由相应与门生成的信号AN'的前沿)。另一方面，当输入信号延迟T_IN的绝对值大于阈值延迟T_THRES时，则输出信号延迟T_OUT为负值(这意味着信号AN'的前沿先于对应信号BN'的前沿)。输出信号延迟T_OUT的正或负特性被报告给校准引擎102。
在操作中，延迟比较器308a向校准引擎102发出第一符号信号(“1”或“0”)。第一符号信号(根据本文的数字信号的示例)是基于信号A1和信号B1的前沿中的哪一个首先被延迟比较器308a接收到的，因此第一符号信号反映了被施加到延迟比较器308a的信号A1和信号B1的前沿的顺序。与门306a和延迟比较器308a生成被施加到第二级310b的信号A1'和信号B1'。延迟比较器308b向校准引擎102输出第二符号信号(“1”或“0”)。第二符号信号是基于信号A2和信号B2的前沿中的哪一个首先被延迟比较器308b接收到的，因此第二符号信号反映了被施加到延迟比较器308b的信号A2和信号B2的前沿的顺序。
因为信号A1与信号B1之间的延迟可以根据输入电压Vin 110来预测，反之亦然，并且因为由相继级输出的信号AN'与信号BN'之间的延迟可以根据从前一级接收到的信号AN和信号BN来预测，反之亦然，所以由级的级联的延迟比较器输出的符号信号可以根据输入电压Vin 110来预测，反之亦然。因此，可以将由符号信号组成的代码可靠地与预定相关性进行比较，以确定输入电压Vin 110的近似值。在操作中，信号A1和信号B1的时序与信号OUT_P和信号OUT_M的时序具有函数(可预测的)关系，信号OUT_P和信号OUT_M的时序与输入电压Vin 110相关，如上文所描述。信号A1'和信号B1'的时序与信号A1和信号B1的时序具有在函数(即，可预测的)关系，等等。因此，由于信号OUT_P和信号OUT_M的时序与输入电压Vin110具有函数(即，可预测的)关系，所以确定输出代码的符号信号的线路A1、B1、A1'、B1'等上的信号的时序也在函数上与输入电压Vin 110相关。
图8A和图8B是图示了根据示例的不同级的输出信号延迟作为后端ADC的输入信号延迟的函数的曲线图。如结合图7所描述，从比较器延迟604中减去与门延迟602得到任何给定单比特级(例如，第一级310a)的输出信号延迟T_OUT。当输入信号延迟T_IN的绝对值小于阈值延迟T_THRES时，则输出信号延迟T_OUT为正值(这意味着由相应的延迟比较器生成的信号BN'的前沿滞后于由相应与门生成的信号AN'的前沿)。另一方面，当输入信号延迟T_IN的绝对值大于阈值延迟T_THRES时，则输出信号延迟T_OUT为负值(这意味着信号AN'的前沿先于对应信号BN'的前沿)。
曲线图802a表示传统电路中的第一级和第二级的输出信号延迟。曲线图802b表示电路100的第一级310a和第二级310b的输出信号延迟。曲线图804a表示传统电路中的第三级和第四级的输出信号延迟。曲线图804b表示电路100的第三级310c和第四级310d的输出信号延迟。因此，从曲线图802a来看，第二级的增益轮廓是不对称的，在切换点处增益较高，并且在极值点处增益较低。另外，如果执行校正以校正第二级的非对称性质，则会在后续级的校准期间产生错误。此外，在第三级的切换点处对第二级进行校准会在后续级的校准期间产生错误。然而，电路100能够解决所有这些挑战。如曲线图802b所表示，电路100为第二级310b提供了对称的增益轮廓。电路100使用延迟校准模式，该模式确保后端ADC 124中的每个级的延迟值都被校准。类似地，曲线图804b图示了电路100为第三级310c和第四级310d提供了对称的增益轮廓。
校准引擎102在多个周期内测量后端ADC 124中的多个级中的每个级的错误计数，并且还存储后端ADC 124的每个级的延迟值。错误计数是由级生成的数字代码中的一和零的数量的绝对差。后端ADC 124中的多个级中的每个级的延迟值(或校准的延迟值)随后在电路100的其他操作模式期间使用。每个级的这些延迟值(或校准的延迟值)在输入代码范围内分布不对称性，从而使得增益均匀。因此，如曲线图802b和曲线图804b所图示，延迟校准模式确保每个级的延迟值被最佳地校准，以使电路100作为高速ADC进行操作。校准模式确保了更好的标准偏差，从而使各区域的增益更加均匀。此外，电路100在延迟校准期间在每个级中提供平均，这使得它对噪声更具鲁棒性。
图9是其中可以实施示例的若干个方面的示例设备900的框图。设备900是服务器群、车辆、通信设备、收发器、个人计算机、游戏平台、计算设备或任何其他类型的电子系统，或者被并入到其中，或者作为其一部分。设备900可以包括一个或多个常规部件，为了简化描述，本文没有描述这些常规部件。
在一个示例中，设备900包括处理器902和存储器906。处理器902可以是CISC型(复杂指令集计算机)CPU、RISC型CPU(精简指令集计算机)、数字信号处理器(DSP)、处理器、CPLD(复杂可编程逻辑器件)或FPGA(现场可编程门阵列)。
存储器906(其可以是比如RAM、闪存存储器或磁盘存储装置等存储器)存储一个或多个软件应用程序(例如，嵌入式应用程序)，该一个或多个软件应用程序当由处理器902执行时执行与设备900相关联的任何合适的功能。
处理器902可以包括存储频繁地从存储器906存取的信息的存储器和逻辑。设备900包括电路910。在一个示例中，处理器902可以与电路910放置在相同的印刷电路板(PCB)或卡上。在另一个示例中，处理器902位于设备900的外部。电路910可以用作模数转换器。
电路910在连接和操作方面类似于图1的电路100。电路910包括校准引擎(例如，校准引擎102)、数模转换器(DAC)(例如，DAC 104)、多路复用器(例如，多路复用器M 112)、电压到延迟(VD)块(例如，VD块106)、后端模数转换器(ADC)(例如，后端ADC 124)和存储电路(例如，存储电路108)。VD块包括前置放大器阵列(例如，前置放大器阵列116)和延迟多路复用器DM(例如，延迟多路复用器DM 120)。多路复用器接收输入电压Vin。前置放大器阵列包括多个前置放大器(例如，如图2所图示)。
VD块执行电压到延迟功能。后端ADC执行延迟到数字功能。类似于上文描述，电路910在延迟校准模式、存储器校准模式和任务模式下操作。
术语“耦合”在全文中被使用。该术语可以涵盖能够实现与本文一致的功能关系的连接、通信或信号路径。例如，如果设备A提供信号以控制设备B执行动作，则在第一示例中设备A耦合到设备B，或者在第二示例中，设备A通过中间部件C耦合到设备B，条件是中间部件C没有实质性改变设备A与设备B之间的功能关系，因此设备B由设备A经由设备A提供的控制信号来控制。
“被配置为”执行任务或功能的设备可以在制造时由制造商配置(例如，编程和/或硬连线)以执行该功能，和/或可以在制造之后可由用户配置(或可重新配置)以执行该功能和/或其他附加或替代的功能。该配置可以通过对设备进行固件和/或软件编程、通过对设备的硬件部件和互连进行构造和/或布局、或其组合来进行。
如本文所使用的，术语“端子”、“节点”、“互连”、“引脚”和“引线”可互换使用。除非有相反的具体说明，否则这些术语一般用于指设备元件、电路元件、集成电路、设备或其他电子部件或半导体部件的端点或其之间的互连。
本文描述为包括某些部件的电路或设备可以替代地被适配成与那些部件耦合以形成所描述的电路系统或设备。例如，被描述为包括一个或多个半导体元件(比如，晶体管)、一个或多个无源元件(比如，电阻器、电容器和/或电感器)、和/或一个或多个电源(比如，电压源和/或电流源)的结构可以替代地仅包括单个物理器件(例如，半导体管芯和/或集成电路(IC)封装)内的半导体元件，并且可以被适配成在制造时或制造后(例如由终端用户和/或第三方)与至少一些无源元件和/或电源耦合以形成所描述的结构。
虽然本文描述了使用特定晶体管，但是也可以替代地使用其他晶体管(或等效器件)。例如，可以使用p型金属氧化物硅FET(“MOSFET”)来代替n型MOSFET，而不会或者几乎不会对电路带来改变。此外，也可以使用其他类型的晶体管(比如，双极结型晶体管(BJT))。
本文描述的电路可重新配置为包括所替换的部件，以提供至少部分地与在进行部件替换之前可用的功能类似的功能。除非另有声明，否则被示出为电阻器的部件一般地表示串联和/或并联耦合以提供由所示出的电阻器表示的阻抗量的任何一个或多个元件。例如，本文作为单个部件示出和描述的电阻器或电容器可以替代地分别是在相同节点之间并联耦合的多个电阻器或电容器。例如，本文作为单个部件示出和描述的电阻器或电容器可以替代地分别是在与单个电阻器或电容器相同的两个节点之间串联耦合的多个电阻器或电容器。
在上述描述中使用的词语“接地”包括底盘接地、大地接地、浮动接地、虚拟接地、数字接地、公共接地和/或可适用于或适合于本文的教导的任何其他形式的接地连接。除非另有说明，否则值前面的“约”、“大约”或“基本上”是指所述值+/-10％。
在权利要求的范围内，对所描述的实施例进行修改是可能的，并且其他实施例也是可能的。

Claims (20)

1.一种模数转换器(ADC)，其具有可操作以接收模拟信号的输入端和可操作以输出所述模拟信号的数字表示的输出端，所述ADC包括：
电压到延迟(VD)块，所述VD块耦合到所述ADC的输入端，并且被配置为响应于校准信号来生成延迟信号；
后端ADC，所述后端ADC耦合到所述VD块并且被配置为接收所述延迟信号，所述后端ADC具有包括第一级在内的多个级；以及
校准引擎，所述校准引擎耦合到所述多个级和所述VD块，所述校准引擎被配置为：
响应于所述延迟信号来测量所述第一级的错误计数；并且
存储所述错误计数最小时所述第一级的延迟值。
2.根据权利要求1所述的ADC，其中，所述多个级中的每个级包括：
延迟块，所述延迟块耦合到所述校准引擎；
与门，所述与门耦合到所述延迟块；以及
延迟比较器，所述延迟比较器耦合到所述延迟块和所述校准引擎。
3.根据权利要求1所述的ADC，其中，所述校准引擎进一步包括累加器，并且所述校准引擎生成多个输入代码。
4.根据权利要求3所述的ADC，进一步包括DAC(数模转换器)，所述DAC耦合到所述校准引擎，并且被配置为响应于所述多个输入代码中的输入代码来生成所述校准信号。
5.根据权利要求4所述的ADC，其被配置为在延迟校准模式、存储器校准模式和任务模式下操作，其中，所述延迟校准模式包括多个周期，并且在所述多个周期中的一个周期中：
所述校准引擎修改所述第一级中的第一延迟块的延迟值；
所述校准引擎生成所述多个输入代码；
所述VD块响应于所述多个输入代码来生成多个延迟信号；
所述第一级响应于所述多个延迟信号来生成数字代码；并且
所述累加器测量所述第一级的错误计数，所述错误计数是所述数字代码中的一和零的数量的绝对差。
6.根据权利要求5所述的ADC，其中，所述第一级的错误计数最小时的延迟值作为所述第一级的延迟值被存储在所述校准引擎中。
7.根据权利要求6所述的ADC，进一步包括所述后端ADC中的第二级，所述第二级耦合到所述第一级并且被配置为接收所述第一级的输出，其中，在所述延迟校准模式下：
所述校准引擎修改所述第二级中的第二延迟块的延迟值；
所述校准引擎生成所述多个输入代码；
所述VD块响应于所述多个输入代码来生成多个延迟信号；
所述第二级响应于所述多个延迟信号来生成数字代码；并且
所述累加器测量所述第二级的错误计数，所述错误计数是所述数字代码中的一和零的数量的绝对差。
8.根据权利要求7所述的ADC，其中，所述第二级的错误计数最小时的延迟值作为所述第二级的延迟值被存储在所述校准引擎中。
9.根据权利要求8所述的ADC，进一步包括存储电路，所述存储电路耦合到所述后端ADC。
10.根据权利要求9所述的ADC，其中，在所述存储器校准模式下：
所述校准引擎被配置为生成多个输入代码；
所述DAC被配置为响应于所述多个输入代码中的输入代码来生成校准信号；
所述VD块被配置为响应于所述校准信号来生成延迟信号；
所述后端ADC被配置为响应于所述延迟信号来生成输出代码；并且
所述存储电路被配置为将所述输入代码存储在与所述输出代码相对应的地址处。
11.根据权利要求1所述的ADC，进一步包括耦合到所述DAC的多路复用器，所述多路复用器被配置为接收输入电压和所述校准信号。
12.根据权利要求1所述的ADC，其中，所述VD块进一步包括：
一个或多个前置放大器，每个前置放大器被配置为将所述输入电压和第一校准信号之一与阈值电压进行比较；以及
延迟多路复用器，所述延迟多路复用器耦合到所述多个前置放大器并且被配置为基于所述前置放大器之一的输出来生成所述延迟信号。
13.根据权利要求5所述的ADC，其中，在所述任务模式下：
所述VD块被配置为响应于所述输入电压来生成延迟信号；并且
所述后端ADC被配置为响应于所述延迟信号来生成原始代码，其中，存储在与所述原始代码相对应的地址处的所述输入代码被生成作为最终输出。
14.一种操作模数转换器(ADC)的方法，所述方法包括：
响应于校准信号来生成延迟信号；
向后端ADC提供所述延迟信号，所述后端ADC具有多个级中的第一级；
由校准引擎测量所述第一级的错误计数，所述错误计数是由所述第一级生成的一和零的数量的绝对差；以及
将所述错误计数最小时所述第一级的延迟值存储在所述校准引擎中。
15.根据权利要求14所述的方法，进一步包括：
由所述校准引擎生成多个输入代码；以及
响应于所述多个输入代码中的输入代码来生成所述校准信号。
16.根据权利要求14所述的方法，其中，测量所述错误计数进一步包括执行多个周期，并且在所述多个周期中的一个周期中：
修改所述第一级中的第一延迟块的延迟值；
由所述校准引擎生成所述多个输入代码；
由所述第一级响应于所述多个输入代码来生成数字代码；以及
测量所述数字代码中的一和零的数量的绝对差。
17.根据权利要求16所述的方法，进一步包括将所述第一级的错误计数最小时的延迟值作为所述第一级的延迟值进行存储。
18.根据权利要求17所述的方法，进一步包括将所述第一级的输出提供给所述后端ADC中的第二级。
19.根据权利要求18所述的方法，进一步包括：
修改所述第二级中的第二延迟块的延迟值；
由所述校准引擎生成所述多个输入代码；
由所述第二级响应于所述多个输入代码来生成数字代码；
测量所述数字代码中的一和零的数量的绝对差；以及
将所述第二级的错误计数最小时的延迟值作为所述第二级的延迟值进行存储。
20.一种设备，包括：
处理器；
存储器，所述存储器耦合到所述处理器；以及
模数转换器(ADC)，所述ADC耦合到所述处理器和所述存储器，所述ADC具有可操作以接收模拟信号的输入端和可操作以输出所述模拟信号的数字表示的输出端，所述ADC包括：
电压到延迟(VD)块，所述VD块耦合到所述ADC的输入端，并且被配置为响应于校准信号来生成延迟信号；
后端ADC，所述后端ADC耦合到所述VD块并且被配置为接收所述延迟信号，所述后端ADC具有包括第一级在内的多个级；以及
校准引擎，所述校准引擎耦合到所述多个级和所述VD块，所述校准引擎被配置为：
响应于所述延迟信号来测量所述第一级的错误计数；并且
存储所述错误计数最小时所述第一级的延迟值。
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