CN116803009A - 基于查找表的模数转换器 - Google Patents

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Abstract

一种模数转换器系统(10)包括：数模转换器(32)，该数模转换器用于基于数字输入代码生成校准电压；以及模数转换器(18)，该模数转换器连接至数模转换器(32)，用于接收来自该数模转换器(32)的校准电压，接收采样电压，基于这些校准电压生成数字输出代码，并且基于这些采样电压生成数字输出代码。该模数转换器系统(10)可以具有查找表(20)，该查找表连接至该模数转换器(18)，用于将第一数字输出代码与该数字输入代码相关联地存储。还描述了一种校准模数转换器系统(10)的方法。

Description

基于查找表的模数转换器
背景技术
模数(A/D)转换器(ADC)可以用于生成表示模拟信号的数字代码。用于对射频采样接收器中的信号进行数字化的模数转换器可能需要以高速运行。在美国专利申请公开号2012/0212358(Shi等人)、2015/0244386(El-Chammas)、2019/0007071(Nagarajan等人)和2019/0280703(Naru等人)中描述了模数转换器。
一些模数转换器具有一个或多个电压到延迟(voltage-to-delay，V2D)部件，并且至少部分地在延迟域中运行。在美国专利申请号16/217,643(Soundararajan等人于2018年12月12日提交)(美国公开号2020/0195268(2020年6月18日))、16/410,698(Dusad等人于2019年5月13日提交)(美国专利号10,673,456(2020年6月2日))和16/517,796(Pentakota等人于2019年7月22日提交)(美国专利号10,673,453(2020年6月20日))中描述了基于延迟的模数转换器。美国专利申请号16/217,643、16/410,698和16/517,796的全部披露通过引用并入本文。此外，以下表1中确定的五项美国专利申请的全部披露通过引用并入本文。如果需要，基于延迟的模数转换器可以以高速运行，同时减少了面积和功率需求。
表1
发明内容
本文涉及一种模数转换器系统，该系统除其他外具有：数模转换器，该数模转换器用于基于数字输入代码生成校准电压；以及模数转换器，该模数转换器连接至数模转换器，用于接收来自数模转换器的校准电压，接收采样电压，基于校准电压生成数字输出代码，并且基于采样电压生成数字输出代码。
本文还涉及一种基于查找表的模数转换器系统，其中，该系统除其他外具有：数模转换器，该数模转换器用于基于数字输入代码生成校准电压；模数转换器，该模数转换器连接至数模转换器，用于接收校准电压，接收采样电压，基于校准电压生成第一数字输出代码，并且基于采样电压生成第二数字输出代码；以及查找表，该查找表连接至模数转换器，用于将第一数字输出代码与数字输入代码相关联地存储。
本文还涉及一种校准模数转换器系统的方法。该方法包括：使数模转换器基于数字输入代码生成校准电压；使模数转换器从数模转换器接收校准电压，基于校准电压生成第一数字输出代码，并且基于采样电压生成第二数字输出代码；以及将第一数字输出代码与数字输入代码相关联地存储在查找表中。
附图说明
图1是基于延迟的模数转换器系统的框图；
图2是填充和使用图1的模数转换器系统的查找表的方法的图；
图3是图1的模数转换器系统的框图，示出了并联布置的两个模数转换器和两个查找表；
图4是图1的模数转换器系统的框图，示出了并联布置的三个模数转换器；
图5是图1的模数转换器的后端的框图；
图6是用于将图5所示的多比特级连接至多个单比特级中的第一单比特级的组合器的框图；
图7是图示了分别由图5的后端的与门和延迟比较器生成的与门延迟和比较器延迟的曲线图，其中，与门延迟和比较器延迟都是输入信号延迟的函数；
图8是图示了输出信号延迟随图7的输入信号延迟而变化的曲线图；以及
图9是用于图5的后端的与符号输出电路和延迟输出电路合并的比较器电路的示例的电路图。
具体实施方式
图1图示了根据本文构造的模数转换器系统10。系统10至少具有第一多路复用器12和第二多路复用器14、模数转换器18以及查找表(LUT)20，这些多路复用器可以是用于在输入线路16上接收采样电压VIN的模拟多路复用器，并且该模数转换器用于在线路17上接收来自第一多路复用器12的输出电压V1。如下文更详细描述的，查找表20可以由数字存储器电路构造，并且可以构成存储器/数字处理器系统300(图4)的一个或多个部分。查找表20在校准模式下被填充。然后，填充后的表20在模数转换(或任务)模式下被用作信息资源。
模数转换器系统10还具有第三多路复用器22(图1)，该多路复用器可以是用于在线路24上接收来自模数转换器18的数字代码并且用于将数字代码应用于查找表20的数字多路复用器。如下文更详细描述的，第三多路复用器22分别在写入路径26和读取路径28上在校准模式下和在模数转换(或任务)模式下操作。第一多路复用器12和第二多路复用器14以及第三多路复用器22由校准控制器30操作。数模(D/A)转换器(DAC)32也由校准控制器30操作。数模转换器32在线路34上将校准电压VDAC施加到第一多路复用器12和第二多路复用器14。基于由校准控制器30在线路36上施加到数模转换器32(图1)的数字输入代码100(图2)，数模转换器32生成校准电压VDAC。
第一多路复用器12、模数转换器18和第三多路复用器22可以在校准模式下和在模数转换模式下一起操作。在校准模式下，校准控制器30在线路36(图1)上发出一系列2^N(2N)个数字代码100(图2)，以使数模转换器32在线路34上施加一系列对应的2^N个不同电压VDAC＝Vr/(2^N)。在此，Vr是从预期在线路16上被采样并输入的采样电压VIN的最低值到最高值的输入范围，并且N比特是第一模数转换器18的分辨率。因此，例如，如果预期VIN在0V到5V的范围内，则Vr的值将是大约5V。
在校准模式下，如图2中通过示例所图示的(其中，N＝9)，校准控制器30(图1)在线路36上发出一系列2^9＝512个输入代码100(图2)，以使数模转换器32(图1)生成512个对应的校准电压VDAC。校准电压VDAC由第一多路复用器12在线路17上作为输出电压V1传输到第一模数转换器18。第一模数转换器18将校准电压VDAC(V1)转换为对应的N+n比特输出代码102(图2)。为了填充查找表，输出代码102经由第三多路复用器22(图1)和写入路径26记录在查找表20中。
在图2所图示的示例中，N+n>N(即，n>0)，以适应第一模数转换器18的非线性。在所图示的示例中，可以由模数转换器18输出的可能输出代码102的总数(N+n)应大于存储在查找表20中的输入代码100的实际数量(N)，因为在操作中，由模数转换器18生成的输出代码与在线路36上传输的对应的输入代码的关系将预期不是线性的。在所图示的示例中，N＝9，29＝512，存储在查找表20中的输入代码100的范围是0到511，并且每个输入代码100的最低有效比特(LSB)在线路17上表示一毫伏(mv)，而N+n＝11，211＝2048，并且可以由模数转换器18输出的不同代码102的总数的范围是0到2047。
在查找表20中，由模数转换器18在校准模式下实际生成的2^N个输出代码102与由校准控制器30传输到数模转换器32的2^N个输入代码100关联。从输入代码100到所记录的输出代码102的凭经验开发的传递函数104(图2)是非线性的，但对于每个输入代码100是单调且唯一的。在所图示的示例中，在校准模式下，通过观察模数转换器18响应于被输入到数模转换器32的不同输入代码100的输出，凭经验建立传递函数104。此外，用于填充查找表20的图示方法是无存储器的，因为将特定输入代码的值(例如，5)映射到输出代码的值(例如，14)不取决于前一个输入代码的值(例如，4)。如果需要，对输出代码的每次捕获可以涉及捕获来自模数转换器18的多个代码，并在映射前对这些代码进行平均以去除噪声。
在模数转换(或任务)模式下(该模式同样在图2中通过示例图示)，第一多路复用器12(图1)在线路16上接收采样电压VIN。在校准控制器30的控制下，第一多路复用器12将采样电压VIN(V1)输出到模数控制器18，该模数控制器向第三多路复用器22输出对应的代码。校准控制器30使第三多路复用器22经由读取路径28将代码应用于查找表20。
针对每个未知的采样电压VIN(V1)，在查找表20中查找模数转换器18的N+n比特输出，并且在线路50上输出其(在N比特输入代码中的)校准值。基于图2，如果未知的电压VIN(V1)使模数转换器18输出37个单位的代码(例如)，则查找表20用于在输出线路50上输出10个单位的代码。在所图示的示例中，在任务模式下，查找表20用于选择其所对应的存储输出代码与由模数转换器18输出的代码最为接近的存储输入代码，但是如果由模数转换器18输出的代码与两个存储输出代码的距离相等，则查找表20用于选择其存储输出代码是这两个存储输出代码中较低者的存储输入代码。因此，在图2所图示的示例中，所选择的存储输入代码是34，因为37与34和40距离相等并且34小于40。
该具体图示的示例指的是这样的情况，其中，当校准控制器30在校准模式下发出10个单位的输入代码100时，数模转换器32施加10个单位的电压VDAC(V1)，该电压由模数转换器18转换为34个单位的输出代码102，并且该输出代码100(34个单位)被记录在与10个单位的输入代码102相关的查找表20中。换言之，在系统10被校准时，观察10个单位的输入代码与34个单位的输出代码之间的相关性，并且将观察到的输出代码(34个单位)与输入代码(10个单位)相关联地存储在查找表20中。传递函数104是基于校准的，并且存储在查找表20中的相关性是通过实验(即，观察)得出的。然而，本文不限于所图示的示例。
在所图示的配置中，数模转换器32用于生成覆盖模数转换器18的输入范围Vr的校准电压VDAC。在校准模式下，数模转换器32的线性输出VDAC被输入到模数转换器18。对于每个这样的输入代码100，以Vr/(2^N)的逐步间隔由模数转换器18输出N+n比特的输出代码102。查找表20可以包括类数字电路的存储器元件。在所图示的示例中，在校准模式下，线路24和28上的输出代码102被存储在查找表20的存储器元件中。
因此，在校准模式期间，使用已知的输入代码100来获得模数转换器18(电路块)的非线性输入输出特性。用数据填充查找表20的校准过程可能是相对耗时的过程，该过程以规律但较长的间隔执行。然后，在模数转换模式下，对于未知的采样电压VIN，系统10以数字方式将输出代码102映射到采样电压VIN。由模数转换器18执行的非线性处理可以迅速发生，在此期间，非线性块的输出代码会经过在校准模式下获得的块的传递函数104(图2)的反函数，以获得线性输出(例如，在线路50上输出的代码)。在所图示的配置中，校准和模数转换过程可以有利地在无需空间和功率需求相当大的复杂数学函数或硬件的情况下执行。
如果需要，模数转换器18可以如通过示例所图示地进行构造，如结合图5至图9所描述的。模数转换器18可以具有并行操作以生成两比特数字信息的延迟电路和延迟比较器。来自多比特级的延迟残余可以由组合器组合，并且施加到一系列单比特级。如果需要，第一、第二、第三至第i单比特级可以以相继级的方式进行构造和操作，以向查找表20提供相应比特的数字信息。虽然有可能设计下文描述的系统中所采用的类型的时基单位并且以高速操作这些时基单位，但它们是固有非线性的。在下文结合图5至图9所描述的基于延迟的信号处理示例中，每一级上所传递的残余是单调但非线性的。
现在参考图3和图4，模数转换器系统10可以具有两个、三个、四个、五个或更多个通道。图3中图示了两个通道。图4中图示了三个通道。如图3所图示的，第二通道具有第二模数转换器110、第二查找表112和组合器电路114。第二模数转换器110可以与第一模数转换器18基本上相同，因为两者都是由以大体相同的配置布置的基本上相同的部件制成。然而，制造上的差异可能使这两个模数转换器18和110具有不同的传递函数104，使得可能期望分别对这两个设备18和110进行校准。类似于图1所示的第三多路复用器22的第四多路复用器位于第二模数转换器110与第二查找表112之间。第三多路复用器22和第四多路复用器可以以基本上相同的方式进行构造和操作，并且为了图示的清楚起见，未在图3中进行图示。
图3示出了第一通道在校准模式下进行操作，而第二通道在模数转换模式下进行操作。因此，第一多路复用器12被示出为将校准电压VDAC(通过MUX 12输出V1)传输到第一模数转换器18以填充第一查找表20，而第二多路复用器14被示出为将采样电压VIN(通过MUX14输出V2)传输到第二模数转换器110以生成输出代码，这些输出代码经历第二查找表112中针对第二模数转换器110记录的传递函数的反函数以生成校准代码，这些校准代码经由组合器电路114在线路50上输出。
如果需要，模数转换器系统10可以使第二通道操作在校准模式下操作，同时第一通道在模数转换模式下操作。在这种情况下，第二多路复用器14将校准电压VDAC(V2)传输到第二模数转换器110以填充第二查找表112，而第一多路复用器12将采样电压VIN(V1)传输到第一模数转换器18以生成输出代码，这些输出代码经历第一查找表20中记录的传递函数的反函数以生成校准代码，这些校准代码经由组合器电路114在线路50上输出。在所图示的配置中，组合器电路114在校准控制器30的控制下选择性地操作。
参考图4，第三通道可以设置有第三模数转换器200和可以是数字多路复用器的第五多路复用器202。在这三个通道中的每一个中，缓冲器204、206和208位于相应的多路复用器12、14和202与相应的模数转换器18、110和200之间。为了图示的清楚起见，图1和图3中未示出缓冲器204、206和208。同样，合适的数字多路复用器可以位于这三个模数转换器18、110和200中的每一个与存储器/数字处理器系统300之间。第一通道和第二通道的查找表20和112是存储器/数字处理器系统300的一部分，第三通道的类似查找表也是如此。这三个查找表中的每一个如上文结合第一通道的查找表20所描述的那样操作。
如图4所图示的，第二采样电压VIN2(2)被施加到第二通道和第三通道的多路复用器14和202，第一采样电压VIN(1)被施加到第一通道和第二通道的多路复用器12和14，并且校准电压VDAC(D)被施加到所有这三个通道的多路复用器12、14和202。如果需要，模数转换器系统10可以被配置为接收和处理分别被施加到第一多路复用器12和第四多路复用器202的第三采样电压(0)和第四采样电压(3)。这三个通道和数模转换器32都在校准控制器30(为了清楚起见，其未在图4中示出)的控制下操作。
因此，如果需要，可以在校准模数转换器系统10的通道之一的同时将其他通道中的一个或多个用于模数转换。多通道配置具有能够相对容易地扩展的优点。在所图示的配置中，可以仅使用单个数模转换器32来校准所有通道，并且每个系统的通道数量可以增加而无需成比例地增加高度线性块，因此可以节省功率和面积。此外，不需要不同通道之间存在任何匹配要求。在所图示的配置中，可以独立校准每个模数转换器18、100和200，这减少或消除了对背景估计和校准算法的要求。
根据本文的另一方面，在一个非线性模数转换器不能脱离任务模式的情况下，可以以轮询的方式使用同一类型的辅助模数转换器，其中，第一模数转换器处于校准阶段，同时另一模数转换器用于任务模式，反之亦可。在本文的这个方面，输入和数模转换器输出被多路复用于第一模数转换器和辅助模数转换器。
如果需要，本文描述的器件和系统的元件中的一些或全部可以集成到集成电路(IC)中和/或根据各种半导体工艺和/或其他工艺而形成在单个半导体管芯(图中未示出)上或上方。导电线路可以是形成在半导体管芯上的绝缘层中的金属结构、形成在半导体管芯中的掺杂区域(其可以是硅化的)、或形成在半导体管芯上方的掺杂半导体结构(其可以是硅化的)。用于实施这些示例中的电路结构的晶体管可以是双极结型晶体管(BJT)或金属氧化物半导体场效应晶体管(MOSFET)，并且可以是n型或p型。集成设备和元件可以还包括电阻器、电容器、逻辑门、以及为了清楚起见而未在附图中示出的其他适合的电子设备。
模数系统10可以具有令人满意的信噪比(SNR)、以高速运行并与下层技术节点一起工作。根据本文的一方面，通过提供线性模数转换器系统来实现优点，该线性模数转换器系统具有高度非线性的基于延迟的部件(例如，图5所图示的类型)，但是其以高速运行，具有宽松的面积和功率要求，并且能利用技术节点很好地扩展。总之，本文可以用于使用操作性地连接至数字电路的固有非线性的模拟块来提供高度线性的高速模数转换器系统10。
在可微缩性方面，数字集成电路的性能已经随着CMOS微缩得到了巨大的改善，但是这并不适用于模拟集成电路。根据本文，通过使用时域(或延迟域)信号处理，CMOS微缩可以用于改善模拟集成电路中的性能。因此，使用时间数字转换器(TDC)的模数转换器系统是有利的。时间数字转换器可能是固有非线性的，但是可以被设计为无存储器且单调的，并且可以非常快同时具有非常好的误码率(BER)性能，因为可能不需要关键的反馈回路。这些有利特性在需要时可以通过用无存储器设备构造如图5至图9所图示的模数转换器18的后端来实现。如上文所指示的，根据本文的一方面，将特定输入代码的值(例如，5)映射到输出代码的值(例如，14)不取决于前一个输入代码的值(例如，4)。此外，模数转换器18的后端可以被构造成使得在校准期间，每当(线路36上的)输入代码增加时，(线路24上)对应的输出代码也增加，尽管不一定是以线性的方式增加。
本文提供了许多优点。一个这样的优点是能够解耦原本的耦合约束。特别地，实际上快速且线性的模数转换器系统可以通过组合以下的至少三个部件来构造：(1)线性低速数模转换器32；(2)由高速模拟块形成的一个或多个非线性数模转换器18、110和200；以及(3)具有一个或多个高速的类数字查找表20和112的存储器/数字处理系统300。
使用本文所描述的架构，高度线性要求可以传递到数模转换器32而不是模数转换器18、110和200。这是一个优点，因为设计和实施用于以较低速度线性地和准确地操作的模拟电路相对不那么困难。根据本文，一个或多个模数转换器18、110和200可以被设计为以高速运行而不损害线性。另一方面，与查找表20和112耦合，模数转换器18、110和200可以表现得像线性模数转换器一样。同样地，存储器20和122可以在数字电路中实施，并且被配置为高速。
将外部模拟信号与快速数字处理核接口连接通常需要模数转换器。随着数据传输速度的提高，模数转换器可能需要以非常高的速度和良好的信噪比下进行操作。在没有本文的益处的情况下，这样的限制可能导致对支持集成电路的大功耗和大面积要求。这些问题在GHz速率下可能尤其突出，因为模拟的非理想性可能会限制性能。本文提供了一种基于查找表的模数转换器方法，该方法可以使用一个或多个模数转换器来开创广泛的架构，这些模数转换器可以是固有非线性的，但可以被校准以提供高度线性模数转换器的优越性能。
图1所图示的模数转换器18可以具有前端和后端。前端可以执行电压到延迟功能。后端可以执行延迟到数字功能。根据本文的一方面，模数转换器18的前端可以包括一个或多个电压到延迟设备，其用于将线路17上的模拟信号转换为线路488和490上的延迟信号A0和B0(图5)，使得延迟信号A0和B0的时序表示线路17上的电压V1。可以用于基于输入电压V1生成延迟信号A0和B0的前端的电压到延迟设备可以例如如美国专利号10,673,456(基于美国专利申请号16/410,698)中所描述的那样被构造和操作。电压到延迟设备可以包括例如美国专利号10,673,456中所描述的转换和折叠电路，该电路包括用于将电压信号转换为延迟信号的电压到延迟转换器块、以及用于选择延迟信号中较早到达和较晚到达的延迟信号的折叠块，该电压到延迟转换器块包括前置放大器，并且该折叠块包括耦合到前置放大器的逻辑门。
2020年12月23日提交的美国专利申请号17/131,981中说明了可以在模数转换器18的前端内采用并且用于基于输入电压V1生成延迟信号A0和B0的电压到延迟设备的示例。根据美国专利申请号17/131,981构造的电压到延迟设备可以具有例如第一比较器和第二比较器，该第一比较器和第二比较器连接至承载表示输入电压V1的互补电压的第一线路和第二线路，用于在互补电压达到合适的阈值电压的活动阶段期间生成第一输出信号和第二输出信号，使得这些输出信号之间的延迟表示输入电压V1。然而，本文不限于本文详细描述的设备和过程。其他合适的设备可以在模数转换器18的前端内执行合适的电压到延迟功能。如上所述，美国专利号10,673,456和美国专利申请号17/131,981的全部披露通过引用并入本文。
模数转换器的后端的示例在图5至图9中通过示例进行说明。后端可以具有例如多比特级798和串联连接至多比特级798的第一至第i单比特级7102和7104。如果需要，后端可以具有三个、四个或多于四个的这样的单比特级(i＝3、4或更多)。图5所图示的单比特级7102和7104是相继非线性级的示例。后端接收来自前端的电压到延迟电路的延迟信号A0和B0。延迟信号A0和B0的时序具有表示线路17上的电压V1的延迟。后端与校准引擎/控制器740一起工作，以生成在线路24(图1)上输出的对应多比特数字代码。因此，线路24上的数字代码可预测地对应于与线路17上的电压V1非常近似的值。
多比特级798(图5)可以具有并联操作的延迟电路和延迟比较器，用于在线路330、332、334和336上生成M比特的数字信息。在所图示的示例中，M＝2。然而，M可以大于2。本文不限于所图示的示例。来自多比特级798的延迟残余可以由组合器304组合并且施加到第一单比特级7102。如果需要，第一至第i单比特级7102和7104可以被构造和操作为相继级，以向校准引擎/控制器740提供相应比特的数字信息。
第一级798可以具有例如四个延迟比较器306、308、310和312，并且连接至组合器304。然而，本文不限于所图示的示例的细节。如果需要，本文可以被实施为具有包括少于或多于四个延迟比较器的第一级。在附图所示的配置中，第一级798为校准引擎/控制器740生成两比特的数字信息。在所图示的实施例中，相继级7102和7104中的每一个为校准引擎/控制器740生成单比特的数字信息。
在所图示的示例中，线路490上的信号B0的前沿先于线路488上的信号A0的前沿。第一信号A0被施加到延迟比较器306、308、310和312的阈值输入端494。在所图示的配置中，通过示例，延迟比较器306、308、310和312基本上彼此相同。第二信号B0被施加到四个不同的延迟电路314、316、318和320，这些延迟电路在相应线路322、324、326和328上生成四个对应的信号B04、B03、B02和B01。
对应信号B04、B03、B02和B01的时序相对于线路490上的信号B0的时序延迟不同的已知量，这些量中的每一个均小于或等于前端的最大增益。延迟信号B04、B03、B02和B01被施加到相应的延迟比较器306、308、310和312的第一输入端492。第一延迟比较器306在线路330上发出表示哪个信号(B04或A0)首先到达第一延迟比较器306的符号信号。同样地，第二延迟比较器308在线路332上发出表示哪个信号(B03或A0)首先到达第二延迟比较器308的符号信号。同样地，第三延迟比较器310和第四延迟比较器312在线路334和336上发出表示哪个信号首先到达第三延迟比较器310和第四延迟比较器312的符号信号。
因为延迟电路314、316、318和320彼此不同，所以延迟信号B04、B03、B02和B01的前沿的时序也彼此不同。延迟比较器306、308、310和312中的每一个在相应的数字线路330、332、334和336上向校准引擎/控制器740发出符号信号。线路330、332、334和336上的符号信号与输入信号A0和B0的前沿之间的时序差具有函数关系，因此与线路17上的电压V1也具有函数关系。
因为由这四个延迟比较器306、308、310和312提供的延迟量彼此不同，所以符号信号330、332、334和336提供四个二进制数据点，用于确定两比特的输出。例如，如果B0先于A0，且B01先于A0，则校准引擎/控制器740确定信号A0与B0的时序之间的延迟大于由第四延迟电路320贡献的延迟。同样地，如果B0先于A0，且A0先于B02、B03和B04，则校准引擎/控制器740确定信号A0与B0的时序之间的延迟小于由第三延迟电路318、第二延迟电路316和第一延迟电路314贡献的延迟中的每一个。
如果需要，延迟比较器306、308、310和312的结构和操作可以与下文描述的延迟比较器482的结构和操作相同。在操作中，延迟比较器306、308、310和312在相应的输出线路338、340、342和344上生成相应的延迟信号IN4、IN3、IN2和IN1。延迟信号IN4、IN3、IN2和IN1由输出线路338、340、342和344施加到组合器304。在所图示的配置中，延迟电路314、316、318和320彼此不同并且贡献不同的延迟量，而延迟比较器306、308、310和312基本上相同。因此，延迟信号IN4、IN3、IN2和IN1的前沿的时序彼此不同。
在图6所图示的示例中，组合器304具有两个第五延迟电路350和352、两个与门354和356以及一个第六延迟电路358。在所图示的配置中，第五延迟电路350和352基本上彼此相同。然而，本文不限于本文所示和描述的配置的细节。第三延迟信号IN2和第四延迟信号IN1在导电线路342和344上被施加到第五延迟电路350和352，并且第一延迟信号IN4和第二延迟信号IN3在导电线路338和340上被施加到与门354和356。来自第五延迟电路350和352的输出信号在导电线路362和364上也分别被施加到与门354和356。来自与门之一356的输出信号在导电线路360上被施加到第六延迟电路358，并且另一与门354在导电线路488A1上生成信号A1。第六延迟电路358在导电线路490B1上生成信号B1。
在操作中，在导电线路362、364和490上从第五延迟电路350、352和第六延迟电路358输出的信号的前沿的时序相对于输入到延迟电路350、352和358的信号的前沿的相应时序被延迟。从与门354和356输出的在线路488A1和360上的信号的前沿的时序对应于输入到与门354和356的信号中较晚到达的信号的相应时序。线路488A1和490B1上的信号A1和B1的前沿的相对时序与线路17(图1)上的电压V1具有函数(例如，可预测的)关系。换言之，延迟电路350、352和358以及逻辑门354和356在传入信号IN4、IN3、IN2和IN1的延迟与第一信号A1和第二信号B1的延迟之间建立了传递函数。
对于所图示的配置，传递函数如下：[A]如果线路338上的信号的时序先于线路362上的信号的时序(其中，线路362上的信号的时序对应于由第五延迟电路350延迟的线路342上的信号的时序)，则线路488A1上的信号的时序对应于线路362上的信号的时序，但是如果线路362上的信号的时序先于线路338上的信号的时序，则线路488A1上的信号的时序对应于线路338上的信号的时序；[B]如果线路340上的信号的时序先于线路364上的信号的时序(其中，线路364上的信号的时序对应于由第五延迟电路352延迟的线路344上的信号的时序)，则线路360上的信号的时序对应于线路364上的信号的时序，但是如果线路364上的信号的时序先于线路340上的信号的时序，则线路360上的信号的时序对应于线路340上的信号的时序；以及[C]线路490B1上的信号的时序对应于由第六延迟电路358延迟的线路360上的信号的时序。
延迟元件350、352和358所延迟的通过它们进行传输的信号的量可以被选择为使第一信号A1和第二信号B1的增益最大化或在可行的范围内提高。组合器304在延迟模式下操作，其中，增益与延迟(而非电压)相关。如果第一信号A1和第二信号B1的增益太低——这意味着第一信号A1和第二信号B1的时序彼此太接近，则可能难以分辨由这些信号的相对时序表示的信息。
本文的一方面是线路488A1和490B1上的信号的时序与线路338、340、342和344上的信号的时序具有函数(例如，可预测的)关系。如果线路338、340、342和344上的某组信号时序导致线路488A1和490B1上的第一组信号时序，则每当线路338、340、342和344上出现同一组信号时序时，可以预期线路488A1和490B1上出现相同的第一组信号时序。同样地，如果线路338、340、342和344上的另一组信号时序导致线路488A1和490B1上的第二组信号时序，则每当线路338、340、342和344上出现该另一组信号时序时，可以预期线路488A1和490B1上出现相同的第二组信号时序。而且，因为线路338、340、342和344上的信号的时序与电压V1具有函数(例如，可预测的)关系，所以线路488A1和490B1上的信号的时序与电压V1也具有函数关系。
再次参考图5，由组合器304生成的信号A1和B1在输出线路488A1和490B1上被施加到第二级7102。第二级(其是第一残余级)7102(通过组合器304)耦合到第一级798，而第i级7104(其在所图示的示例中是第二残余级)耦合到第二级7102。
在所图示的示例中，第二至第i级7102和7104各自包括与门(比如用于级7102的与门476和用于级7104的与门478)和延迟比较器(比如用于级7102的延迟比较器482和用于级7104的延迟比较器484)。然而，所图示的与门仅仅是根据本文可以采用的逻辑门的示例。如果需要，本文可以被实施为具有或不具有与门和/或具有或不具有除与门之外的其他门。
进一步，在所图示的配置中，与门476和478可以基本上彼此相同，并且延迟比较器482和484可以基本上彼此相同。始于组合器304的导电输出线路488A1和490B1耦合到第一与门476和延迟比较器482的输入端。具体地，导电线路488A1耦合到延迟比较器482的第一输入端492，并且导电线路490B1耦合到延迟比较器482的阈值输入端494。
始于与门476的输出线路488A2电耦合到与门478的输入端中的一个、以及延迟比较器484的输入端492。始于第一延迟比较器482的导电线路490B2电耦合到与门478的输入端中的另一个、以及延迟比较器484的阈值输入端494。由第二级7102和第三级7104创建的模式可以继续用于预期数量的附加级。每个相继级的与门和延迟比较器与第二级7102和第三级7104的与门和延迟比较器基本上相同，并且以相同的方式电耦合到前一级的与门和延迟比较器。
在操作中，信号AN和BN(其中，分别针对级7102和7104…，N＝1、2、3…)被施加到与门476和478中的相应与门，从而使与门476和478生成对应的信号AN+1。对于与门476和478中的每一个，信号AN+1的前沿的时序跟随信号AN和BN中较晚到达的信号的前沿的时序。特别地，对于与门476和478中的每一个，信号AN+1的前沿的时序等于信号AN和BN中较早到达的信号的前沿的时序加上与信号AN和BN中较晚到达的信号的前沿滞后于信号AN和BN中较早到达的信号的前沿的程度有关的时间量。如图7所图示的，由相应与门贡献的与门延迟7100与输入信号延迟T_IN的绝对值线性相关，其中，输入信号延迟T_IN是输入到相应与门的信号AN和BN之间的时序差。在所图示的配置中，与门延迟7100与输入信号延迟T_IN的关系是线性的，而不管AN或BN是在前还是在后。
信号AN和BN也分别施加到延迟比较器482和484的输入端492和阈值输入端494，从而使延迟比较器482和484生成对应的信号BN+1。对于延迟比较器482和484中的每一个，信号BN+1的前沿的时序跟随信号AN和BN中较早到达的信号的前沿的时序。特别地，对于延迟比较器482和484中的每一个，信号BN+1的前沿的时序等于(1)信号AN和BN中较早到达的信号的前沿的时序加上(2)与输入信号延迟T_IN的绝对值呈对数逆相关的比较器延迟7102(图7)(换言之，对于越相似的输入值，比较器延迟越大，如果比较器的这两个输入之间的差越大，则比较器延迟越小)。
从比较器延迟7102中减去与门延迟7100得到任何给定单比特级7102和7104的输出信号延迟T_OUT(图8)。当输入信号延迟T_IN的绝对值小于阈值延迟T_THRES时，输出信号延迟T_OUT为正值(这意味着由相应的延迟比较器482和484生成的信号BN+1的前沿先于由相应的与门476和478生成的信号AN+1的前沿)。另一方面，当输入信号延迟T_IN的绝对值大于阈值延迟T_THRES时，输出信号延迟T_OUT为负值(这意味着信号BN+1的前沿滞后于对应信号AN+1的前沿)。输出信号延迟T_OUT的正或负特性在相继延迟比较器的信号线路上被报告给校准引擎/控制器740。
在操作中，第一延迟比较器482在数字线路408(数字输出的示例)上向校准引擎/控制器740发出第一符号信号(“1”或“0”)。第一符号信号(根据本文的数字信号的示例)是基于信号A1和B1的前沿中的哪一个首先被第一延迟比较器482所接收，因此第一符号信号反映了被施加到延迟比较器482的第一输入端492和阈值输入端494的信号A1和B1的前沿的顺序。与门476和延迟比较器482生成信号A2和B2，这些信号被施加到第三级104的与门478和延迟比较器484。延迟比较器484在第二数字线路412上向校准引擎/控制器40输出第二符号信号(“1”或“0”)。第二符号信号是基于信号A2和B2的前沿中的哪一个首先被第二延迟比较器484所接收，因此第二符号信号反映了被施加到第二延迟比较器484的输入端492和494的信号A2和B2的前沿的顺序。
由于信号A1与B1之间的延迟可以根据输入电压V1来预测，反之亦然，并且由于由相继级输出的信号AN+1与BN+1之间的延迟可以根据从前一级接收到的信号AN和BN来预测，反之亦然，因此，由级的级联的延迟比较器输出的符号信号可以根据电压V1来预测，反之亦然。因此，可以将由符号信号组成的代码可靠地与预定相关性进行比较，以确定输入电压V1的近似值。在操作中，如上所述，线路488A1和490B1上的信号的时序与线路488和490上的信号的时序具有函数(例如，可预测的)关系。线路488A2和490B2上的信号的时序与线路488A1和490B1上的信号的时序具有函数(例如，可预测的)关系。线路488A3和490B3上的信号的时序与线路488A2和490B2上的信号的时序具有函数(例如，可预测的)关系，以此类推。
此外，如果线路488和490上的某组信号时序导致线路488A1、490B1、488A2、490B2、488A3、490B3等上的第一组信号时序，则每当线路488和490上出现同一组信号时序时，可以预期线路488A1、490B1、488A2、490B2、488A3、490B3等上出现相同的第一组信号时序。同样地，如果线路488和490上的另一组不同的信号时序导致线路488A1、490B1、488A2、490B2、488A3、490B3等上的第二组信号时序，则每当线路488和490上出现该另一组信号时序时，可以预期线路488A1、490B1、488A2、490B2、488A3、490B3等上出现相同的第二组信号时序出现。而且，由于线路488和490上的信号的时序与输入电压V1具有函数(例如，可预测的)关系，所以确定输出代码的符号信号的线路488A1、490B1、488A2、490B2、488A3、490B3等上的信号的时序与输入电压V1也具有函数关系。
现在参考图9，延迟比较器482具有比较器电路2083，该比较器电路具有第一晶体管2400、第二晶体管2402、第三晶体管2404、第四晶体管2406、第五晶体管2408、第六晶体管2410、第七晶体管2412和第八晶体管2414。在所图示的示例中，延迟比较器482的时序由导电线路2122上的来自被施加到第一晶体管2400和第四晶体管2406的栅极的时钟(CLK)的信号来控制。线路488A1和490B1上的第一信号A1和第二信号B1分别被施加到第六晶体管2410和第五晶体管2408的栅极。第一晶体管2400、第二晶体管2402和第五晶体管2408的漏极彼此电连接，并且经由第一导电线路2416电连接至第三晶体管2404和第八晶体管2414的栅极。第三晶体管2404、第四晶体管2406和第六晶体管2410的漏极同样彼此电连接，并且经由第二导电线路2418电连接至第二晶体管2402和第七晶体管2412的栅极。
比较器电路2083的第一导电线路2416和第二导电线路2418经由相应的第三导电线路2422和第四导电线路2424电连接至符号输出电路2420。如图9所图示的，符号输出电路2420与比较器电路2083合并。符号输出电路2420具有第一晶体管、第二晶体管、第三晶体管和第四晶体管2426、2428、2430和2432。第三导电线路2422分别电连接至符号输出电路2420的第一晶体管2426和第二晶体管2428的栅极和源极，而第四导电线路2424分别电连接至符号输出电路2420的第一晶体管2426和第二晶体管2428的源极和栅极。
在操作中，当延迟比较器482由线路2122上的时钟信号启用时，在符号输出电路2420内的线路408上生成符号信号。该符号信号在线路408上被转发到校准引擎/处理器40，并且表示输出信号A1和B1到达延迟比较器482的第一输入端492和阈值输入端494的顺序。符号输出电路2420的操作由施加到符号输出电路2420的第三晶体管2430和第四晶体管2432的栅极的反相时钟信号CLKZ控制。反相时钟信号CLKZ是在线路2122上施加到比较器电路2083的第一晶体管2400和第四晶体管2406的栅极的时钟信号的反相版本。
第三导电线路2422和第四导电线路2444还电连接至延迟输出电路2450。如图9所图示的，延迟输出电路2450与比较器电路2083合并。延迟输出电路2450具有第一晶体管2442、第二晶体管2444和第三晶体管2446。第三导电线路2422分别电连接至延迟输出电路2450的第一晶体管2442和第二晶体管2444的栅极和源极，而第四导电线路2424分别电连接至延迟输出电路2450的第一晶体管2442和第二晶体管2444的源极和栅极。
在操作中，在线路490B2上生成延迟信号B2，该线路电连接至延迟输出电路2450的第一晶体管2442和第二晶体管2444两者的漏极。相对于输入端492和494上的信号A1和B2的前沿中较早到达的前沿的时序，线路490B2上的延迟信号B2的前沿的时序为比较器延迟7102(图7)。延迟输出电路2450(图9)的操作由施加到符号输出电路2420的第三晶体管2430和第四晶体管2432的同一反相时钟信号CLKZ控制。反相时钟信号CLKZ被施加到延迟输出电路2450的第三晶体管2446的栅极。延迟输出电路2450的第三晶体管2446的漏极电连接至延迟输出电路2450的第一晶体管2442、第二晶体管2444的漏极。
上面描述的都是示例。本文涵盖落入本申请范围内、包括所附权利要求的对本文所述主题的更改、修改和变化。如果需要，例如，在模数转换器18的后端中可以采用一个或多个无时钟延迟比较器。
如本文所使用的，术语“包括”意指包括但不限于。术语“基于”意指至少部分地基于。而且，如果说明书或权利要求中提到“一种(a)”、“一个(an)”、“第一”或“另一个”元件或其等同物，则其包括一个或多于一个这样的元件，既不要求也不排除两个或更多个这样的元件。
所要求并预期保护的新内容如下：

Claims (18)

1.一种模数转换器系统，包括：
校准电路系统，所述校准电路系统具有数字代码输入和校准电压输出，所述校准电压输出基于所述数字代码输入；以及
第一模数转换器(ADC)，所述第一模数转换器具有输入端，所述输入端能够操作以连接至所述校准电压输出或采样电压，所述第一模数转换器能够操作以基于所述校准电压输出来输出第一数字输出代码，并且基于所述采样电压和所述第一数字输出代码来输出第二数字输出代码。
2.根据权利要求1所述的模数转换器系统，其中，所述校准电路系统包括数模转换器，并且其中，所述模数转换器系统进一步包括第一多路复用器，所述第一多路复用器连接至所述数模转换器和所述模数转换器，用于选择性地将所述校准电压输出和采样电压传输到所述模数转换器。
3.根据权利要求2所述的模数转换器系统，进一步包括校准控制器，所述校准控制器连接至所述数模转换器和所述第一多路复用器，用于将所述数字代码输入传输到所述数模转换器，并且用于在将所述数字代码输入传输到所述数模转换器的同时，使所述多路复用器将所述校准电压输出传输到所述模数转换器。
4.根据权利要求3所述的模数转换器系统，进一步包括第二模数转换器，所述第二模数转换器连接至所述数模转换器，用于接收来自所述数模转换器的所述校准电压输出，接收所述采样电压，并且基于所述校准电压输出和所述采样电压生成数字输出代码。
5.根据权利要求4所述的模数转换器系统，进一步包括第二多路复用器，所述第二多路复用器连接至所述数模转换器和所述第二模数转换器，用于选择性地将所述校准电压输出传输到所述第二模数转换器。
6.根据权利要求1所述的模数转换器系统，进一步包括查找表，所述查找表用于将所述第一数字输出代码与所述数字代码输入相关联地存储。
7.根据权利要求1所述的模数转换器系统，其中，所述模数转换器包括电路，所述电路用于将电压转换为延迟信号，并且基于所述延迟信号生成所述第一数字输出代码和所述第二数字输出代码。
8.一种基于查找表的模数转换器系统，包括：
数模转换器，所述数模转换器具有数字代码输入和校准电压输出，所述校准电压输出基于所述数字代码输入；
第一模数转换器，所述第一模数转换器连接至所述校准电压输出和采样电压输入，所述第一模数转换器能够操作以基于所述校准电压输出来输出第一数字输出代码，并且基于所述采样电压输入来输出第二数字输出代码；以及
查找表，所述查找表连接至所述模数转换器，用于将所述第一数字输出代码与所述数字代码输入相关联地存储。
9.根据权利要求8所述的基于查找表的模数转换器系统，进一步包括第一多路复用器，所述第一多路复用器连接至所述数模转换器和所述模数转换器，用于选择性地将所述校准电压输出和所述采样电压输入之一传输到所述模数转换器。
10.根据权利要求9所述的基于查找表的模数转换器系统，进一步包括校准控制器，所述校准控制器连接至所述数模转换器和所述第一多路复用器，用于将所述数字代码输入传输到所述数模转换器，并且用于在将所述数字代码输入传输到所述数模转换器的同时，使所述多路复用器将所述校准电压输出传输到所述模数转换器。
11.根据权利要求10所述的基于查找表的模数转换器系统，进一步包括第二模数转换器，所述第二模数转换器连接至所述数模转换器，用于接收来自所述数模转换器的所述校准电压输出，接收所述采样电压输入，并且基于所述校准电压输出和所述采样电压输入生成数字输出代码。
12.根据权利要求11所述的基于查找表的模数转换器系统，进一步包括第二多路复用器，所述第二多路复用器连接至所述数模转换器和所述第二模数转换器，用于选择性地将所述校准电压输出传输到所述第二模数转换器。
13.根据权利要求8所述的基于查找表的模数转换器系统，其中，所述模数转换器包括电路，所述电路用于将电压转换为延迟信号，并且基于所述延迟信号生成所述第一数字输出代码和所述第二数字输出代码。
14.一种校准模数转换器系统的方法，所述方法包括：
由数模转换器基于数字输入代码生成校准电压；
由第一模数转换器基于所述校准电压生成第一数字输出代码；
由所述第一模数转换器基于采样电压生成第二数字输出代码；以及
将所述第一数字输出代码与所述数字输入代码相关联地存储在查找表中。
15.根据权利要求14所述的校准方法，进一步包括使用第一多路复用器选择性地将所述校准电压和所述采样电压之一传输到所述模数转换器。
16.根据权利要求15所述的校准方法，进一步包括将所述数字输入代码传输到所述数模转换器，以及在将所述数字输入代码传输到所述数模转换器的同时，将所述校准电压传输到所述模数转换器。
17.根据权利要求16所述的校准方法，进一步包括使第二模数转换器接收来自所述数模转换器的所述校准电压，并且基于所述校准电压和所述采样电压生成数字输出代码。
18.根据权利要求14所述的校准方法，其中，所述模数转换器包括电路，所述电路用于将电压转换为延迟信号，并且其中，所述第一数字输出代码和所述第二数字输出代码是基于所述延迟信号生成的。
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