KR20050083803A - 진보된 디지털 안테나 모듈 - Google Patents

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KR20050083803A
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adc
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돈 씨. 디벤도프
에릭 엠. 히라타
클리포드 더블유. 메이어스
로이드 에프. 린더
케네쓰 에이. 에센완저
윌리암 더블유. 쳉
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레이티언 캄파니
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Abstract

전자기 신호를 수신 및 여기하기 위한 진보된 디지털 안테나 모듈(ADAM)에 관한 것이다. ADAM ASIC은 모놀리틱 SiGe 장치상에 완전한 수신기/익사이터 기능을 통합하므로써 직접 디지털-RF(Radio-Frequency) 및 RF-디지털 변환을 가능하게 한다. 본 발명은 비교기에 대한 신규의 농동 오프셋 방법을 가진 개선된 아날로그-디지털 변환기(ADC)를 포함한다. 신규의 ADC 구조(10)는 입력 신호를 수신하기 위한 제1 회로(12 14), 출력부의 각각에 가중 유닛 전류원(66)을 가지는 사전결정된 수의 전치증폭기(60)를 사용하여 사전결정된 수의 임계치를 설정하기 위한 제2 회로(18), 입력을 임계치와 비교하기 위한 제3 회로(20)를 구비한다. 바람직한 실시예에서, ADC(10)는 트리밍가능한 전류원(66)을 포함한다. 또한, 본 발명의 ADC(10)는 개선된 비교기 회로(62)를 포함한다. 신규 비교기(62)는 획득 시간을 증가시키고 재생 시상수를 감소시키기 위한 스플릿 부하 저항기, R25(능동 모드)와 R26 쌍, R24(능동 모드)와 R49 쌍, 재생 노드상의 용량성 부하를 감소시키기 위한, 래치쌍 트랜지스터 Q61, Q62상의 이미터 폴로워 버퍼 Q85 및 Q87, 재생 노드로부터 출력 부하 효과를 제거하기 위해 부하 저항기에 연결된 캐스코드 트랜지스터 Q64 및 Q119를 포함한다. 바람직한 실시예에서, 본 발명은 디지털적으로 트리밍된 단항 전류, 높은 변환율에서 통상적인 동적 범위 제한을 극복하는 신규의 사인 룩업 및 디코더 설계를 더 포함한다.

Description

진보된 디지털 안테나 모듈{ADVANCED DIGITAL ANTENNA MODULE}
본 발명은 전자기 통신 시스템에 관한 것이다. 특히, 본 발명은 직접 디지털 합성(DDS: direct digital synthesis) 및 무선 주파수(RF)신호의 직접 디지털화에 관한 것이다.
공간기반 레이더는 현재 및 장래에 적용시에 경량 및 소형이면서 고성능일 필요가 있다. 예를 들면, 이러한 시스템은 2008년도까지는 합성 개구면 레이다(SAR: Synthetic Aperture Radar), 지상 이동 목표 표시(GMTI; Ground Moving Target Indication), 항공기 이동 목표 표시(AMTI: Airbone Moving Target Indication), 디지털 지형 고도 검출(DTED: Digital Terrain Elevation Detection) 및 다른 멀티 지능(INT) 기능과 같은 다중 작업을 다룰 것으로 기대된다. 현행 시스템은 연통으로 좁게 집속되어 단일 기능을 하는 경향이 있다. 또한, 이들 시스템에 대한 페이로드(payload)는 (현재의 시스템보다 3배나 가벼운) 평방 미터당 약 4 킬로그램의 중량 밀도, 그리고 약 1500:1의 볼륨 압축(현재, 전형적인 압축 비율이 3 내지 5 대 1)을 가지도록 요구될 것이다. 또한, 잠재 고객들은 (예산 감축이란 점에서) 현재보다 더 저가의 비용으로 이러한 모든 개선이 이루어져야 한다는 필요성을 강조해 왔다.
현재의 공간기반 레이더 시스템은 통합된 수신기 및 익사이터(exiciters)를 사용한다. 이들 해결방안은 많은 수의 독립된 위상 센터를 필요로 하지 않으며(전형적으로 8개 미만), 멀티-INT 미션을 수행할 필요도 없고, 평방미터당 12 킬로그램 미만의 중량일 필요도 없으며, 초광대역이 필요없는 등의 조건인 시스템에 적합하다. 또한, 오늘날의 수신기 기능에 대한 현행 해결방안은 예를 들면 32개 이상의 독립된 수신기를 필요로 하는 시스템에서는 받아들일 수 없는 (공간이 한정된 하드웨어인 경우에) 채널당 약 $1M의 비용이 드는 경향이 있다. 따라서, 현재의 하드웨어는 고가에 크고 무거우며 비교적 특수화되어 있어 장래의 요구를 만족시키는 데 적합하지 않다.
따라서, 본 기술분야에는 현재의 시스템 보다 작고 가볍고 저가이면서, 전자기 신호를 수신 및 여기시키는 개선된 시스템 또는 방법이 필요하다.
도 1은 본 발명에 따라 설계된 아날로그-디지털 변환기의 블록도.
도 2a는 3-비트 ADC의 전단부 구조를 도시하는 도면.
도 2b는 도 2a의 전치증폭기를 위한 오프셋 전류원을 도시하는 도면.
도 2c는 도 2a의 전치증폭기를 위한, 선형성 트림(linearity trim)을 가진 오프셋 전류원을 도시하는 도면.
도 3은 본 발명에 따라서 설계된 전치증폭기를 도시하는 도면.
도 4는 본 발명에 따라서 설계된 오프셋 전류원을 도시하는 도면.
도 5는 본 발명에 따라서, 선형성 트림을 가진 오프셋 전류원을 도시하는 도면.
도 6은 도 5의 선형성 트림을 가진 전류원을 위한 트림 저항기 회로를 도시하는 도면.
도 7은 본 발명에 따라서 설계된 비교기를 도시하는 도면.
도 8은 정합 필터 및 데시메이션 회로(decimation circuit)를 포함한 ADAM ASIC의 수신부를 도시하는 도면.
도 9a는 본 발명에 따라서 설계된 직접 RF 합성된 익사이터 부섹션의 전단부를 도시하는 도면.
도 9b는 본 발명에 따라서 설계된 직접 RF 합성된 익사이터 부섹션의 후단부를 도시하는 도면.
도 10은 단량 디지털-아날로그 변환기(unary digital-to-analog converter)와 함께 DDS 사인 룩업을 도시하는 도면.
본 기술분야에서의 이러한 요구는 본 발명의 신규한 아날로그-디지털 변환기(ADC) 및 직접 디지털 합성기(DDS) 구조에 의해 다루어 진다. 이 신규 ADC 구조는 입력 신호를 수신하기 위한 제1 회로, 출력부의 각각에 가중 유닛 전류원을 가진 사전결정된 수의 전치증폭기를 사용하여, 사전결정된 수의 임계치를 설정하기 위한 제2 회로, 그리고, 입력과 이 임계치를 비교하기 위한 제3 회로를 포함한다. 본 발명의 신규한 능동 오프셋 방법(active offset method)은 종래의 ADC의 저항성 래더(resistive ladder)와 관련된 R-C 시상수를 제거하고, 트리밍가능한(trimmable) 저항기 없이도 개별 임계치를 쉽게 트리밍할 수 있는 능력을 제공한다. 바람직한 실시예에서, ADC는 트리밍가능한 전류원을 포함한다.
최상의 양상에 있어서, 본 발명의 ADC는 개선된 비교 회로를 사용한다. 신규의 비교기는 획득 시간(acquisition time)을 증가시키고 재생 시상수를 감소시키기 위한 스플릿 부하 저항기(split load resistors), 재생 노드상의 용량성 부하를 감소시키기 위한 래치쌍 트랜지스터상의 이미터 폴로워, 그리고, 재생 노드로부터 출력 부하 효과를 제거하기 위하여 부하 저항기에 연결된 캐스코드 트랜지스터를 포함한다. 이러한 모든 개선으로 인하여, 보다 신속한 획득 시간 및 재생 시상수는 이론적 한계인 트랜지스터에서의 순방향 주행시간 정도로 될 수 있다.
전자기 신호를 수신 및 여기하기 위한 진보된 디지털 안테나 모듈(ADAM: Advanced Digital Antenna Module)로 구현될 경우, ADAM 주문형 반도체(ASIC)는 모놀리식 실리콘 게르마늄(SiGe) 소자상에 완전한 수신기/익사이터 기능을 통합할 수 있으며, 직접 디지털-RF(무선 주파수) 및 RF-디지털 변환이 가능하다. 따라서, 본 명세서에 개시된 본 발명은 신규의 능동 오프셋 비교 방법론을 통하여 개선된 아날로그-디지털 변환기(ADC)를 제공한다.
신규의 DDS 구조는 변환기의 미분 비선형성을 디지털적으로 트리밍하는 능력을 통하여 디지털-아날로그 변환기(DAC) 구조의 기존 정확성 및 동적 제한을 극복한다. 또한, 디지털 알고리즘은 트랜지스터 자기가열(self-heating)이 변환기 동적 범위상에서 가지는 제한을 다루도록 구현된다.
이제, 본 발명의 이점을 개시하기 위하여 첨부 도면을 참조하여 예시적인 실시예 및 전형적인 응용을 기술할 것이다.
본 발명은 본 명세서에서 특정 응용을 위한 예시적인 실시예를 참조하여 기술되지만 본 발명이 이러한 실시예들에 국한되지는 않는다는 점에 주목해야 한다. 당업자이면서 본 발명에 접근하는 자라면 본 발명의 범주내의 부가적인 변경, 응용 및 실시예와, 본 발명의 상당히 유용한 부가적인 분야를 알 수 있을 것이다.
본 발명은 모놀리식 SiGe 장치상에 완전한 수신기/익사이터 기능을 통합시키므로써, 직접 디지털-RF(무선 주파수) 변환 및 RF-디지털 변환을 가능하게 하는 진보된 디지털 안테나 모듈(ADAM)에 관한 것이다. 수신 기능부는 신규의 능동 오프셋 방법을 가진 개선된 플래시 아날로그-디지털 변환기(ADC) 및 개선된 고속 비교기를 포함한다.
ADAM ASIC의 수신부는 5 비트 플래시 ADC(10), 28 ps 해상도를 가진 디지털 실시간 지연부, 디지털 필터 및 데시메이션부(80) 그리고 레이저 변조기를 위한 구동기 집합으로 구성된다. 도 1은 ADC(10)의 블록도이다. 도시된 바와 같이, ADC(10)는 두개의 단일 종단의 샘플 유지(S/H) 회로(12, 14)를 사용하는 차동 입력단을 가진다. 각 샘플러는 바람직한 주파수 범위상에서 이득 롤오프(roll-off)를 최소화하기 위하여 넓은 입력 대역폭을 가진다. 바람직한 실시예에서, 상기 성능을 얻기 위하여 개선된 다이오드 브리지 샘플링 게이트 구조가 사용된다.
5 비트 ADC(10)는 진보된 전단 구조부(16)를 사용하여 고입력 대역폭을 얻는 다. 전단 구조부(16)는 능동 오프셋 블록(18) 및 비교기 블록(20)을 포함한다. 신규의 능동 오프셋 기법은 신호를 2N-1 고속 비교기에 의해 샘플링된 2N-1 개별 신호 레벨로 분할시키는 데, 여기서, N은 비트 수이다. 바람직한 실시예에서, N=5 이면, 결과적으로 비교기는 31개이다. 이로 인하여, 구(older) 스트레이트 플래시 및 폴딩/보간 구조에 존재하는 대역폭 제한 및 수동 기준 저항기 래더 스큐(the passive reference ladder skew)가 제거된다. 개선된 고속 비교기 구조는 클럭 변환율을 만족시키는 데 필요한 요구 획득 시간 및 재생 시간을 얻는 다.
비교기(20)에 후속되는 선택사양적 래치(22) 및 오류 보정부(24)를 삽입하여 비트 오류율(BER)을 감소시킨다. 오류 보정부(24)에 후속하여, 이진 부호화기 대신에 파이프라인 그레이 인코더(a pipelined gray encoder)(26)를 삽입하여 코드 의존적 오류를 최소화시킨다. 그레이 인코더(26)에 후속하여 래치(28) 및 구동기(30)가 후속되며, 출력은 디지털 지연부, 정합 필터 및 데시메이션 회로(80)(도 8에 도시됨)로 송신된다.
도시된 실시예에서, 본 발명의 ADC(10)는 비교기 임계 경로에서 미분 및 적분 DC 오류를 최소화하기 위하여 선형성 트림회로(40)를 더 포함한다. 바람직한 실시예에서, 선형성 트림회로(40)는 트리밍가능한 디지털-아날로그 변환기(32)를 포함한다. 제어부(34)는 디지털 직렬 인터페이스(DSI)(36) 및 칩내장 레이저 링크 ROM(38)을 통하여 외부적으로 교정부 DAC(32)를 제어한다. 바람직한 실시예에서, 디지털 직렬 인터페이스(36)는 상보형 금속산화물 반도체(CMOS)로 구현된다. 그러나, 본 발명은 CMOS 기술로 제한되지는 않는다.
또한, ADC(10)는 기준 신호 VREF를 증폭시키고, 이를 주 바이어스 및 블록 바이어스 회로(44)로 송신하는 증폭기(42)를 포함한다. 주 바이어스 및 블록 바이어스 회로(44)는 다른 블록에서 필요한 바이어스를 제공한다. 또한, ADC(10)는 클럭 신호를 회로 블록들에 공급하는 클럭 버퍼(46) 및 타이밍 회로(48)를 포함한다.
개선된 플래시 ADC(10)는 비교기에 대하여 신규의 능동 오프셋 방법을 가진 미분 양자화기를 포함한다. 전형적인 N-비트 플래시 ADC인 경우, 2N-1 임계치 또는 양자화 또는 Q 레벨이 있다. 2N-1 임계치의 각각은 2N-1 비교기 입력중의 하나에서의 제로 교차점(zero-crossing)에 의해 설정된다. 입력 신호는 이들 임계치의 각각과 동시에 비교되며, 이 신호가 각 2N-1 비교기 기준에 비해 비교된 곳에 따라 디지털 워드로 부호화된다.
이전의 ADC는 정적 저항 분할기 래더에 의해 설정된 단일 종단 입력 및 2N-1 비교기 기준, 또는 동적 차동 직렬 저항 래더를 가진 차동 입력으로 설계되었다. 단일 종단 접근방안은 공통 모드 전압 변동을 처리하기 어렵다는 단점을 가진다. 그러나, 차동 입력 래더는 직렬 저항 래더를 통한 입력의 R-C 시상수로 인하여 저속이 된다. 본 발명의 신규 접근방안은 여전히 차동 입력을 유지하면서 R-C 문제를 제거한다.
도 2a는 8개의 전치증폭기 및 비교기(포화 검출인 경우에 1)를 가진 3-비트 ADC에 대한 전단 구조(16)를 도시한다. 차동 입력 저항기가 두 입력으로부터 제거되고, 차동 신호가 2N-1 전치증폭기(60)의 입력에 병렬로 연결된다. 임계치는 2N-1 전치증폭기 출력의 각각에서의 가중 유닛 오프셋 전류원(64 또는 66)(도 2b, 도 2c에 도시됨)에 의해 설정되고, 전치증폭기 이득에 의해 제산되므로써 효과적으로 각 입력에서 상이한 제로 교차점을 가지게 한다. 도 2b는 오프셋 전류원(64)을 나타내고 있으며, 도 2c는 선형성 트림을 가진 오프셋 전류원(66)을 나타내고 있다. 따라서, 입력 신호가 변경됨에 따라, 각 전치증폭기(60)의 출력은 상이한 제로 교차 임계치를 가진다. 전치증폭기 출력은 하나의 비교기(62)를 각각 구동시키고, 그후, 신호가 전치증폭기 출력 상태와 관련하여 디지털적으로 부호화된다.
본 발명의 신규의 능동 오프셋 방법은 여전히 차동 신호를 유지하면서 ADC에 대하여 보다 높은 대역폭을 허용한다. ADC에서 고입력 대역폭을 얻으려면, 기준 레벨들을 설정하는 차동 직렬 저항기 래더를 가진 차동 입력보다 dc 기준을 가진 단일 종단 입력이 바람직하다. 본 발명은 차동 입력을 유지하고 있지만 직렬 저항기에서 비교기를 위해 상이한 임계치들을 생성하도록 할 필요가 없다. 이 대신에, dc 오프셋이 모든 2N-1 전치증폭기의 출력에서 유도된다.
도 3은 본 발명에 따라서 설계된 전치증폭기(60)를 도시한다. 차동 입력 VINP 및 VINN은 각각 트랜지스터 Q10 및 Q9의 베이스로 입력된다. Q10 및 Q9의 컬렉터는 저항기 R18에 의해 Q34의 이미터로 연결된다. Q34의 베이스 및 컬렉터는 바이어스 신호 PS_PA에 연결된다. Q9의 이미터는 Q56의 베이스와 연결되고, 저항기 R14에 의해 Q3의 콜렉터에 연결된다. Q10의 이미터는 Q53의 베이스와 연결되고, 저항기 R61에 의해 Q8의 컬렉터에 연결된다. Q3 및 Q8의 베이스는 바이어스 신호 VB1P1에 연결되고, 이미터들은 각각 저항기 R53 및 R1에 의해 VNS에 연결된다. Q53의 이미터 및 Q56의 이미터는 각각 저항기 R36 및 R38에 의해 Q1의 컬렉터에 연결된다. Q1의 베이스는 VB1P1B에 연결되고, 이미터는 저항 R30에 의해 VNS에 연결된다. Q53의 컬렉터는 Q41의 컬렉터 및 Q2의 이미터에 연결된다. Q41의 이미터는 오프셋 또는 트림 전류원(64 또는 66)에 의해 공급되는 신호 IOSN에 연결된다. Q56의 컬렉터는 Q40의 컬렉터 및 Q0의 이미터에 연결된다. Q40의 이미터는 오프셋 또는 트림 전류원에 의해 공급되는 신호 IOSP에 연결된다. Q2의 컬렉터는 Q6의 베이스와 연결되고, 저항기 R0 및 다이오드 D1에 의해 Q26의 이미터에 연결된다. 바람직한 실시예에서, 다이오드 D1은 쇼트키 다이오드(Schottky diode)이다. 그러나, 본 발명은 쇼트키 다이오드의 사용으로 국한되지는 않는다. 다이오드 연결에 트랜지스터를 포함한 어떠한 다이오드도 사용될 수 있다. Q0의 컬렉터는 Q4의 베이스와 연결되고, 저항기 R33 및 다이오드 D1에 의해 Q26의 이미터에 연결된다. Q26의 베이스 및 컬렉터는 PS_PA에 연결된다. Q4 및 Q6의 컬렉터는 저항기 R51에 의해 PS_PA에 연결된다. Q4의 이미터는 Q45의 베이스 및 컬렉터에 연결된다. Q6의 이미터는 Q46의 베이스 및 컬렉터에 연결된다. Q45 및 Q46의 이미터는 각각 VOP 및 VON에 연결된다. Q0 및 Q2의 베이스는 Q35의 이미터와, Q37의 컬렉터 및 베이스에 연결된다. Q35의 베이스 및 컬렉터는 Q26의 이미터에 연결된다. Q37의 이미터는 Q28의 컬렉터에 연결된 저항기 R62에 이어지는 다이오드 D2에 연결된다. Q40 및 Q41의 베이스는 R62에 의해 Q28의 컬렉터에 연결된다. Q28의 이미터는 R55에 의해 VNS에 연결된다. Q28, Q21 및 Q22의 베이스는 VB1P1에 연결된다. Q21의 이미터는 병렬 저항기 R59 및 R60에 의해 VNS에 연결된다. Q22의 이미터는 병렬 저항기 R57 및 R58에 의해 VNS에 연결된다. Q21의 컬렉터는 R50에 의해 VOP에 연결되고, Q22의 컬렉터는 R49에 의해 VON에 연결된다.
각 전치증폭기의 출력은 전치증폭기의 부하 저항기에서의 상이한 오프셋 전류(IOSN 및 IOSP)에 의해 오프셋된다. 전치증폭기 출력(제로 교차 임계치)은 포화 동안에 -3IR, -2IR, -1IR, 0, +1IR, +2IR, +3IR, +4IR에 의해 오프셋된다. R은 전치증폭기 부하 저항 R0 또는 R33이고, I는 유닛 오프셋 전류이다.
도 4는 오프셋 전류원(64)을 도시한다. 트랜지스터의 이미터에 직렬 연결된 세 저항기의 16 세트가 병렬로 연결된다. {R3, R9, R7, Q10}, {R12, R10, R11, Q15}, {R58, R60, R59, Q16}, {R61, R63, R62, Q17}, {R64, R66, R65, Q20}, {R67, R69, R68, Q19}, {R70, R72, R71, Q18}, {R73, R75, R74, Q21}, {R76, R78, R77, Q22}, {R79, R81, R80, Q23}, {R82, R84, R83, Q25}, {R85, R87, R86, Q24}, {R88, R90, R89, Q26}, {R91, R93, R92, Q27}, {R94, R96, R95, Q28}, {R97, R99, R98, Q29}이다. 각 세트의 첫 저항기는 VNS에 연결된다. 각 트랜지스터의 베이스는 VREF에 연결된다. 트랜지스터 Q10, Q15, Q28 및 Q29의 컬렉터는 전류 +4I를 생성하는 I4P에 연결된다. Q17, Q20 및 Q27의 컬렉터는 전류 +3I를 생성하는 I3P에 연결된다. 트랜지스터 Q19 및 Q18의 컬렉터는 전류 +2I를 생성하는 I2P에 연결된다. 트랜지스터 Q21의 컬렉터는 전류 +I를 생성하는 I1P에 연결된다. 트랜지스터 Q22의 컬렉터는 -I를 생성하는 I1N에 연결된다. Q23 및 Q25의 컬렉터는 전류 -2I를 생성하는 I2N에 연결된다. 트랜지스터 Q16, Q24 및 Q26의 컬렉터는 전류 -3I를 생성하는 I3N에 연결된다. 바람직한 실시예에서, 전류는 실제로 값에 있어서는 네거티브이지만, 그들이 향하는 입력(IOSN, IOSP)에 따라서, +/- 오프셋을 생성할 수 있다.
통상적인 ADC의 저항성 래더와 관련된 R-C 시상수를 제거하는 것 외에도, 본 발명의 능동 오프셋 방법은 트리밍가능한 저항기의 필요없이 쉽게 개별 임계치를 트리밍할 수 있다. 이상적인 ADC의 경우, 2N-1 임계치는 동일하게 이격된 양자화 레벨로 설정된다. 그러나, 사실상 부정합으로 인한 비선형성이 있다. 이들 오류는 신규의 선형성 트림 접근방안을 사용하여 없앨 수 있다. 전치증폭기(60)의 부하 저항기 R0 및 R33 양단에 트리밍가능한 소전류가 사용되어 전치증폭기의 출력에서 제로 교차 임계치를 이동시키게 된다.
도 5는 본 발명의 교시에 따른 선형성 트림을 가진 오프셋 전류원(66)을 도시한다. 도 5에 도시된 바와 같이, 도 4의 오프셋 전류원(64)에서 각 트랜지스터는 이미터에서 부가적인 저항기 및 트림 저항기 회로(68)로 연결된다.
도 6은 트림 저항기 회로(68)를 도시한다. 직렬연결된 4 저항기{R25, R26, R24 및 R23}는 RE와 RT 사이에 연결된다. 직렬연결된 2 저항기{R4 및 R10}는 RE와 VNS_TRIM 사이에서, 직렬연결된 4 저항기{R12, R11, R13 및 R14} 및 직렬연결된 8 저항기{R17, R18, R16, R15, R20, R19, R21 및 R22}와 병렬로 연결된다.
전치증폭기 이득에 의해 제산되는 이 작은 오프셋은 입력에서 제로 교차점을 효과적으로 이동시키므로써, 비선형성 오류를 제거 또는 최소화시킨다. 이러한 설계에 있어서, 전치증폭기 제로 교차 입력 오류는 입력 오프셋으로부터 반대 방향의 전치증폭기 출력부에서의 오프셋과 전치증폭기의 이득의 곱을 유도하므로써 최소화될 수 있다. 트림 전류 i는 캐스코드 트랜지스터 Q41 및 Q40을 통하여 전치증폭기 부하 저항기 R0 및 R33의 모두에 있다. 본 발명에 있어서, 전류 i는 레이저 링크 휴즈가 개방될 때 저항이 변함에 따라 변동된다.
이 트림 전류는 또한 전류원(전류 DAC)에서 CMOS 스위치에 연결된 저항기를 사용하여 성취될 수 있다. 이들 스위치는 (도 1에 도시된 바와 같이) 임계치의 디지털 교정을 허용하는 디지털 제어 인터페이스를 통하여 처리된다. 어느 방법이든지, i에서의 변동, 델타 i와 전치증폭기 부하 저항 R의 승산은 입력 오프셋 오류를 계수하기 위해 입력으로 되참조되는 전치증폭기 출력에서의 델타 전압 오프셋을 생성한다.
또한, 본 발명의 ADC는 신규의 비교기 구조를 포함한다. ADC의 변환율은 비교기의 획득 및 재생 속도에 의해 제한된다. 이러한 신규의 비교기 구조는 이전의 구조를 개선하여 속도 성능을 향상시킨다.
도 7은 본 발명에 따라서 설계된 비교기(62)를 도시한다. 입력 VINP 및 VINN은 각각 트랜지스터 Q0 및 Q3의 베이스로 연결된다. Q0 및 Q3의 이미터는 Q51의 컬렉터에 연결된다. Q51의 베이스는 VB1P1B에 연결되고, 이미터는 저항기 R57에 의해 VNS에 연결된다. Q0의 컬렉터는 Q54 및 Q55의 이미터로 연결된다. Q3의 컬렉터는 Q1 및 Q2의 이미터로 연결된다. Q1 및 Q55의 컬렉터는 Q61 및 Q62의 이미터로 연결된다. Q61의 컬렉터는 직렬로 연결된 R26 및 R25에 의해 Q64의 이미터로 연결된다. Q62의 컬렉터는 직렬연결된 R49 및 R24에 의해 Q119의 이미터로 연결된다. Q64 및 Q119의 컬렉터는 각각 R13 및 R14에 의해 VPS7P5에 연결된다. Q54의 컬렉터는 R26과 R25 사이에 연결된다. Q2의 컬렉터는 R49와 R24 사이에 연결된다.
Q54 및 Q2의 베이스는 Q117의 이미터에 연결된다. Q55 및 Q1의 베이스는 Q118의 이미터에 연결된다. Q117의 베이스는 CLKN으로 연결되고, Q118의 베이스는 CLKP로 연결된다. Q117 및 Q118의 컬렉터는 R44에 의해 Q109의 이미터로 연결된다. Q109의 베이스 및 컬렉터는 Q93의 이미터로 연결된다. Q93의 베이스 및 컬렉터는 VPS7P5로 연결된다. Q117의 이미터는 R15에 의해 Q79의 컬렉터로 연결된다. Q118의 이미터는 R16에 의해 Q78의 컬렉터로 연결된다. Q79의 이미터는 R22에 의해 VNS로 연결된다. Q78의 이미터는 R21에 의해 VNS로 연결된다.
Q61의 컬렉터는 Q87의 베이스로 연결된다. Q62의 컬렉터는 Q85의 베이스로 연결된다. Q87 및 Q85의 컬렉터는 R9에 의해 Q92의 이미터로 연결된다. Q92의 베이스 및 컬렉터는 VPS7P5로 연결된다. Q87의 이미터는 Q115의 베이스 및 컬렉터로 연결된다. Q85의 이미터는 Q116의 베이스 및 컬렉터로 연결된다. Q115의 이미터는 Q98의 베이스 및 컬렉터로 연결된다. Q116의 이미터는 Q97의 베이스 및 컬렉터로 연결된다. Q98의 이미터는 Q89의 컬렉터로 연결된다. Q97의 이미터는 Q88의 컬렉터로 연결된다. Q89 및 Q88의 이미터는 각각 R1 및 R2에 의해 VNS로 연결된다. Q79, Q78, Q89 및 Q88의 베이스는 VB1P1으로 연결된다.
Q64 및 Q119의 베이스는 제각기 R11 및 R42에 의해 Q65의 이미터로 연결된다. Q65의 베이스 및 컬렉터는 VPS7P5로 연결된다. Q65의 이미터는 R43에 의해 Q101의 베이스 및 컬렉터로 연결된다. Q101의 이미터는 Q67의 베이스 및 컬렉터로 연결된다. Q67의 이미터는 Q68의 베이스 및 컬렉터로 연결된다. Q68의 이미터는 Q69의 베이스 및 컬렉터로 연결된다. Q69의 이미터는 Q108의 컬렉터로 연결된다. Q108의 이미터는 R3에 의해 VNS로 연결된다.
Q64의 컬렉터는 Q56의 베이스로 연결된다. Q119의 컬렉터는 Q57의 베이스로 연결된다. Q56 및 Q57의 컬렉터는 R12에 의해 VPS7P5로 연결된다. Q56의 이미터는 Q100의 베이스 및 컬렉터로 연결된다. Q57의 이미터는 Q99의 베이스 및 컬렉터로 연결된다. Q100의 이미터는 Q105의 베이스 및 컬렉터로 연결된다. Q99의 이미터는 Q104의 베이스 및 컬렉터로 연결된다. Q105의 이미터는 Q103의 베이스 및 컬렉터로 연결된다. Q104의 이미터는 Q102의 베이스 및 컬렉터로 연결된다. Q103의 이미터는 VON과, Q70의 베이스 및 컬렉터로 연결된다. Q102의 이미터는 VOP와, Q75의 베이스 및 컬렉터로 연결된다. Q70의 이미터는 Q58의 컬렉터로 연결된다. Q75의 이미터는 Q59의 컬렉터로 연결된다. Q58 및 Q59의 이미터는 각각 R7 및 R8에 의해 VNS로 연결된다. Q108, Q58 및 Q59의 베이스는 VB1P1으로 연결된다.
비교기(62)는 성능을 향상시키는 세가지 특징을 가진다. 부하 저항기인 R25(능동 모드)와 R26 쌍, R24(능동 모드)와 R49 쌍이 분할되어, 획득 동안에, 캐스코드 Q54 및 Q2를 통한 Q0 및 Q3의 이득은 감소되지만, 대역폭이 증가되어 획득 시간을 증가시킨다. 래치 시간 동안에, 이득은 래치쌍 Q61과 Q62(R25 및 R26 능동, R24 및 R49 능동)에서 증가되어, 재생 속도를 증가시킨다(재생 시상수를 감소시킨다). 또다른 이점은 래치쌍 Q61과 Q62상의 이미터 폴로워 버퍼 Q85과 Q87의 가산이 재생 노드(Q61 및 Q62의 컬렉터)상의 용량성 부하를 감소시킨다는 것이다. 또한, 재생 노드로부터는 출력 부하 효과(output loading effects)가 배제되어 캐스캐이드 Q64 및 Q119를 통해 얻어진다. 이러한 모든 개선으로 인하여 보다 신속한 획득 시간 및 재생 시상수가 이론적 한계인 트랜지스터에서의 순방향 주행시간과 비슷할 수 있게 된다.
신규의 능동 오프셋 트림과 개선된 비교기는 ADC로 하여금 보다 높은 입력 주파수에서 주어진 기술로 동작할 수 있게 해주며, 여전히 최적의 클럭 속도 및 최적의 성능을 가질 수 있게 해준다.
5-비트 ADC(10)의 출력은 36 GS/s에서의 병렬 데이터 스트림이다. 이 데이터스트림은 샘플링된 RF를 나타내며, 일반적으로 고속 신호 처리기로 입력된다. 바람직한 실시예에서, 프로그램가능한 정합 필터 및 데시메이션 능력이 ADAM ASIC 칩에 포함되어, 처리 부하를 감소시키고 I/O(입력/출력) 실경로(realistic path)를 제공할 수 있다.
도 8은 정합 필터 및 데시메이션 회로(80)를 포함한 ADAM ASIC의 수신부(100)를 도시한다. 이 수신부는 16-비트 시프트 레지스터를 통하여 시계열 데이터 워드로 역다중화되는 5-비트 데이터 스트림을 제공한다. 레지스터내의 각 비트는 샘플 타임을 나타낸다. 유사한 샘플 타임(1 내지 16)이 16개의 5-비트 레지스터로 수집된 후, 가중 복합 위상기에서 승산된다. 이 처리는 정합 필터링/베이스밴딩/FLR(유한 임펄스 응답) 필터링 동작의 초기 단계를 제공한다. 승산의 출력은 I(실수) 및 Q(허수)로 표현되는 복소수이다. I 수와 Q 수를 합산하므로써, 데시메이션/필터링은 완료되며, 복합 워드(7 비트 실수, 7 비트 허수)가 하나의 베이스밴드 샘플을 나타내도록 생성된다. 워드의 실수부와 허수부 모두는 핀을 절약하기 위해 4.5 GHz 데이터 스트림으로 다중화된다.
도 9에는 ADAM ASIC의 직접 RF 합성된 익사이터 부섹션(200)의 특징이 도시되어 있다. 도 9a는 직접 RF 합성된 익사이터 부섹션의 전단부(200a)를 도시하고, 도 9b는 후단부(200b)를 도시한다. 직접 디지털 합성기(DDS)(202)의 제1 기능부인 주파수 누산기(204)는 램프 레이트 입력(ramp rate input)으로부터의 주파수 대 시간의 생성에 필요한 초기 통합을 제공한다. 이것은 위상 누산기(206)로 입력되는 데, 이 누산기(206)는 (직각 위상 편이 변조(QPSK), 이진위상 변조등에 필요한) 위상과 위상 변조를 발생하는 데 필요한 제2 통합을 제공한다. 위상 누산기(206)의 출력은 SINE 룩업 기능부(210)로 입력된다. 이 기능부(210)는 사인파 지점들을 발생시키고, 디코딩 블록(212)으로 진행하므로써, 이들 코드를 디지털-아날로그 변환기(DAC)(214)(위상 대 진폭 변환)를 위한 디지털 신호로 변환시킨다. 또한, 주파수/위상 누산기(204, 206)를 위한 캐리/합산 포맷(carry/sum format)은 기능을 구현하는 데 필요한 디지털 회로를 상당히 감소시키므로써 저저력 및 보다 작은 칩 크기를 가능케 하는 이점도 가진다. 캐리/합산 출력은 CLA(carry look-ahead adder)(208)에서 해결된다.
본 발명에 따라서, DAC 단항 전류는 전술한 ADC와 유사한 방식으로 트리밍된다. 이 트리밍 기법은 DAC의 DC 미분 및 적분 비선형성을 최소화시킨다.
ADAM DDS를 설계시에 가장 문제인 요건은 높은 SFDR(spur-free dynamic range)을 유지관리하면서 직접 디지털 합성을 위한 멀티-GHz 대역폭을 얻는 방법이다. 통상적인 DDS에서 DAC의 동적 비선형성은 높은 변환율에서 그들의 사용가능한 동적 범위를 제한한다. 우수한 DC 선형성을 가질지라도, 회로의 자기 가열 및 기생성은 고속 DAC의 동적 과도 성능을 제한할 것이므로 그들의 SFDR을 저하시킨다. 본 발명의 DDS 접근방안은 본 명세서에 참조로서 병합된, "DIGITAL-PHASE TO DIGITAL AMPLITUDE TRANSLATOR WITH FIRST BIT OFF PRIORITY CODED OUTPUT FOR INPUT TO UNIT WEIGHTED DIGITAL TO ANALOG CONVERTOR"라는 명칭의 출원(Attorney Docket No. 01W185)에 보다 충분히 기술되어 있는 신규의 사인 룩업 및 디코더 설계를 사용하므로써 SFDR을 개선시킨다. 목적은 자기가열 및 기생 응답이 각 출력 사이클 동안에 거의 일정하도록 거의 비트와이즈(bitwise) 50% 듀티 사이클을 얻는 것이다.
도 10은 이러한 설계를 예시하고 있으며, 단항 진폭 디지털 트레이스를 이상적인 DAC 사인파 출력과 중첩시키므로써 지원 파형을 제공하고 있다. DAC 왜곡에 대한 이러한 디지털 해결방안은 이전에는 L-대역에서만 얻을 수 있었던 SFDR 성능을 가지며 X-대역에서 직접 디지털 합성을 가능하게 한다.
이 접근방안은 단항 전류 스위치에 보다 효과적지만, 고해상 DAC는 전형적으로 디코더의 크기를 감소시키는 데 세그먼테이션(segmentation)을 요구한다. 본 발명의 DAC는 변환기의 하부 비트를 이진 및 R-2R 세그먼트로 분할하므로써, 다른 긴 R-2R 네트워크의 RC 시상수를 최소화시킨다(정착 시간 및 충실도를 개선). 또한, 이 정착 시간 개선으로 보다 높은 신호 충실도를 가지면서 X-대역에서 합성이 가능해 진다.
DDS의 디지털 복잡도는 또한, (X-대역에서의 합성을 위하여) 48 GHz 클럭 속도로 실행되는 12 비트의 사인 진폭, 32 비트 위상 데이터 및 48 비트 주파수 데이터를 위한 과제이다. 전술한 바와 같이, 복잡도는 효율적인 ROM(Read Only Memory) 사인 룩업 알고리즘과, 단일 파이프 누산기를 위한 캐리/합산 포맷에 의해 일부분 최소화된다. 캐리/합산 출력은 CLA에서 해결된다.
바람직한 실시예에서, 두 DDS가 시분할 다중화되어, DAC로 48 GHz 데이터 스트림을 생성하고, RF를 12 GHz까지 전개시킨다. 따라서, 허용가능한 전달 지연을 거의 배가 시키므로서 위험을 감소시킬 것이다. 또한, 이 구조는 하나의 DDS가 이네이블되고 다른 DDS가 디스에이블되는 대역 선택 모드를 제공하므로써, 0.2와 9 GHz 사이의 주파수에서 동작시에 전력을 감소시킨다. 더욱이, 전체 익사이터 범위에 걸쳐 ±0.6 dB의 진폭 평탄성을 유지하는 데, 단지 2 비트의 진폭 제어만을 요구한다. 이들 비트는 고유 사인 x-오버-x 롤오프에 대한 정적 보정이다.
바람직한 실시예에서, ADAM ASIC 수신기 부섹션은 4개의 독립된 수신 채널을 가진다. 이것은 몇몇 중요한 기술적인 이유에 의한 것이다. 먼저, 레이더 및 통신 시스템의 모두는 송신력 보다 수신력을 더 많이 요구한다. 예를 들면, 정찰 레이더 시스템은 전형적으로 ECCM(Electronic Counter Counter Measures) 상쇄를 수행하기 위해 8개 이상의 독립 채널을 요구하지만 단지 하나의 송신 채널만을 요구한다. 또한, 동시적 멀티-INT를 요구하는 위성(즉, 레이더, 신호 지능[SIGINT: Signal Intelligence], 전자기 지능[ELINT: Electro-Magnetic Intelligence], 통신) 능력은 안테나/기능 분할로 인한 더 많은 독립된 수신 채널을 요구할 것이다. (1) IBM(International Business Machines) 차세대 트랜지스터(NGT) 공정 사용 (2) 수율 대 다이 크기(die size) 고려사항, (3) 헤테로 접합 바이폴라 트랜지스터(HBT: Hetero-Junction Bipolar Transistor) 밀도, 그리고 (4) 바이폴라 CMOS(BiCMOS) 게이트 밀도와 같은 이러한 요소들을 고려하여 4개의 수신 채널이 선택되어 ADAM ASIC내에 포함된다.
부가적으로, 동적 디지털 디더링(dynamic digital dithering)이 ADC 및 DAC 모두에 대한 양자화 오류를 상관해제시키는 데 사용될 수 있다. 이 디더링은 관심있는 대역폭 외부에서 수행될 수 있으며, 신호 경로에서의 신호 지연에 큰 영향을 주지 않는다. 이들 디더링 기법은 본 기술분야에 잘 알려져 있다. 디더링 공정을 통하여, 큰 능동 안테나 어레이는 공정 이득을 통하여, 개별 안테나 소자의 동적 범위에 걸쳐 몇몇 차수의 크기 개선이 있는 효과적인 동적 범위를 얻을 수 있다.
따라서, 본 발명은 특정 적용을 위한 특정 실시예를 참조하여 기술되었다. 당업자이면서 본 발명에 접근하는 자라면 본 발명의 범주내의 부가적인 변형, 응용 및 실시예를 알 수 있을 것이다.
따라서, 첨부된 특허청구의 범위는 본 발명의 범주내에서의 이러한 모든 응용, 변형 및 실시예를 포함한다.

Claims (11)

  1. 아날로그-디지털 변환기(10)에 있어서,
    입력 신호를 수신하기 위한 제1 회로(12, 14)와,
    사전결정된 수의 임계치를 설정하기 위한 제2 회로(18)와,
    상기 입력을 상기 임계치와 비교하기 위한 제3 회로(20)
    를 포함하되,
    상기 제2 회로(18)는 출력부의 각각에 가중 유닛 전류원(66)을 갖는 사전결정된 수의 전치증폭기(60)를 포함하는
    아날로그-디지털 변환기.
  2. 제1항에 있어서,
    상기 입력은 차동 입력인 아날로그-디지털 변환기.
  3. 제1항에 있어서,
    상기 제3 회로(20)는 각 하나의 전치증폭기(60)에 연결된 사전결정된 수의 비교기(62)를 포함하는 아날로그-디지털 변환기.
  4. 제1항에 있어서,
    상기 임계치를 트리밍(trimming)하기 위한 제4 회로(40)를 더 포함하는 아날로그-디지털 변환기.
  5. 제4항에 있어서,
    상기 제4 회로(40)는 트리밍가능한 전류원(66)을 포함하는 아날로그-디지털 변환기.
  6. 제4항에 있어서,
    상기 제4 회로(40)는 트리밍가능한 디지털-아날로그 변환기(32)를 포함하는 아날로그-디지털 변환기.
  7. 제3항에 있어서,
    상기 비교기(62)는
    스플릿 부하 저항기(split load resistors)인 R25(능동 모드)와 R26 쌍, 및 R24(능동 모드)와 R49 쌍과,
    상기 저항기 R26과 R49에 각각 연결된 래치쌍 트랜지스터 Q61 및 Q62와,
    상기 래치쌍 트랜지스터 Q61과 Q62상에 각각 있는 이미터 폴로워 버퍼 Q87 및 Q85와,
    저항기 R25와 R24에 각각 연결된 캐스코드 트랜지스터 Q64 및 Q119
    를 포함하는 아날로그-디지털 변환기.
  8. 제1항에 있어서,
    상기 제3 회로(20)에 후속되는 래치(22)및 오류 정정부(24)를 더 포함하는 아날로그-디지털 변환기.
  9. 제1항에 있어서,
    상기 제3 회로(20)에 후속되는 파이프라인 그레이 인코더(a pipelined gray encoder)(26)를 더 포함하는 아날로그-디지털 변환기.
  10. 제1항에 있어서,
    36 GS/s에서 동작하는 아날로그-디지털 변환기.
  11. 제1항에 있어서,
    5-비트 아날로그-디지털 변환기인 아날로그-디지털 변환기.
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