JP2024505551A - 非線形システムのためのルックアップテーブル - Google Patents

Abstract

説明する例において、回路（１００）が、マルチプレクサ（１１２）を含む。マルチプレクサ（１１２）は、入力電圧（１１０）及び較正信号を受け取る。アナログデジタルコンバータ（ＡＤＣ）（１０６）が、マルチプレクサ（１１２）に結合され、較正信号に応答して出力コードを生成する。記憶回路（１０８）が、ＡＤＣ（１０６）に結合され、出力コードに対応するアドレスにおいて較正信号を表す入力コードを記憶する。記憶される入力コードは、インデックス値及び粗値を含む。

Description

本明細書は、概してアナログデジタルコンバータに関し、より具体的にはＡＤＣにおけるルックアップテーブル（ＬＵＴ）の使用に関する。

多くの電子デバイスにおいて、アナログデジタルコンバータ（ＡＤＣ）を用いてアナログ入力電圧がデジタル出力信号に変換される。無線周波（ＲＦ）サンプリング受信器において信号をデジタル化するために用いられるＡＤＣは、高速で動作することが求められる場合がある。こうしたスピードは、およそギガサンプル毎秒であり得る。しかしながら、こうした高速で動作するＡＤＣの場合、高速ＡＤＣの非線形性を補正することが求められる。

説明する例において、回路がマルチプレクサを含む。マルチプレクサは、入力電圧及び較正信号を受け取る。アナログデジタルコンバータ（ＡＤＣ）が、マルチプレクサに結合され、較正信号に応答して出力コードを生成する。記憶回路が、ＡＤＣに結合され、出力コードに対応するアドレスにおいて較正信号を表す入力コードを記憶する。記憶される入力コードは、インデックス値及び粗値を含む。

本開示は、入力電圧及び較正信号を受け取ることと、較正信号に応答してアナログデジタルコンバータ（ＡＤＣ）によって出力コードを生成することと、出力コードに対応するアドレスにおいて較正信号を表す入力コードを記憶することとを含む方法にも関連し、記憶される入力コードはインデックス値及び粗値を含む。

本開示は、プロセッサと、プロセッサに結合されるメモリと、プロセッサ及びメモリに結合される回路とを含むデバイスにも関する。回路はマルチプレクサを含む。マルチプレクサは入力電圧及び較正信号を受け取る。アナログデジタルコンバータ（ＡＤＣ）が、マルチプレクサに結合され、較正信号に応答して出力コードを生成する。記憶回路が、ＡＤＣに結合され、出力コードに対応するアドレスにおいて較正信号を表す入力コードを記憶する。記憶される入力コードは、インデックス値及び粗値を含む。

例示の実施例に従った回路を示すブロック図である。

一実施例に従った、記憶回路内でルックアップテーブルを用いてロー（raw）データを最終出力に変換する方法を示すためのブロック図である。

一実施例に従った図１に示された回路の一部のブロック図である。

一実施例に従った回路の動作方法のフローチャートである。

例示の実施例のいくつかの態様が実装可能な、例示のデバイスを示すブロック図である。

例示の実施例に従った、バックエンドアナログデジタルコンバータのブロック図である。

例示の実施例に従った、図６に示されるマルチビット段を単一ビット段のうちの第１の段に接続するためのコンバイナのブロック図である。

例示の実施例に従った、図６のバックエンドＡＤＣのＡＮＤゲート及び遅延コンパレータによってそれぞれ生成される、ＡＮＤゲート遅延及びコンパレータ遅延を示すグラフであり、ＡＮＤゲート遅延及びコンパレータ遅延は、入力信号遅延の関数である。

例示の実施例に従った、図８の入力信号遅延の関数として出力信号遅延を示すグラフである。

例示の実施例に従った、図６のバックエンドＡＤＣについて、符号アウト及び遅延アウト回路とマージされるコンパレータ回路の一例の回路図である。

（機能的及び／又は構造的に）同じか又は同様の特徴を指定するために、図面において同じ参照番号又は他の参照指示子が用いられる。

２０２２年１月５日出願の同一出願人による米国出願番号１７／５６８，９７２、発明の名称「非線形ＡＤＣのための較正方式」（ＴＩ－１００１６４）は、その全体が参照により本明細書に組み込まれている。
米国出願番号１７／５６８，９７２

図１は、例示の実施例に従った回路１００のブロック図である。回路１００は、較正エンジン１０２、デジタルアナログコンバータ（ＤＡＣ）１０４、アナログデジタルコンバータ（ＡＤＣ）１０６、及び記憶回路１０８を含む。ＤＡＣ １０４は較正エンジン１０２に結合される。ＡＤＣ １０６は、較正エンジン１０２、記憶回路１０８、及びＤＡＣ １０４に（マルチプレクサＭ１１２を介して）結合される。記憶回路１０８は、較正エンジン１０２にも結合される。例示の実施例において、記憶回路１０８はＬＵＴ（ルックアップテーブル）を実装し得る。

マルチプレクサＭ１１２は、ＤＡＣ １０４とＡＤＣ １０６との間に結合される。マルチプレクサＭ１１２は較正エンジン１０２にも結合される。マルチプレクサＭ１１２は、入力電圧Ｖｉｎ１１０を受信し、入力電圧Ｖｉｎ１１０、又はＤＡＣ１０４の出力を選択的に出力する。ＡＤＣ１０６は、前置増幅器アレイ１１６、遅延マルチプレクサＤＭ１２０、及びバックエンドＡＤＣ１２４を含む。前置増幅器アレイ１１６は、マルチプレクサＭ１１２に結合され、複数の前置増幅器を含む。遅延マルチプレクサＤＭ１２０は、前置増幅器アレイ１１６に結合される。バックエンドＡＤＣ１２４は、遅延マルチプレクサＤＭ１２０に結合される。記憶回路１０８は、バックエンドＡＤＣ１２４に結合される。記憶回路１０８は、デジタルメモリ回路（例えば、ＲＡＭ、ＲＯＭ）、レジスタ、及び／又はフリップフロップで構築され得る。記憶回路１０８は、従来のメモリ回路の一部、又はデジタルプロセッサシステムの一部であり得る。較正エンジン１０２は、一例において、処理ユニット、デジタル信号プロセッサ（ＤＳＰ）、プロセッサ、及び／又はプログラム可能論理デバイスであるか、或いはそれらの一部である。較正エンジン１０２は、メモリ及び論理を含み得る。いくつかの例示の実施例において、ＡＤＣ１０６は、電圧遅延コンバータ（「Ｖ２Ｄ」）として実装され得る。こうしたＶ２Ｄコンバータの例は、同一出願人による米国特許第１０，２８４，１８８号、第１０，６７３，４５６号、第１０，６７３，４５２号、及び第１０，６７３，４５３号に記載されており、それらの各々は、その全体が参照により本明細書に組み込まれている。
米国特許第１０，２８４，１８８号 第１０，６７３，４５６号 第１０，６７３，４５２号 第１０，６７３，４５３号

いくつかの例示の実施例において、ＡＤＣ１０６の構成要素の各々が、独立して較正エンジン１０２と、及び回路１００の他の構成要素と、通信可能である。しかしながら、簡潔にするために、これらの接続は本明細書では考察しない。回路１００の各ブロック又は構成要素が、図１における他のブロックにも結合され得るが、簡素にするために、それらの接続は本明細書では説明しない。回路１００は、説明を簡潔にするために本明細書では説明しない、一つ又は複数の従来の構成要素を含み得る。

一例において、回路１００はアナログデジタルコンバータである。回路１００は、較正モード及びミッションモード（動作の「通常」モードとも呼ばれる）で動作する。較正モードにおいて、較正エンジン１０２は複数の入力コードを生成し、各入力コードは既知のアナログ電圧に対応する。ＤＡＣ１０４は、複数の入力コードに応答して較正信号（例えば、アナログ電圧）を生成する。例えば、ＤＡＣ１０４は、複数の入力コードのうちの第１の入力コードに応答して、第１の較正信号を生成する。マルチプレクサＭ１１２は、較正モードにおいて、第１の較正信号をＡＤＣ１０６に提供する。前置増幅器アレイ１１６及び遅延マルチプレクサＤＭ１２０は、第１の較正信号に応答して遅延信号を生成する。一例において、遅延信号は、生成された信号における遅延の量に基づいて、アナログ入力信号の値を表す。バックエンドＡＤＣ１２４は、遅延信号に応答して第１の出力コードを生成する。記憶回路１０８は、第１の入力コードに対応する第１の出力コードを記憶する。記憶回路１０８は、複数の入力コードのうちの各入力コードに対応する出力コードを記憶する。１つの例示の実施例において、記憶回路１０８は、各入力コードに対応する出力コードを記憶するためのルックアップテーブル（ＬＵＴ）を維持する。例示の実施例において、ＡＤＣ１０６の出力（「ＡＤＣロー(Ｒａｗ)コード」）はＭビットであり得、記憶回路１０８の出力（「補正された出力」）はＮビットであり得る。

同様に、ＤＡＣ１０４は、較正エンジン１０２によって生成される（複数の入力コードのうちの）第２の入力コードに応答して、第２の較正信号を生成する。前置増幅器アレイ１１６及び遅延マルチプレクサＤＭ１２０は、第２の較正信号に応答して、遅延信号を生成する。バックエンドＡＤＣ１２４は、遅延信号に応答して、第２の出力コードを生成する。記憶回路１０８は、第２の入力コードに対応する第２の出力コードを記憶する。第１の出力コードは記憶回路１０８内の第１の位置に記憶され、第２の出力コードは記憶回路１０８内の第２の位置に記憶される。したがって、較正エンジン１０２によって生成される各入力コードについて、出力コードが記憶回路１０８内のルックアップテーブルに記憶される。記憶回路１０８内のルックアップテーブルは、入力コード及び対応する出力コードで、較正モードにおいてポピュレートされる（ｐｏｐｕｌａｔｅｄ）。このルックアップテーブルは、下記の詳細な説明で考察するように、回路１００によってミッションモードで用いられる。

以下の表１は、較正モードで動作している間の、回路１００の動作を示すための一例である。表１は、較正エンジン１０２によって生成される入力コードと、ＡＤＣ１０６によって生成され、記憶回路１０８内のルックアップテーブルに記憶される対応する出力コードとを示す。

表１に示されるように、較正エンジン１０２によって生成される入力コード０の場合、出力コード０が記憶回路１０８内に記憶される。同様に、入力コード２の場合、出力コードは１０であり、記憶回路１０８に記憶される。記憶回路１０８は、較正エンジン１０２によって生成される各入力コードについて出力コードを記憶する。入力コード及び出力コードはどちらも回路１００内に２進形式で記憶及び処理されることが理解され、理解しやすいように１０進値が考察される。一例において、各入力コードはＮビットであり、各出力コードはＮ＋ｎビットであり、Ｎ及びｎは、どちらも整数であり、ゼロより大きい。これにより、ＡＤＣ１０６の非線形性が軽減される。表１に示されるように、Ｎが１３であるとき、記憶回路１０８内のルックアップテーブルは、（２^Ｎ）入力コードに対応する（２^Ｎ）出力コード（８１９１）を記憶する。表１において、Ｎは１３であり、ｎは２であり、したがって、記憶回路１０８内に記憶される出力コードの範囲は、０から３２７６７（例えば、３２７６８（２^１３＋２））まで変化する。表１において、入力コードはアドレスであり、出力コードはデータである。表１に示されるようなルックアップテーブルを有することの利点は、メモリ要件が低減されることである。ルックアップテーブルのメモリ要件はおよそ１２０ｋ（２^１３×１５＝２^Ｎ×（Ｎ＋ｎ）＝記憶位置の数×データのビット数）である。しかしながら、表１に示されるようなルックアップテーブルは、回路１００の低速動作にとってより好適である。

この問題を克服するための解決策は、表１に示されるルックアップテーブルを逆の様式（記憶される値の各々についてのアドレスが、出力コードによって提供される）でポピュレートすることである。これは、較正モードで動作する間の回路１００の動作を示すための別の例である表２に示される。表２は、較正エンジン１０２によって生成される入力コードと、入力コードに対応するバックエンドＡＤＣ１２４によって生成される出力コードとを示す。

表２に示されるように、入力コード０の場合、出力コード０が生成され、入力コード０は、０である出力コードのアドレスにおいて記憶回路１０８に記憶される。同様に、入力コード１の場合、生成される出力コードは８である。入力コード１は、８である出力コードの対応するアドレスにおいて記憶回路１０８に記憶される。したがって、表２において、入力コードはデータであり、出力コードはアドレスである。表１に示されるルックアップテーブルと比べて、表２に示されるルックアップテーブルは、回路１００の高速動作を可能にする。しかしながら表２に示されるように、ルックアップテーブルは、記憶回路１０８におけるメモリ領域の増加を必要とする。ルックアップテーブルのメモリ要件は、およそ４２０ｋである（２^１５×１３＝２^Ｎ＋ｎ×（Ｎ）、ここでＮは１３、ｎは２である）。

記憶回路１０８におけるメモリ要件を低減するため、及び、回路１００の高速動作を可能にするために、いくつかの例示の実施例において下記の方式が用いられる。下記の表３は、較正モードで動作する間の回路１００の動作を示すための一例である。表３は、較正エンジン１０２によって生成される入力コードと、入力コードに対応するバックエンドＡＤＣ１２４によって生成される出力コードを示す。表３に示される例示の実施例において、「０」（例えば、論理低又は論理０）又は「１」（例えば、論理高又は論理「１」）の値が、入力コードについて各位置に記憶される。「１」の値が、（入力コードについて以前に記憶された値に対して）１ずつ増加することを指定する一方で、「０」の値が、入力コードは入力コードについての以前の値と同じであることを指定する。

表３に示されるように、入力コード０について出力コード０が生成され、入力コード０は、０である出力コードのアドレスにおいて記憶回路１０８に記憶される。同様に、出力コード１から７に対応する入力コードは０のままである。したがって、記憶位置１～７に対応する入力コードは「０」のままである。しかしながら、入力コードが１であるとき、出力コードは８である。入力コードは、出力コード０～７に対応する入力コードよりも１大きいため、アドレス８（出力コードの値）に対応する入力コードは「１」である。入力コードが１であるとき出力コードは９であるため、入力コードは以前の入力コード（例えば、出力コード８に対応する入力コード）と同じであることから、「０」の値がアドレス９に記憶される。入力コードが２であるとき出力コードは１０である。入力コードは（出力コード９についての入力コードに対応する入力コードと比較して）増加するため、アドレス１０に記憶される値は「１」である。表３では、表２と同様に、入力コードはデータであり、出力コードはアドレスである。特定の入力コードについて出力コードを計算するために、特定の出力コードに対応する入力コードの前のすべてのメモリ位置において、入力コードを合計する必要がある。例えば、出力コードが１０であるとき、現在のアドレス（又は、出力コード１０）までのすべての入力コードの合計は２である。したがって、ルックアップテーブルは、回路１００の高速動作を可能にする。しかしながらこの解決策は、各メモリ位置について合計動作を行なう必要があるため、大きな計算能力が必要となる。表３におけるルックアップテーブルのメモリ要件は、およそ３２ｋである（２^１５＝２^Ｎ＋ｎであり、ここでＮは１３、ｎは２である）。

回路１００の高速動作を可能にするには、下記の方式が用いられる。下記の表４は、較正モードで動作する間の回路１００の動作を示すための一例である。表４は、較正エンジン１０２によって生成される入力コードと、入力コードに対応するバックエンドＡＤＣ１２４によって生成される出力コードとを示す。表２及び表３を参照して考察したように、出力コードは、対応する入力コード（データ）についてのアドレスである。

表１～表３と同様に、表４においても、入力コード０について出力コード０が生成され、入力コード１について出力コード８が生成される。入力コードはデータとして記憶され、出力コードはアドレスとして記憶され、例えば、入力コードは、出力コードの対応するアドレスにおいて記憶される。記憶される入力コードは、インデックス値及び粗値（例えば、インデックス値の累計）を含む。インデックス値は、表４において（入力コードについての列において）、「０」、「１」、「０」などとして表され、粗値は、「００００Ｘ」、「０００１Ｘ」などとして表される。表３における入力コードについての値と同様に、現在の出力コードに対応する入力コードが、以前の出力コードに対応する入力コードに等しくないとき、インデックス値は１である。現在の出力コードに対応する入力コードが、以前の出力コードに対応する入力コードに等しいとき、インデックス値は０である。例えば、表２に示されるように、すべての出力コード１から７について、入力コードは０である。出力コードが８であるとき、入力コードは１である。したがって、出力コード１から７についてインデックス値は０のままであり、出力コードが８であるとき、インデックス値は１である。現在の出力コード（例えば、出力コード８）に対応する入力コードが、以前の出力コード（例えば、出力コード７）に対応する入力コードに等しくないときは必ず、インデックス値は１である。

現在の出力コードについての粗値は、現在の出力コードに対応するインデックス値に加えて、すべての以前の出力コードに対応して生成されるインデックス値の合計である。粗値は、入力コードの累計を表す。例えば、現在の出力コード（例えば、出力コード１０）についての粗値は、すべての以前の出力コードに対応して生成されるすべてのインデックス値（例えば、出力コード１から９に対応して生成されるインデックス値）と、現在の出力コード（例えば、出力コード１０）に対応するインデックス値との合計である。出力コード１０までのすべてのインデックス値の合計は、０００２である。表４のルックアップテーブルのメモリ要件は、およそ４５０ｋである（２^１５×１４＝２^Ｎ＋ｎ×各入力コードについて記憶されたビット数であり、この式でＮは１３、ｎは２である）。

表４に示されるルックアップテーブルを更に精緻化するために、表５に示される下記の例示の実施例が用いられ得る。出力コードは、Ｍ（例えば、最上位）ビット及びＬ（例えば、最下位）ビットの合計を含み、Ｍ及びＬはどちらも１より大きいか又は１に等しい整数である。出力コードはＭビットまで低減され、インデックス値にはＬビットが補足される。低減された出力コードは、ブロックインデックス（ＢＩ）と呼ばれる。粗値は、２＾Ｌ（例えば、２^Ｌ）ビットごとに記憶される。例えば、（表１～４を参照して上記で説明したように）出力コードが１５ビット（Ｎ＋ｎ）であるとき、Ｍは１０ビットであり、Ｌは５ビットである。出力コードは１０ビットまで低減され、インデックス値は５ビットで補足される。これは下記の表５に表される。したがって、低減された出力コードは、０から１０２３（２^１０）まで延在するブロックインデックス（ＢＩ）であり、インデックス値は３２ビット（２^５）である。粗値は、３２ビットごとに、例えば、ブロックインデックスごとに記憶される。粗値は、入力コードの累計を表す。

入力コードは較正エンジン１０２によって生成され、（入力コードに対応する）出力コードはバックエンドＡＤＣ１２４によって生成される。表４と同様に、表５では、入力コード０について出力コード０が生成され、入力コード１について出力コード８が生成される。入力コードはデータとして記憶され、出力コードはアドレスとして記憶される。記憶された入力コードは、インデックス値及び粗値を含む。表２～表４を参照して説明した実施例と同様に、現在の出力コードに対応する入力コードが、以前の出力コードに対応する入力コードに等しくないとき、インデックス値は１である。現在の出力コードに対応する入力コードが、以前の出力コードに対応する入力コードに等しいとき、インデックス値は０である。表５に示されるように（及び、表４を参照すると）、出力コードが０であり、インデックス値が出力コード１から７について引き続き０であるとき、インデックス値は０である。出力コードが８であるとき、インデックス値は１である。同様に、出力コードが１０であるとき、インデックス値は１であり、出力コードが１１であるとき、インデックス値は１である。

粗値は、インデックス値の３２ビットごとに記憶される。したがって、粗値は、各ブロックインデックスについて記憶される。粗値は、すべての以前のブロックインデックスに対応して生成されるすべてのインデックス値の合計である。例えば、ＢＩが０であるとき、粗値は０であり、ＢＩが１であるとき、粗値は５であり、これはＢＩ ０に対応して生成されるすべてのインデックス値の合計である。同様に、ＢＩが２であるとき、粗値は１６であり、これはＢＩ ０及び１に対応して生成されるすべてのインデックス値の合計である。表５のルックアップテーブルのメモリ要件は、およそ４５ｋ（２^１０×（３２＋１３）＝２^Ｍ×（２^Ｌ＋Ｎ））である。

したがって、表５に表されるルックアップテーブルは、従来の解決策に比べて必要なメモリが少なく、回路１００の高速動作もサポートする。１つの例示の実施例において、回路１００はＡＤＣであり、表５に示されるルックアップテーブルは、ＡＤＣがＧＳＰＳの速度で動作できるようにする。したがって、記憶回路１０８内のルックアップテーブルは、表５に示されるように、入力コード及び対応する出力コードで、較正モードにおいてポピュレートされる。このルックアップテーブルは、次の段落で考察するように、回路１００によってミッションモードで用いられる。

ミッションモードでは、マルチプレクサＭ１１２は入力電圧Ｖｉｎ１１０をマルチプレクサＭ１１２に提供する。１つの例示の実施例において、マルチプレクサＭ１１２は、較正エンジン１０２によって制御される。前置増幅器アレイ１１６及び遅延マルチプレクサＤＭ１２０の組み合わせは、入力電圧Ｖｉｎ１１０に応答して、遅延信号を生成する。バックエンドＡＤＣ１２４は、遅延信号に応答して、ローコード（ＡＤＣローコード）を生成する。記憶回路１０８内のルックアップテーブル（表５内に表されるルックアップテーブルと同様）におけるローコードに対応するアドレスにおいて記憶される入力コードが、回路１００によって最終出力１３０（補正された出力）として生成される。入力電圧Ｖｉｎ１１０の各値について、ローコードは出力コードのアドレスとマッチングされ、アドレスに記憶された入力コードは、最終出力１３０として提供される。したがって、ミッションモードは、１つのバージョンにおいて、回路１００の通常動作を表し、アナログ信号（無線周波アナログ信号など）がＶｉｎ１１０として受信され、ＡＤＣ１０６及び記憶回路１０８を介してデジタル表現（例えば、２進）に変換される。したがって最終出力１３０は、アナログ信号Ｖｉｎ１１０のデジタル表現である。

マルチプレクサＭ１１２、ＡＤＣ１０６、及び記憶回路１０８は、回路１００内に１つのチャネルを形成する。回路１００は、２つ又はそれ以上のチャネルと共に実装可能である。１つの例示の実施例において、各チャネルは他のチャネルと並列に実装され得る。第２のチャネルが、第２のマルチプレクサ（例えば、マルチプレクサ１１２と同様）、第２のＡＤＣ（例えば、ＡＤＣ１０６と同様）、及び第２の記憶回路（例えば、記憶回路１０８と同様）を含むことになる。第２のチャネルにおける第２のバックエンドＡＤＣが、第１のチャネルにおけるバックエンドＡＤＣ１２４と同様であり得るが、どちらも、製造のばらつきによって異なる伝達関数を有し得るため、どちらも別々に較正される。複数のチャネルは、１つのチャネルを較正モードで、他のチャネルをミッションモードで動作させるような、柔軟性を提供し得る。したがって、１つのチャネルが較正されているとき、他のチャネルはアナログデジタル変換のためにミッションモードで用いられる。一例において、すべてのチャネルがＤＡＣ１０４を用いて較正され、すべてのチャネルが較正エンジン１０２によって制御される。いくつかの例示の実施例において、各チャネルにおけるバックエンドＡＤＣは独立に較正されるため、チャネル間のいかなるマッチングも実行する必要はない。これにより、バックエンド推定及び較正アルゴリズムの要件も低減される。

一例において、前置増幅器アレイ１１６、遅延マルチプレクサＤＭ１２０、及びバックエンドＡＤＣ１２４の組み合わせは、非線形ＡＤＣ又は遅延ベースＡＤＣとして作用する。この組み合わせは高度に非線形であるが、回路１００は、高度に線形であり、緩和面積及び電力要件を伴って高速で動作する。回路１００は技術ノードに良好に対応する。回路１００は、ＤＡＣ１０４上で高線形性要件を押し進める。これは、線形性及び確度を伴う低速での動作のためのアナログ回路の設計及び実装が相対的に困難でないため、有利である。本開示によれば、バックエンドＡＤＣ１２４は、線形性に妥協することによって高速で実行するように設計され得る。しかしながら、バックエンドＡＤＣ１２４は、記憶回路１０８内でルックアップテーブルと連合して動作しており、回路１００は、線形アナログデジタルコンバータ（ＡＤＣ）のように挙動する。同様に、記憶回路１０８は、デジタル回路内に実装され得、高速用に構成され得る。

高速デジタル処理コアへの外部アナログ信号のインターフェースは、概して、ＡＤＣを必要とする。データの伝送におけるより速い速度により、ＡＤＣは、かなりの高速で、また、良好な信号対雑音比で、動作することが求められ得る。いくつかの例示の実施例の恩恵なしに、こうした制約は、結果として、集積回路をサポートするための大きな電力損失及び大きな面積要件を生じさせる。これらの問題は、性能を制限し得るアナログ非理想性のため、高速サンプリングレート（例えば、ギガサンプル毎秒（ＧＳＰＳ）程度のサンプリングレート）において特に顕著であり得る。回路１００の例示の実施例は、一つ又は複数の非線形ＡＤＣを用いて幅広いアーキテクチャを利用できるようにし得るが、高度に線形のＡＤＣの優れた性能を提供するように較正可能な、ルックアップテーブル手法を、バックエンドＡＤＣ１２４に提供する。

較正モードにおいて、記憶回路１０８内のルックアップテーブルは表５に示されるようにポピュレートされ、ミッションモードにおいて、回路１００は、高速ＡＤＣ１０６及び記憶回路１０８を用いて入力電圧Ｖｉｎ１１０に対応する出力コードを生成する。したがって、回路１００は、入力電圧Ｖｉｎ１１０のデジタル変換のために、いかなる複雑なアルゴリズム又はハードウェアも用いない。これは、回路１００の面積及び電力要件を低減する。したがって、回路１００は、ＧＳＰＳの速度で動作するＲＦサンプリングレシーバ内で用いることができる。回路１００は、技術ノードに良好に対応し、将来の技術ノードにおいて、高ＧＳＰＳ転送レートをサポートすることができる。

図２は、一実施例に従って、記憶回路内のルックアップテーブルを用いてローデータを最終出力に変換する方法を示すためのブロック図２００である。ブロック図２００は、図１に示される回路１００に関連して説明され、入力電圧Ｖｉｎ１１０の最終出力１３０へのデジタル変換を表す。記憶回路１０８は、表５に示されるようにデータを記憶する。一例において、合計メモリ２０４、２次加算器２０６、及び１次加算器２１０は、記憶回路１０８の一部である。１５ビットのローコードは、バックエンドＡＤＣ１２４から受信される。５つのＬＳＢ（最下位ビット）は２次加算器２０６に提供され、１０のＭＳＢ（最上位ビット）は合計メモリ２０４に提供される。

合計メモリ２０４は、ＭＳＢに基づいてブロックインデックス（ＢＩ）を判定し、それに応じて、対応する粗値を（例えば、１３ビットの形態で）１次加算器２１０に提供する。ＢＩに対応する３２インデックス値が、合計メモリ２０４から２次加算器２０６に提供される。２次加算器２０６は、３２インデックス値及びビットマスク上でＡＮＤ演算を行なう。ビットマスクは５ビットＬＳＢから取得される。２次加算器２０６は、ＡＮＤ演算後に取得されるビットを合計し、合計された値は（５ビットの形態で）１次加算器２１０に提供される。１次加算器は、合計メモリ２０４から受信した１３ビットと、２次加算器２０６から受信した５ビットを合計して、最終出力２３０を生成する。次にこの方法を、図１に関連して記載される表５を用いた例の助けを借りて説明する。

例として、受信される入力電圧Ｖｉｎ１１０が３４の１０進値（これはアナログ電圧レベルを表す）と同等であるとき、ローコードは０００００００００１０００１０として表されることになる。最初の１０ビット（０００００００００１）は最上位ビット（ＭＳＢ）であり、最後の５ビット（０００１０）は最下位ビット（ＬＳＢ）である。合計メモリ２０４において、ブロックインデックス（ＢＩ）はＭＳＢから判定される。ＭＳＢ０００００００００１は、粗値が（表５から）５であるＢＩ １を表す。粗値は、１３ビットの形態で１次加算器２１０に提供される。ブロックインデックス（ＢＩ）に基づいて、合計メモリはインデックス値の３２ビットを２次加算器２０６に提供する。ＢＩが１であるときに提供される３２ビットは、１０００ ０００１ １１００ ００１１ ０１１１ ００００ ０１００ ００１０である。２次加算器２０６は、合計メモリ２０４から受信される３２ビット上でのＡＮＤ演算と、この例では１１１０ ００００ ００００ ００００ ００００ ００００ ００００ ００００であるビットマスクとを実施する。ビットマスクはＬＳＢ（例えば、この例では５つのＬＳＢ）から取得される。５つのＬＳＢの２進値は２である。したがって、ビットマスクにおける１の数は、ＬＳＢの２進値プラス１である（そのため、例えば、この例では値は３である）。したがって、ビットマスクの最初の３ビットは１であり、残りのビットはゼロである。ＡＮＤ演算の後に取得されるビットは合計される。この例において、ＡＮＤ演算されたビットの合計は、結果として１の合計となる。この１の合計値は、５ビットの形態で１次加算器２１０に提供される。

１次加算器２１０は、合計メモリ２０４から受信した粗値と２次加算器２０６からの合計値とを加算して、最終出力２３０を生成する。この例において、１次加算器２１０は、合計メモリ２０４から５を受信し、２次加算器２０６から１を受信し、この合計は６であるため、１次加算器２１０は最終出力２３０として６の２進表現を生成する。（表５からの）３４ビットまでのインデックス値の合計は６の合計を生じさせ、これは、結果として、生成される最終出力２３０が正しいことを検証する。したがって、表５に表されるルックアップテーブルストレージは、従来の解決策と比較して必要なメモリが少なく、回路１００の高速動作のサポートもする。１つの例示の実施例において、回路１００はＡＤＣであり、表５に示されるルックアップテーブルは、ＡＤＣがＧＳＰＳの速度で動作できるようにする。

図３は、例示の実施例に従った、図１に示した回路１００の一部のブロック図である。前置増幅器アレイ１１６は、１からｎまでの複数の前置増幅器を含み、ｎは整数である。前置増幅器の各々は、入力電圧Ｖｉｎ１１０に結合される１つの入力と、参照電圧（Ｖｔ１、Ｖｔ２、・・・Ｖｔｎなど）に結合される別の入力とを有する。これらの前置増幅器は、プリアンプ３１６ａ、プリアンプ３１６ｂ～プリアンプ３１６ｎと標示される。遅延マルチプレクサＤＭ１２０は、前置増幅器アレイ１１６における複数の前置増幅器に（プリアンプ３１６ａの場合のＯＵＴ＿Ｐ１及びＯＵＴ＿Ｍ１などの、各前置増幅器の差動出力を介して）結合される。バックエンドＡＤＣ１２４は、差動信号ライン、ＯＵＴ＿Ｐ及びＯＵＴ＿Ｍによって、遅延マルチプレクサＤＭ１２０に結合される。較正エンジン１０２は、入力ライン３４０、遅延マルチプレクサＤＭ１２０、及びバックエンドＡＤＣ１２４を介して、前置増幅器アレイ１１６内の各前置増幅器に結合される。較正エンジン１０２は、タイミング信号を入力ライン３４０を介して各前置増幅器に提供し、これは、１つの例示の実施例において、前置増幅器をリセットするために用いられる。

動作において、前置増幅器１１６は、マルチプレクサＭ１１２から入力電圧Ｖｉｎ１１０を受け取る。米国特許第１０，６７３，４５６号（その全体が参照により本明細書に組み込まれる）の増幅器５４～６０と同様に、各前置増幅器は、異なる閾値電圧を受け取り、例えば、プリアンプ３１６ａは閾値電圧Ｖｔ１を受け取り、プリアンプ３１６ｂは閾値電圧Ｖｔ２を受け取り、プリアンプ３１６ｎは閾値電圧Ｖｔｎを受け取る。一例では、Ｖｔ１＜Ｖｔ２＜Ｖｔｎである。閾値電圧Ｖｔ１、Ｖｔ２～Ｖｔｎは、１つの例示の実施例において、電圧分配器３３０を用いて生成される。各前置増幅器は、入力電圧Ｖｉｎ１１０と閾値電圧との間の差に基づいて、第１及び第２の出力信号を生成する。例えば、プリアンプ３１６ａは、差動信号、すなわち第１の出力信号ＯＵＴ＿Ｍ１及び第２の出力信号ＯＵＴ＿Ｐ１を生成する。同様に、プリアンプ３１６ｎは、差動信号、すなわち第１の出力信号ＯＵＴ＿Ｍｎ及び第２の出力信号ＯＵＴ＿Ｐｎを生成する。

米国特許第１０，６７３，４５２号（その全体が参照により本明細書に組み込まれる）におけるマルチプレクサ２１１の動作と同様に、遅延マルチプレクサＤＭ１２０は、第１及び第２の出力信号を、複数の前置増幅器のうちの各前置増幅器から受信する。遅延マルチプレクサＤＭ１２２０は、前置増幅器のうちの１つの出力に基づいて、遅延信号（例えば、ＯＵＴ＿Ｍ及びＯＵＴ＿Ｐ）を生成する。遅延信号は、第１の遅延信号ＯＵＴ＿Ｍ及び第２の遅延信号ＯＵＴ＿Ｐを含み、その閾値電圧が入力電圧Ｖｉｎ１１０に最も近い前置増幅器の出力信号に対応する。例えば、入力電圧Ｖｉｎ１１０がプリアンプ３１６ａの閾値電圧Ｖｔ１に最も近い場合、第１の遅延信号ＯＵＴ＿Ｍ及び第２の遅延信号ＯＵＴ＿Ｐは、プリアンプ３１６ａの第１及び第２の出力信号ＯＵＴ＿Ｍ１及びＯＵＴ＿Ｐ１に対応する。他方で、入力電圧Ｖｉｎ１１０がプリアンプ３１６ｂの閾値電圧Ｖｔ２に最も近い場合、第１の遅延信号ＯＵＴ＿Ｍ及び第２の遅延信号ＯＵＴ＿Ｐは、プリアンプ３１６ｂの第１及び第２の出力信号ＯＵＴ＿Ｍ２及びＯＵＴ＿Ｐ２に対応する。一例において、較正エンジン１０２は、その閾値電圧が入力電圧Ｖｉｎ１１０に最も近い前置増幅器の出力信号を、遅延マルチプレクサＤＭ１２０が選択できるようにする。バックエンドＡＤＣ１２４は、遅延信号に応答して第１の生コードを生成する。

前置増幅器アレイ１１６内の前置増幅器プリアンプ３１６ａ、プリアンプ３１６ｂ～プリアンプ３１６ｎは、設計、プロセス、入力電圧ＶＩＮ、及び／又は温度を含み得る様々な要因の結果として、変動利得を有する（例えば、本明細書で用いられる「利得」は、電圧利得、電流利得、又は遅延を意味し得、下記でより詳細に考察するように、増幅器／コンパレータは入力信号に基づいて異なる遅延を有する）。一例において、前置増幅器プリアンプ３１６ａ、プリアンプ３１６ｂ～プリアンプ３１６ｎの利得及びレンジは、調整可能であり、好ましくは、前置増幅器アレイ１１６全体にわたってマッチングされ得る。前置増幅器アレイ１１６及びバックエンドＡＤＣ１２４は、回路１００が、高速及び高性能のアナログデジタルコンバータ（ＡＤＣ）として動作できるようにする。

図４は、例示の実施例に従った、回路の動作の方法のフローチャート４００である。フローチャート４００は、図１の回路１００に関連して記述される。ステップ４０２において、入力電圧及び較正信号が受け取られる。回路１００において、マルチプレクサＭ１１２は、ＤＡＣ１０４から入力電圧Ｖｉｎ１１０及び較正信号を受け取る。図１に示されるような回路１００は、単一のチャネルのみを包含する。この信号チャネルは、較正モード又はミッションモードのいずれかで動作する。代替の実施例において、前述のように、回路１００が複数のチャネルを含み得（各チャネルは、マルチプレクサ１１２及びＡＤＣ１０６を含み得、較正エンジンを共有するか又は専用の較正エンジンを有し得、記憶回路を共有するか又は専用の記憶回路を有し得る）、また各チャネルが、ミッションモード及び／又は較正モードで動作し得る。較正モードにおいて、較正エンジン１０２は複数の入力コードを生成する。ＤＡＣ１０４は、複数の入力コードのうちの第１の入力コードに応答して、第１の較正信号を生成する。ステップ４０４において、較正信号に応答して、アナログデジタルコンバータ（ＡＤＣ）によって出力コードが生成される。回路１００において、マルチプレクサＭ１１２は、較正モードにおいて、第１の較正信号をＡＤＣ１０６に提供する。前置増幅器アレイ１１６及び遅延マルチプレクサＤＭ１２０は、第１の較正信号に応答して遅延信号を生成する。バックエンドＡＤＣ１２４は、遅延信号に応答して第１の出力コードを生成する。

ステップ４０６において、入力コードは、出力コードに対応するアドレスにおいて記憶される。記憶された入力コードは、インデックス値及び粗値を含む。記憶回路１０８は、回路１００において、第１の入力コードに対応する第１の出力コードを記憶する。記憶回路１０８は、複数の入力コードのうちの各入力コードに対応する出力コードを記憶する。１つの例示の実施例において、記憶回路１０８は、各入力コードに対応する出力コードを記憶するようにルックアップテーブルを維持する。表４及び表５に関連して考察したように、入力コードはデータとして記憶され、出力コードはアドレスとして記憶される。入力コードは、出力コードの対応するアドレスにおいて記憶される。記憶された入力コードは、インデックス値及び粗値を含む。

インデックス値は、現在の出力コードに対応する入力コードが以前の出力コードに対応する入力コードに等しいとき、２進「０」である。現在の出力コードについての粗値は、すべての以前の出力コードに対応して生成されるインデックス値と、現在の出力コードに対応するインデックス値との合計である。粗値は、入力コードの累計を表す。表５は、記憶回路１０８におけるルックアップテーブルを表し、記憶回路１０８は、従来の解決策に比べて必要なメモリが少なく、回路１００の高速動作のサポートもする。出力コードはＭ及びＬビットの合計を含み、Ｍ及びＬはどちらも、１より大きいか又は１に等しい整数である。

出力コードはＭビットまで低減され、インデックス値はＬビットで補足される。粗値は２＾Ｌビットごとに記憶される。例えば、出力コードが１５ビットであるとき、Ｍは１０ビットであり、Ｌは５ビットである。出力コードは１０ビットまで低減され、一方で、インデックス値は５ビット補足される。表５のルックアップテーブルのメモリ要件は、およそ４５ｋ（２^１０×（３２＋１３））である。

このように、記憶回路１０８内のルックアップテーブルは、表５に示されるように、入力コード及び対応する出力コードで、較正モードにおいてポピュレートされる。このルックアップテーブルは、回路１００によってミッションモードで用いられる。ミッションモードにおいて、アナログ信号（無線周波アナログ信号など）が、Ｖｉｎ１１０として受信され、ＡＤＣ１０６及び記憶回路１０８を介して、デジタル（例えば、２進）表現に変換される。回路１００は、回路１００の面積及び電力要件を低減させる入力電圧Ｖｉｎの変換のために、高速ＡＤＣ及び記憶回路内のルックアップテーブルを用いる。一例において、回路１００は、ＧＳＰＳの速度で動作するＲＦサンプリングレシーバ内で用いることができる。

図５は、例示の実施例のいくつかの態様が実装可能な、例示のデバイス５００のブロック図である。デバイス５００は、サーバファーム、車両、通信デバイス、トランシーバ、パーソナルコンピュータ、ゲーミングプラットフォーム、コンピューティングデバイス、又は、任意の他のタイプの電子システムであるか、又はそれらに組み込まれるか、又はそれらの一部である。デバイス５００は、説明を簡潔にするために本明細書では記載しない、一つ又は複数の従来の構成要素を含み得る。

一例において、デバイス５００は、マイクロコントローラユニット５０２及びメモリ５０６を含む。マイクロコントローラユニット５０２は、ＣＩＳＣ型（複合命令セットコンピュータ）ＣＰＵ、ＲＩＳＣ型ＣＰＵ（縮小命令セットコンピュータ）、デジタル信号プロセッサ（ＤＳＰ）、プロセッサ、ＣＰＬＤ（プログラム可能複合論理デバイス）、又はＦＰＧＡ（フィールドプログラム可能ゲートアレイ）とすることができる。

メモリ５０６（これは、ＲＡＭ、フラッシュメモリ、又はディスクストレージなどのメモリとすることができる）は、マイクロコントローラユニット５０２によって実行されたとき、デバイス５００に関連付けられた任意の適切な機能を行なう、一つ又は複数のソフトウェアアプリケーション（例えば、埋め込みアプリケーション）を記憶する。

マイクロコントローラユニット５０２は、メモリ５０６から頻繁にアクセスされる情報を記憶する、メモリ及び論理を含み得る。デバイス５００は回路５１０を含む。一例において、マイクロコントローラユニット５０２は、回路５１０と同じＰＣＢ又はモジュール上に配置され得る。別の例において、マイクロコントローラユニット５０２は、デバイス５００の外部にある。回路５１０は、アナログデジタルコンバータとして機能することができる。回路５１０は、付加的なアナログ回路要素、デジタル回路要素、メモリ、及び／又はソフトウェアを含み得る。

回路５１０は、接続及び動作において、図１の回路１００と同様の回路要素を含み得る。回路５１０は、較正エンジン、ＤＡＣ（デジタルアナログコンバータ）、ＡＤＣ（アナログデジタルコンバータ）、マルチプレクサ、及び記憶回路を含む。マルチプレクサは入力電圧Ｖｉｎを受け取る。ＡＤＣは、前置増幅器アレイ、遅延マルチプレクサ、及びバックエンドＡＤＣを含む。前置増幅器アレイは複数の前置増幅器を含む。

回路５１０は、較正モード及びミッションモードで動作する。較正モードにおいて、較正エンジンは複数の入力を生成する。ＤＡＣは、複数の入力コードのうちの第１の入力コードに応答して、第１の較正信号を生成する。マルチプレクサは、較正モードにおいて、第１の較正信号をＡＤＣに提供する。前置増幅器アレイ及び遅延マルチプレクサは、第１の較正信号に応答して、遅延信号を生成する。バックエンドＡＤＣは、遅延信号に応答して、第１の出力コードを生成する。記憶回路は、第１の入力コードに対応する第１の出力コードを記憶する。記憶回路は、複数の入力コードの各入力コードに対応する出力コードを記憶する。

入力コードはデータとして記憶され、出力コードはアドレスとして記憶される。入力コードは、出力コードの対応アドレスにおいて記憶される。記憶される入力コードは、インデックス値及び粗値を含む。現在の出力コードに対応する入力コードが、以前の出力コードに対応する入力コードに等しいとき、インデックス値は０である。現在の出力コードについての粗値は、すべての以前の出力コードに対応して生成されるインデックス値と、現在の出力コードに対応するインデックス値との合計である。粗値は、入力コードの累計を表す。

出力コードは、Ｍ及びＬ個のビットの合計を含み、Ｍ及びＬはいずれも、１より大きいか又は１に等しい整数である。出力コードはＭのビットまで低減され、インデックス値はＬビットで補足される。粗値は２＾Ｌビットごとに記憶される。例えば、出力コードが１５ビットであるとき、Ｍは１０ビットであり、Ｌは５ビットである。出力コードは１０ビットまで低減され、一方で、インデックス値は５ビット補足される。ルックアップテーブルのメモリ要件は、およそ４５ｋ（２^１０×（３２＋１３））である。そのため、ルックアップテーブルは、従来の解決策に比べて必要なメモリが少なく、回路５１０の高速動作のサポートもする。１つの例示の実施例において、回路５１０はＡＤＣであり、ルックアップテーブルは、ＡＤＣがＧＳＰＳの速度で動作できるようにする。

したがって、記憶回路内のルックアップテーブルは、入力コード及び対応する出力コードで、較正モードにおいてポピュレートされる。このルックアップテーブルは、ミッションモードにおいて、回路５１０によって用いられる。ミッションモードにおいて、入力電圧Ｖｉｎ（無線周波アナログ信号など）が受け取られ、ＡＤＣ及び記憶回路を介してデジタル（例えば、２進）表現に変換される。回路５１０は、回路５１０の面積及び電力要件を低減させる入力電圧Ｖｉｎの変換のために、高速ＡＤＣ及び記憶回路内のルックアップテーブルを用いる。一例において、デバイス５００はＲＦサンプリングレシーバであり、回路５１０は、デバイス５００がＧＳＰＳの速度で動作できるようにする。

図６は、例示の実施例に従った、バックエンドアナログデジタルコンバータ６００のブロック図である。バックエンドＡＤＣ６００は、接続及び動作において、図１に示されるバックエンドＡＤＣ１２４と同様である。図１に示されるＡＤＣ１０６は、フロントエンド及びバックエンドを有する。フロントエンドは電圧遅延関数を実施し得る。一例において、フロントエンドは、図１に示されるように前置増幅器アレイ及び遅延マルチプレクサを含む。バックエンドは、遅延デジタル関数を実施し得る。本開示の一態様によれば、ＡＤＣ１０６のフロントエンドは、マルチプレクサＭ１１２から受信するアナログ信号Ｖｉｎを、図３で生成される信号ＯＵＴ＿Ｐ及びＯＵＴ＿Ｍと同様の遅延信号に変換する。図６において、これらの遅延信号は、ライン７８８及び７９０上でＡ０及びＢ０として表され、遅延信号Ａ０及びＢ０のタイミングが入力電圧Ｖｉｎを表すようになっている。入力電圧Ｖｉｎに基づいて遅延信号Ａ０及びＢ０を生成するために用いられ得るフロントエンドは、例えば、米国特許第１０，６７３，４５６号（米国特許第１６／４１０，６９８号に基づく）に記載されるように構築及び動作され得る。フロントエンドは、例えば、米国特許第１０，６７３，４５６号に記載の変換及び折り畳み回路を含み得、これは、電圧信号を遅延信号に変換するための、前置増幅器を含む電圧遅延コンバータブロックと、遅延信号のうちの先に到着する信号及び後に到着する信号を選択するために前置増幅器に結合される論理ゲートを含む折り畳みブロックとを含む。

ＡＤＣ１０６のフロントエンド内に組み込まれ得、入力電圧Ｖｉｎに基づいて遅延信号Ａ０及びＢ０を生成するために用いられ得る電圧遅延デバイスの例は、２０２０年１２月２３日出願の米国特許出願番号１７／１３１，９８１に示されている。米国特許出願番号１７／１３１，９８１に従って構築される電圧遅延デバイスが、例えば、相補電圧が適切な閾値電圧に達したとき、アクティブ位相の間に第１及び第２の出力信号を生成するために、入力電圧Ｖｉｎを表す相補電圧を搬送する第１及び第２のラインに接続される第１及び第２のコンパレータを有し得、そのため、出力信号間の遅延が入力電圧Ｖｉｎを表すようになっている。しかしながら、本開示は、本明細書で詳細に説明するデバイス及びプロセスに限定されない。他の適切なデバイスが、ＡＤＣ１０６のフロントエンド内で適切な電圧遅延関数を実施し得る。前述のように、米国特許第１０，６７３，４５６号及び米国特許出願番号１７／１３１，９８１の開示全体は、参照により本明細書に組み込まれている。
米国特許出願番号１７／１３１，９８１

バックエンドＡＤＣ１０６は、例えば、マルチビット段７９８と、マルチビット段７９８に直列に接続される第１～第ｉ番目の単一ビット段７１０２及び７１０４とを有し得る。所望であれば、バックエンドは、３つ、４つ、又はそれ以上のこうした単一ビット段を有し得る（ｉ＝３、４、又はそれ以上）。図６に示される単一ビット段７１０２及び７１０４は、連続的な非線形の段の例である。バックエンドＡＤＣ６００は、フロントエンドの電圧遅延回路から遅延信号Ａ０及びＢ０を受信する。遅延信号Ａ０及びＢ０のタイミングは、入力電圧Ｖｉｎを表す遅延を有する。バックエンドＡＤＣ６００は、最終出力１３０（図１）として生成される対応するマルチビットデジタルコードを生成するために、較正エンジン６０２（図１に示される較正エンジン１０２と同様）及び記憶回路（図１に示される記憶回路１０８と同様）と共に働く。そのため、最終出力１３０は、入力電圧Ｖｉｎに密に近似する値に対応する。

マルチビット段７９８は、ライン６３０、６３２、６３４、及び６３６上で、Ｍビットのデジタル情報を生成するために並列に動作する、遅延回路及び遅延コンバータを有し得る。示される例では、Ｍ＝２である。しかしながら、Ｍは２より大きくてもよい。本開示は、図示された例に限定されない。マルチビット段７９８からの遅延剰余は、コンバイナ６０４によって組み合わせられ得、第１の単一ビット段７１０２に適用され得る。所望であれば、第１～第ｉの単一ビット段７１０２及び７１０４は、デジタル情報のそれぞれのビットを較正エンジン６０２に提供するために、連続的な段として構築及び動作され得る。

第１の段７９８は、例えば、４つの遅延コンパレータ６０６、６０８、６１０、及び６１２を有し得、コンバイナ６０４に接続される。いくつかの例示の実施例は、４つより少ないか又は多い遅延コンパレータを有する第１の段を用いて実装され得る。図に示される例示の実施例において、第１の段７９８は、較正エンジン６０２について、２ビットのデジタル情報を生成する。例示される実施例において、連続的な段７１０２及び７１０４の各々が、較正エンジン６０２について、単一ビットのデジタル情報を生成する。

示される例において、ライン７９０上の信号Ｂ０の立上りエッジは、ライン７８８上の信号Ａ０の立上りエッジに先行する。第１の信号Ａ０は、遅延コンパレータ６０６、６０８、６１０、及び６１２の閾値入力７９４に印加される。示されている構成において、例を挙げると、遅延コンパレータ６０６、６０８、６１０、及び６１２は、本質的に互いに同一である。第２の信号Ｂ０は、それぞれのライン６２２、６２４、６２６、及び６２８上に４つの対応する信号Ｂ０４、Ｂ０３、Ｂ０２、及びＢ０１を生成する、４つの異なる遅延回路６１４、６１６、６１８、及び６２０に印加される。

対応する信号Ｂ０４、Ｂ０３、Ｂ０２、及びＢ０１のタイミングは、各々がフロントエンドの最大利得より少ないか又は最大利得に等しい異なる既知の量だけ、ライン７９０上の信号Ｂ０のタイミングに対して遅延する。遅延信号Ｂ０４、Ｂ０３、Ｂ０２、及びＢ０１は、それぞれの遅延コンパレータ６０６、６０８、６１０、及び６１２の第１の入力７９２に印加される。第１の遅延コンパレータ６０６は、どちらの信号（Ｂ０４又はＡ０）が第１の遅延コンパレータ６０６に最初に到着するかを表す符号信号をライン６３０上で発行する。同様に、第２の遅延コンパレータ６０８は、どちらの信号（Ｂ０３又はＡ０）が第２の遅延コンパレータ６０８に最初に到着するかを表す符号信号をライン６３２上で発行する。同様に、第３及び第４の遅延コンパレータ６１０及び６１２は、どちらの信号が第３及び第４の遅延コンパレータ６１０及び６１２に最初に到着するかを表す符号信号をライン６３４及び６１２上で発行する。

遅延回路６１４、６１６、６１８、及び６２０は互いに異なるため、遅延信号Ｂ０４、Ｂ０３、Ｂ０２、及びＢ０１の立上りエッジのタイミングは、互いに異なる。遅延コンパレータ６０６、６０８、６１０、及び６１２の各々は、それぞれのライン６３０、６３２、６３４、及び６３６上で、較正エンジン６０２に符号信号を発行する。ライン６３０、６３２、６３４、及び６３６上の符号信号は、入力信号Ａ０及びＢ０の立上りエッジ間のタイミング差に機能的に関連し、したがって、入力電圧Ｖｉｎに機能的に関連する。

４つの遅延コンパレータ６０６、６０８、６１０、及び６１２によって提供される遅延の量は互いに異なるため、符号信号６３０、６３２、６３４、及び６３６は、２ビットの出力を判定するために、４つの２進データポイントを提供する。例えば、Ｂ０がＡ０に先行し、Ｂ０１がＡ０に先行する場合、較正エンジン６０２は、信号Ａ０及びＢ０のタイミング間の遅延が、第４の遅延回路６２０によって寄与される遅延よりも大きいと判定する。同様に、Ｂ０がＡ０に先行し、Ａ０がＢ０２、Ｂ０３、及びＢ０４に先行する場合、較正エンジン６０２は、信号Ａ０及びＢ０のタイミング間の遅延が、第３、第２、及び第１の遅延回路６１８、６１６、及び６１４によって寄与される遅延の各々よりも小さいと判定する。

所望であれば、遅延コンパレータ６０６、６０８、６１０、及び６１２の構造及び動作は、下記で説明する遅延コンパレータ７８２のものと同様であり得る。動作において、遅延コンパレータ６０６、６０８、６１０、及び６１２は、それぞれの出力ライン６３８、６４０、６４２、及び６４４上で、それぞれの遅延信号ＩＮ４、ＩＮ３、ＩＮ２、及びＩＮ１を生成する。遅延信号ＩＮ４、ＩＮ３、ＩＮ２、及びＩＮ１は、出力ライン６３８、６４０、６４２、及び６４４によってコンバイナ６０４に印加される。示されている構成において、遅延回路６１４、６１６、６１８、及び６２０は、互いに異なり、異なる遅延量に寄与する一方、遅延コンパレータ６０６、６０８、６１０、及び６１２は本質的に同じである。したがって、遅延信号ＩＮ４、ＩＮ３、ＩＮ２、及びＩＮ１の立上りエッジのタイミングは互いに異なる。

図７は、例示の実施例に従った、図６に示されるマルチビット段をシングルビット段のうちの第１シングルビット段に接続するためのコンバイナ６０４のブロック図である。コンバイナ６０４は、接続及び動作において、図６に示されるコンバイナ６０４と同様である。コンバイナ６０４は、２つの第５の遅延回路６５０及び６５２と、２つのＡＮＤゲート６５４及び６５６と、第６の遅延回路６５８とを有する。示されている構成において、第５の遅延回路６５０及び６５２は本質的に互いに同一である。しかしながら、本開示は、本明細書で図示及び説明される構成の細部に限定されない。第３及び第４の遅延信号ＩＮ２及びＩＮ１は、出力ライン６４２及び６４４上で第５の遅延回路６５０及び６５２に印加され、第１及び第２の遅延信号ＩＮ４及びＩＮ３は、出力ライン６３８及び６４０上でＡＮＤゲート６５４及び６５６に印加される。第５の遅延回路６５０及び６５２からの出力信号も、それぞれ導電ライン６６２及び６６４上でＡＮＤゲート６５４及び６５６に印加される。一方のＡＮＤゲートの６５６からの出力信号が、導電ライン６６０上で第６の遅延回路６５８に印加され、他方のＡＮＤゲート６５４は、導電ライン７８８Ａ１上で信号Ａ１を生成する。第６の遅延回路６５８は、導電ライン７９０Ｂ１上で信号Ｂ１を生成する。

動作において、導電ライン６６２、６６４、及び７９０Ｂ１上の第５及び第６の遅延回路６５０、６５２、及び６５８から出力される信号の立上りエッジのタイミングは、遅延回路６５０、６５２、及び６５８に入力される信号の立上りエッジのそれぞれのタイミングに対して遅延される。ライン７８８Ａ１及び６６０上のＡＮＤゲート６５４及び６５６から出力される信号の立上りエッジのタイミングは、ＡＮＤゲート６５４及び６５６に入力される、後に到着する信号のそれぞれのタイミングに対応する。ライン７８８Ａ１及び７９０Ｂ１上の信号Ａ１及びＢ１の立上りエッジの相対的なタイミングは、入力電圧Ｖｉｎ（図１）に機能的に（すなわち、予測可能に）関連する。言い換えれば、遅延回路６５０、６５２、及び６５８並びに論理ゲート６５４及び６５６は、入来信号ＩＮ４、ＩＮ３、ＩＮ２、及びＩＮ１の遅延と、第１及び第２の信号Ａ１及びＢ１の遅延との間の伝達関数を確立する。

示されている構成について、伝達関数は下記のとおりである。［Ａ］ライン６３８上の信号のタイミングが、ライン６６２上の信号のタイミングに先行する（ライン６６２上の信号のタイミングが、第５の遅延回路６５０によって遅延されるライン６４２上の信号のタイミングに対応する）場合、ライン７８８Ａ１上の信号のタイミングはライン６６２上の信号のタイミングに対応するが、ライン６６２上の信号のタイミングが、ライン６３８上の信号のタイミングに先行する場合、ライン７８８Ａ１上の信号のタイミングはライン６３８上の信号のタイミングに対応する。［Ｂ］ライン６４０上の信号のタイミングが、ライン６６４上の信号のタイミングに先行する（ライン６６４上の信号のタイミングが、第５の遅延回路６５２によって遅延されるライン６４４上の信号のタイミングに対応する）場合、ライン６６０上の信号のタイミングはライン６６４上の信号のタイミングに対応するが、ライン６６４上の信号のタイミングが、ライン６４０上の信号のタイミングに先行する場合、ライン６６０上の信号のタイミングはライン６４０上の信号のタイミングに対応する。［Ｃ］ライン７９０Ｂ１上の信号のタイミングは、第６の遅延回路６５８によって遅延されるライン６６０上の信号のタイミングに対応する。

遅延回路６５０、６５２、及び６５８がそれらを通過する信号を遅延させる量は、第１及び第２の信号Ａ１及びＢ１の利得を最大限にするか又は可能な限り向上させるように選択され得る。コンバイナ６０４は遅延モードで動作し、利得は（電圧ではなく）遅延に関連する。第１及び第２の信号Ａ１及びＢ１の利得が低過ぎる場合、第１及び第２の信号Ａ１及びＢ１のタイミングが互いに近過ぎることを意味し、それらの信号の相対的なタイミングによって表される情報は、分解することが困難であり得る。

本開示の一態様は、ライン７８８Ａ１及び７９０Ｂ１上の信号のタイミングが、ライン６３８、６４０、６４２、及び６４４上の信号のタイミングに機能的に（すなわち、予測可能に）関連するものである。ライン６３８、６４０、６４２、及び６４４上の信号タイミングの或るセットが、結果としてライン７８８Ａ１及び７９０Ｂ１上に信号タイミングの第１のセットを生じさせる場合、ライン６３８、６４０、６４２、及び６４４上に同じ信号タイミングのセットが生じるときは必ず、ライン７８８Ａ１及び７９０Ｂ１上に同じ信号タイミングの第１のセットが生じることが予測され得る。同様に、ライン６３８、６４０、６４２、及び６４４上の信号タイミングの別のセットが、結果としてライン７８８Ａ１及び７９０Ｂ１上に信号タイミングの第２のセットを生じさせる場合、ライン６３８、６４０、６４２、及び６４４上に他方の信号タイミングのセットが生じるときは必ず、ライン７８８Ａ１及び７９０Ｂ１上に信号タイミングの第２のセットが生じることが予測され得る。また、ライン６３８、６４０、６４２、及び６４４上の信号のタイミングは、入力電圧Ｖｉｎに機能的に（すなわち、予測可能に）関連するものであるため、ライン７８８Ａ１及び７９０Ｂ１上の信号のタイミングも、入力電圧Ｖｉｎに機能的に関連する。

再度図６を参照すると、コンバイナ６０４（図７のコンバイナ６０４と同様）によって生成される信号Ａ１及びＢ１は、それぞれ、（図７の）ライン７８８Ａ１及び７９０Ｂ１と同様の出力ライン７８８Ａ１及び７９０Ｂ１上の第２の段７１０２に印加される。第２の段（第１の剰余段）７１０２は第１の段７９８に（コンバイナ６０４を介して）結合され、第ｉ番目の段７１０４（これは、図示された例における第２の剰余段である）は第２の段７１０２に結合される。

図示された例において、第２～第ｉ番目の段７１０２及び７１０４は各々、ＡＮＤゲート（段７１０２にはＡＮＤゲート７７６、及び段７１０４にはＡＮＤゲート７７８など）、及び、遅延コンパレータ（段７１０２には遅延コンパレータ７８２、及び段７１０４には遅延コンパレータ７８４など）を含む。しかしながら、図示されたＡＮＤゲートは、本開示に従って用いられ得る論理ゲートの単なる例である。所望であれば、本開示は、ＡＮＤゲートと共に又はＡＮＤゲートなしで、及び／又は、ＡＮＤゲート以外のゲートと共に又はＡＮＤゲート以外のゲートなしで、実装され得る。

また、図示された構成において、ＡＮＤゲート７７６及び７７８は本質的に互いに同一であり得、遅延コンパレータ７８２及び７８４は本質的に互いに同一であり得る。コンバイナ６０４からの導電出力ライン７８８Ａ１及び７９０Ｂ１は、第１のＡＮＤゲート７７６及び遅延コンパレータ７８２の入力に結合される。具体的に言えば、導電ライン７８８Ａ１は遅延コンパレータ７８２の第１の入力７９２に結合され、導電ライン７９０Ｂ１は遅延コンパレータ７８２の閾値入力７９４に結合される。

ＡＮＤゲート７７６からの出力ライン７８８Ａ２が、ＡＮＤゲート７７８の入力のうちの１つに、及び遅延コンパレータ７８４の入力７９２に電気的に結合される。第１の遅延コンパレータ７８２からの導電ライン７９０Ｂ２が、ＡＮＤゲート７７８の入力のうちの他の１つに、及び遅延コンパレータ７８４の閾値入力７９４に電気的に結合される。第２及び第３の段７１０２及び７１０４によってつくられるパターンは、所望に応じた数の付加的な段について継続され得る。各連続的な段は、第２及び第３の段７１０２及び７１０４のＡＮＤゲート及び遅延コンパレータと本質的に同一の、ＡＮＤゲート及び遅延コンパレータを有し、同様に先行する段のＡＮＤゲート及び遅延コンパレータに電気的に結合される。

動作において、信号ＡＮ及びＢＮ（それぞれ、段７１０２及び７１０４・・・について、Ｎ＝１、２、３・・・である）が、ＡＮＤゲート７７６及び７７８のうちのそれぞれ１つに印加されて、ＡＮＤゲート７７６及び７７８に、対応する信号ＡＮ＋１を生成させる。ＡＮＤゲート７７６及び７７８のうちの各々について、信号ＡＮ＋１の立上りエッジのタイミングは、信号ＡＮ及びＢＮのうちの後に到着するものの立上りエッジのタイミングを追跡する。特に、ＡＮＤゲート７７６及び７７８のうちの各々１つについて、信号ＡＮ＋１の立上りエッジのタイミングは、信号ＡＮ及びＢＮのうちの先に到着するものの立上りエッジのタイミングに、信号ＡＮ及びＢＮのうちの後に到着するものの立上りエッジが信号ＡＮ及びＢＮのうちの先に到着するものの立上りエッジに後れを取る程度に関連する時間量を加えたものに等しい。

図８は、例示の実施例に従った、図６のバックエンドＡＤＣの、それぞれ、ＡＮＤゲート及び遅延コンパレータによって生成される、ＡＮＤゲート遅延及びコンパレータ遅延を示すグラフであり、ＡＮＤゲート遅延及びコンパレータ遅延は、入力信号遅延の関数である。グラフはＸ軸（Ｔ＿ＩＮ）及びＹ軸（出力遅延）を含む。ＡＮＤゲート（例えば、ＡＮＤゲート７７６、７７８）遅延及びコンパレータ（例えば、遅延コンパレータ７８２、７８４）遅延は、例示の実施例に従った、入力信号遅延の関数である。入力信号遅延は、ＡＮＤゲートによって、又は遅延コンバータによって受信される信号間の遅延である。図示されるように、それぞれのＡＮＤゲートによって寄与されるＡＮＤゲート遅延７１００は、入力信号遅延Ｔ＿ＩＮの絶対値に線形に関連し、入力信号遅延Ｔ＿ＩＮは、それぞれのＡＮＤゲートに入力される信号ＡＮとＢＮとの間のタイミングの差であって、Ｎは整数であり、Ｎは段７１０２では１に等しく、Ｎは段７１０４では２に等しい。図示される構成において、ＡＮＤゲート遅延７１００の入力Ｔ＿ＩＮとの関係は、ＡＮ又はＢＮが先であるか後であるかにかかわらず、線形である。

信号ＡＮ及びＢＮは、それぞれ、遅延コンパレータ７８２及び７８４の入力７９２及び閾値入力７９４にも印加されて、遅延コンパレータ７８２及び７８４に、対応する信号ＢＮ＋１を生成させる。遅延コンパレータ７８２及び７８４のうちの各々について、信号ＢＮ＋１の立上りエッジのタイミングは、信号ＡＮ及びＢＮのうちの先に到着するものの立上りエッジのタイミングを追跡する。特に、遅延コンパレータ７８２及び７８４の各々１つについて、信号ＢＮ＋１の立上りエッジのタイミングは、（１）信号ＡＮ及びＢＮのうちの先に到着するものの立上りエッジのタイミングに、（２）入力信号遅延Ｔ＿ＩＮの絶対値に対数的に逆に関連するコンパレータ遅延７２００を加えたものに等しい（言い換えれば、コンパレータ遅延は、より一層類似する入力値について大きく、コンパレータへの２つの入力間の差がより大きい場合、コンパレータ遅延はより少ない）。

図９は、例示の実施例に従った、出力信号遅延を図８の入力信号遅延の関数として示すグラフである。コンパレータ遅延７２００からＡＮＤゲート遅延７１００を減じることで、任意の所与の単一ビット段７１０２及び７１０４について出力信号遅延Ｔ＿ＯＵＴが生じる。入力信号遅延Ｔ＿ＩＮの絶対値が閾値遅延Ｔ＿ＴＨＲＥＳより小さいとき、出力信号遅延Ｔ＿ＯＵＴは正の値である（それぞれの遅延コンパレータ７８２及び７８４によって生成される信号ＢＮ＋１の立上りエッジは、それぞれのＡＮＤゲート７７６及び７７８によって生成される信号ＡＮ＋１の立上りエッジに先行することを意味する）。他方で、入力信号遅延Ｔ＿ＩＮの絶対値が閾値遅延Ｔ＿ＴＨＲＥＳより大きいとき、出力信号遅延Ｔ＿ＯＵＴは負の値である（信号ＢＮ＋１の立上りエッジは、対応する信号ＡＮ＋１の立上りエッジに後れを取ることを意味する）。出力信号遅延Ｔ＿ＯＵＴの正又は負の符号は、連続的な遅延コンパレータの信号線上の較正エンジン６０２に報告される。

動作において、第１の遅延コンパレータ７８２は、デジタルライン７０８（デジタル出力の一例）上で第１の符号信号（「１」又は「０」）を較正エンジン６０２に発行する。第１の符号信号（本開示に記載のデジタル信号の一例）は、信号Ａ１及びＢ１の立上りエッジのうちのどちらが、第１の遅延コンパレータ７８２によって最初に受信されるかに基づき、第１の符号信号は、遅延コンパレータ７８２の第１の入力７９２及び閾値入力７９４に印加される信号Ａ１及びＢ１の立上りエッジの順番を反映するようになっている。ＡＮＤゲート７７６及び遅延コンパレータ７８２は、第３の段７１０４のＡＮＤゲート７７８及び遅延コンパレータ７８４に印加される信号Ａ２及びＢ２を生成する。遅延コンパレータ７８４は、第２のデジタルライン７１２上で第２の符号信号（「１」又は「０」）を較正エンジン６０２に出力する。第２の符号信号は、信号Ａ２及びＢ２の立上りエッジのうちのどちらが、第２の遅延コンパレータ７８４によって最初に受信されるかに基づき、第２の符号信号は、第２の遅延コンパレータ７８４の入力７９２及び７９４に印加される信号Ａ２及びＢ２の立上りエッジの順番を反映するようになっている。

信号Ａ１とＢ１との間の遅延は、入力電圧Ｖｉｎの関数として予測可能であるか又はその逆であるため、及び、連続的な段によって出力される信号ＡＮ＋１とＢＮ＋１との間の遅延は、先行する段から受信される信号ＡＮ及びＢＮの関数として予測可能であるか又はその逆であるため、段のカスケードの遅延コンパレータによって出力される符号信号は、入力電圧Ｖｉｎの関数として予測可能であるか又はその逆である。したがって、符号信号で構成されるコードが、入力電圧Ｖｉｎの近似値を判定するために所定の相関関係と確実に比較され得る。動作において、ライン７８８Ａ１及び７９０Ｂ１上の信号のタイミングは、前述のように、ライン７８８及び７９０上の信号のタイミングに機能的に（すなわち、予測可能に）関連する。ライン７８８Ａ２及び７９０Ｂ２上の信号のタイミングは、ライン７８８Ａ１及び７９０Ｂ１上の信号のタイミングに機能的に（すなわち、予測可能に）関連する。ライン７８８Ａ３及び７９０Ｂ３上の信号のタイミングは、ライン７８８Ａ２及び７９０Ｂ２上の信号のタイミングに機能的に（すなわち、予測可能に）関連するなどである。

また、ライン７８８及び７９０上の信号タイミングの或るセットが、結果として、ライン７８８Ａ１、７９０Ｂ１、７８８Ａ２、７９０Ｂ２、７８８Ａ３、７９０Ｂ３上などに、信号タイミングの第１のセットを生じさせる場合、ライン７８８及び７９０上に同じ信号タイミングのセットが生じるときは必ず、ライン７８８Ａ１、７９０Ｂ１、７８８Ａ２、７９０Ｂ２、７８８Ａ３、７９０Ｂ３上などに、同じ信号タイミングの第１のセットが生じることが予測され得る。同様に、ライン７８８及び７９０上の信号タイミングの別の異なるセットが、結果として、ライン７８８Ａ１、７９０Ｂ１、７８８Ａ２、７９０Ｂ２、７８８Ａ３、７９０Ｂ３上などに、信号タイミングの第２のセットを生じさせる場合、ライン７８８及び７９０上に他方の信号タイミングのセットが生じるときは必ず、ライン７８８Ａ１、７９０Ｂ１、７８８Ａ２、７９０Ｂ２、７８８Ａ３、７９０Ｂ３上などに、同じ信号タイミングの第２のセットが生じることが予測され得る。また、ライン７８８及び７９０上の信号のタイミングは、入力電圧Ｖｉｎに機能的に（すなわち、予測可能に）関連するものであるため、出力コードを構成するために用いられる符号信号を判定する、ライン７８８Ａ１、７９０Ｂ１、７８８Ａ２、７９０Ｂ２、７８８Ａ３、７９０Ｂ３上などの信号のタイミングも、入力電圧Ｖｉｎに機能的に関連する。

図１０は、例示の実施例に従った、図６のバックエンドＡＤＣについて、符号アウト及び遅延アウト回路とマージされるコンパレータ回路の一例を示す回路図である。遅延コンパレータ７８２は、第１、第２、第３、第４、第５、第６、第７、及び第８のトランジスタ２４００、２４０２。２４０４、２４０６、２４０８、２４１０、２４１２、及び２４１４を有するコンパレータ回路２０８３を有する。図示される例において、遅延コンパレータ７８２のタイミングは、導電ライン２１２２上の第１及び第４のトランジスタ２４００、２４０６のゲートに印加されるクロック（ＣＬＫ）からの信号によって制御される。ライン７８８Ａ１及び７９０Ｂ１上の第１及び第２の信号Ａ１、Ｂ１は、それぞれ、第６及び第５のトランジスタ２４１０及び２４０８のゲートに印加される。第１、第２、及び第５のトランジスタ２４００、２４０２、及び２４０８のドレインは、互いに、及び、第３及び第８のトランジスタ２４０４及び２４１４のゲートに、第１の導電ライン２４１６を介して電気的に接続される。第３、第４、及び第６のトランジスタ２４０４、２４０６、及び２４１０のドレインは、同様に、互いに、及び、第２及び第７のトランジスタ２４０２及び２４１２のゲートに、第２の導電ライン２４１８を介して電気的に接続される。

コンパレータ回路２０８３の第１及び第２の導電ライン２４１６及び２４１８は、それぞれ第３及び第４の導電線２４２２及び２４２４を介して、符号アウト回路２４２０に電気的に接続される。図示されるように、符号アウト回路２４２０は、コンパレータ回路２０８３とマージされる。符号アウト回路２４２０は、第１、第２、第３、及び第４のトランジスタ２４２６、２４２８、２４３０、及び２４３２を有する。第３の導電ライン２４２２は、それぞれ、符号アウト回路２４２０の第１及び第２のトランジスタ２４２６及び２４２８のゲート及びソースに電気的に接続される一方で、第４の導電ライン２４２４は、それぞれ、符号アウト回路２４２０の第１及び第２のトランジスタ２４２６及び２４２８のソース及びゲートに電気的に接続される。

動作において、遅延コンパレータ７８２がライン２１２２上のクロック信号によってイネーブルされるとき、ライン７０８上の符号アウト回路２４２０内に符号信号が生成される。符号信号は、ライン７０８上で0較正エンジン６０２に転送され、出力信号Ａ１及びＢ１が遅延コンパレータ７８２の第１及び閾値の入力７９２及び７９４において到着する順序を表す。符号アウト回路２４２０の動作は、符号アウト回路２４２０の第３及び第４のトランジスタ２４３０及び２４３２のゲートに印加される反転クロック信号ＣＬＫＺによって制御される。反転クロック信号ＣＬＫＺは、ライン２１２２上のコンパレータ回路２０８３に印加されるクロック信号の反転バージョンである。

第３及び第４の導電ライン２４２２及び２４４４も遅延アウト回路２４５０に電気的に接続される。図示されるように、遅延アウト回路２４５０はコンパレータ回路２０８３とマージされる。遅延アウト回路２４５０は第１、第２、及び第３のトランジスタ２４４２、２４４４、及び２４４６を有する。第３の導電ライン２４２２は、それぞれ、遅延アウト回路２４５０の第１及び第２のトランジスタ２４４２及び２４４４のゲート及びソースに電気的に接続される一方で、第４の導電ライン２４２４は、それぞれ、遅延アウト回路２４５０の第１及び第２のトランジスタ２４４２及び２４４４のソース及びゲートに電気的に接続される。

動作において、遅延アウト回路２４５０の第１及び第２のトランジスタ２４４２及び２４４４の両方のドレインに電気的に接続されるライン７９０Ｂ２上に、遅延信号Ｂ２が生成される。入力７９２及び７９４上の信号Ａ１及びＢ２の立上りエッジの先に到着するタイミングに対するライン７９０Ｂ２上の遅延信号Ｂ２の立上りエッジのタイミングは、コンパレータ遅延７１０２である。遅延アウト回路２４５０の動作は、符号アウト回路２４２０の第３及び第４のトランジスタ２４３０、２４３２に印加される、同じ反転クロック信号ＣＬＫＺによって制御される。反転クロック信号ＣＬＫＺは、遅延アウト回路２４５０の第３のトランジスタ２４４６のゲートに印加される。遅延アウト回路２４５０の第３のトランジスタ２４４６のドレインは、遅延アウト回路２４５０の第１及び第２のトランジスタ２４４２、２４４４のドレインに電気的に接続される。

「結合」という用語は全体を通して用いられる。この用語は、本明細書と一貫する機能的関係を可能にする、接続、通信、又は信号経路を網羅し得る。例えば、デバイスＡが或るアクションを行なうためにデバイスＢを制御するための信号を提供する場合、第１の例において、デバイスＡはデバイスＢに結合され、又は第２の例において、デバイスＡによって提供される制御信号を介してデバイスＢがデバイスＡによって制御されるように、介在構成要素ＣがデバイスＡとデバイスＢとの間の機能的関係を実質的に変更しない場合に、デバイスＡは介在構成要素Ｃを介してデバイスＢに結合される。

或るタスク又は機能を行なう「ように構成される」デバイスは、製造業者によって製造される時点においてその機能を行なうように構成（例えば、プログラム及び／又はハードワイヤード）され得、並びに／或いは、製造後にユーザによって、その機能及び／又は他の付加的な又は代替の機能を行なうように構成可能（又は、再構成可能）であり得る。こういった構成は、デバイスのファームウェア及び／又はソフトウェアプログラミングを介し得、ハードウェア構成要素の構造及び／又はレイアウト並びにデバイスの相互接続を介し得、或いは、それらの組み合わせを介し得る。

本明細書で用いられる場合、「端子」、「ノード」、「相互接続」、「ピン」、及び「リード」という用語は、交換可能に用いられる。特段の記載がない限り、これらの用語は、一般に、デバイス要素、回路要素、集積回路、デバイス、或いは、他の電子回路又は半導体構成要素の間の相互接続、又は末端を意味するために用いられる。

本明細書において特定の構成要素を含むものとして説明される回路又はデバイスは、代わりに、説明される回路要素又はデバイスを形成するためにそれらの要素に結合されるように適合され得る。例えば、一つ又は複数の半導体要素（トランジスタなど）、一つ又は複数の受動要素（レジスタ、キャパシタ、及び／又はインダクタなど）、及び／又は、一つ又は複数のソース（電圧源及び／又は電流源）を含むものとして説明されている構造が、代わりに、単一の物理デバイス内の半導体要素（例えば、半導体ダイ及び／又は集積回路（ＩＣ）パッケージ）のみを含み得、また、例えばエンドユーザ及び／又は第三者による製造時点又は製造時点後のいずれかに、説明された構造を形成するために、受動要素及び／又はソースのうちの少なくともいくつかに結合されるように適合され得る。

本明細書において特定のトランジスタの使用を説明しているが、代わりに、他のトランジスタ（又は、等価のデバイス）が用いられ得る。例えば、回路への変更がわずかであるか又は変更なしに、ｎ型ＭＯＳＦＥＴの代わりに、ｐ型金属酸化膜シリコンＦＥＴ（「ＭＯＳＦＥＴ」）が用いられ得る。また、他のタイプのトランジスタ（バイポーラ接合トランジスタ（ＢＪＴなど）が用いられ得る。

本明細書において特定のトランジスタの使用を説明しているが、代わりに、残りの回路要素への変更がわずかであるか又は変更なしに、他のトランジスタ（又は、等価のデバイス）が用いられ得る。例えば、金属酸化膜シリコンＦＥＴ（「ＭＯＳＦＥＴ」（ｎチャネルＭＯＳＦＥＴ、ｎＭＯＳＦＥＴ、又はｐチャネルＭＯＳＦＥＴ、ｐＭＯＳＦＥＴ）など）、バイポーラ接合トランジスタ（ＢＪＴ－例えば、ＮＰＮ又はＰＮＰ）、絶縁ゲートバイポーラトランジスタ（ＩＧＢＴ）、及び／又は、接合型電界効果トランジスタ（ＪＦＥＴ）が、本明細書で開示されるデバイスの代わりに、又は関連して用いられ得る。トランジスタは、空乏モードデバイス、ドレイン拡張デバイス、強化モードデバイス、ナチュラルトランジスタ、又は他のタイプのデバイス構造トランジスタであり得る。また、デバイスは、シリコン基板（Ｓｉ）、シリコンカーバイド基板（ＳｉＣ）、窒化ガリウム基板（ＧａＮ）、又はヒ化ガリウム基板（ＧａＡｓ）内／の上に実装され得る。いくつかの例示の実施例は、特定の要素が集積回路に含められ、他の要素が集積回路の外部にあることを示唆する一方で、他の例示の実施例において、付加的な特徴又はより少ない特徴が集積回路に組み込まれ得る。加えて、集積回路の外部にあるものとして示される特徴のうちのいくつか又はすべては集積回路に含まれ得、並びに／或いは、集積回路の内部にあるものとして示されるいくつかの特徴は、集積回路の外部に組み込まれ得る。本明細書で用いられる際、「集積回路」という用語は、（ｉ）半導体基板内／の上に組み込まれる、（ｉｉ）単一の半導体パッケージに組み込まれる、（ｉｉｉ）同じモジュールに組み込まれる、及び／又は、（ｉｖ）同じプリント回路板内／上に組み込まれる、一つ又は複数の回路を意味する。

本明細書で説明する回路は、構成要素の交換に先立って利用可能な機能性と少なくとも部分的に同様の機能性を提供するために交換構成要素を含めるように再構成可能である。レジスタとして示されている構成要素は、特段の記載がない限り、概して、示されるレジスタによって表されるインピーダンスの量を提供するために、直列及び／又は並列に結合される、任意の一つ又は複数の要素を表す。例えば、本明細書で単一の構成要素として図示及び説明されるレジスタ又はキャパシタが、代わりに、それぞれ、同じノード間で並列に結合される、複数のレジスタ又はキャパシタであり得る。例えば、本明細書で単一の構成要素として図示及び説明されるレジスタ又はキャパシタが、代わりに、それぞれ、単一のレジスタ又はキャパシタと同じ２つのノード間で直列に結合される、複数のレジスタ又はキャパシタであり得る。

前述の説明における語句「接地」の使用は、シャシー接地、接地、浮動接地、仮想接地、デジタル接地、共通接地、及び／又は、本説明の教示に適用可能な、又は適した、任意の他の形態の接地接続を含む。特段の記載がない限り、値に先行する「約」、「およそ」、又は「実質的に」は、示される値の＋／－１０パーセントを意味する。

説明する実施例における改変が可能であり、特許請求の範囲内の他の実施例が可能である。

Claims (20)

1. 回路であって、
   入力電圧及び較正信号を受け取るように構成されるマルチプレクサと、
   前記マルチプレクサに結合され、前記較正信号に応答して出力コードを生成するように構成される、アナログデジタルコンバータ（ＡＤＣ）と、
   前記ＡＤＣに結合され、前記出力コードに対応するアドレスにおいて前記較正信号を表す入力コードを記憶するように構成される記憶回路と、
   を含み、
   前記記憶される入力コードがインデックス値及び粗値を含む、
   回路。
2. 請求項１に記載の回路であって、
   前記記憶回路及び前記ＡＤＣに結合される較正エンジンであって、複数の入力コードを生成するように構成される、前記較正エンジンと、
   前記較正エンジンに結合され、前記複数の入力コードのうちの入力コードに応答して前記較正信号を生成するように構成される、デジタルアナログコンバータ（ＤＡＣ）と、
   を更に含む、回路。
3. 請求項１に記載の回路であって、前記出力コードがアドレスとして記憶され、前記入力コードがデータとして記憶される、回路。
4. 請求項１に記載の回路であって、現在の出力コードに対応する入力コードが以前の出力コードに対応する入力コードに等しくないとき、インデックス値は１であり、前記現在の出力コードに対応する入力コードが前記以前の出力コードに対応する入力コードに等しいとき、インデックス値は０である、回路。
5. 請求項１に記載の回路であって、現在の出力コードについての粗値が、すべての以前の出力コードに対応して生成されるインデックス値と、前記現在の出力コードに対応して生成されるインデックス値との合計である、回路。
6. 請求項１に記載の回路であって、前記出力コードがＭビット及びＬビットを含む、回路。
7. 請求項６に記載の回路であって、出力コードがＭビットまで低減され、前記インデックス値にはＬビットが補足され、前記粗値が２＾Ｌビットごとに記憶される、回路。
8. 請求項１に記載の回路であって、前記ＡＤＣが、
   複数の前置増幅器であって、各前置増幅器が、入力電圧と前記較正信号とのうちの１つを閾値電圧と比較するように構成される、前記複数の前置増幅器と、
   前記複数の前置増幅器に結合され、前記前置増幅器のうちの１つの出力に基づいて遅延信号を生成するように構成される、遅延マルチプレクサと、
   前記遅延信号に応答して前記出力コードを生成するように構成される、バックエンドＡＤＣと、
   を更に含む、回路。
9. 請求項８に記載の回路であって、各前置増幅器が異なる閾値電圧を有する、回路。
10. ミッションモードで動作するように構成される請求項８に記載の回路であって、前記ミッションモードにおいて、
    前記マルチプレクサが、前記入力電圧を前記ＡＤＣに提供するように構成され、
    前記ＡＤＣが、前記入力電圧に応答してローコードを生成するように構成され、前記ローコードに対応するアドレスにおいて記憶される入力コードが最終出力として生成される、
    回路。
11. 方法であって、
    入力電圧及び較正信号を受け取ることと、
    前記較正信号に応答してアナログデジタルコンバータ（ＡＤＣ）によって出力コードを生成することと、
    前記出力コードに対応するアドレスにおいて前記較正信号を表す入力コードを記憶することであって、前記記憶される入力コードがインデックス値及び粗値を含む、前記入力コードを記憶することと、
    を含む、方法。
12. 請求項１１に記載の方法であって、
    複数の入力コードを生成することと、
    前記複数の入力コードのうちの入力コードに応答して、デジタルアナログコンバータ（ＤＡＣ）によって較正信号を生成することと、
    を更に含む、方法。
13. 請求項１１に記載の方法であって、前記出力コードをアドレスとして記憶することと、前記入力コードをデータとして記憶することを、更に含む方法。
14. 請求項１１に記載の方法であって、
    現在の出力コードが以前の出力コードに等しくないとき、前記インデックス値を１として記憶することと、
    前記現在の出力コードが前記以前の出力コードに等しいとき、前記インデックス値を０として記憶することと、
    を更に含む、方法。
15. 請求項１４に記載の方法であって、現在の出力コードについての粗値を取得するために、すべての以前の出力コードに対応して生成されるすべてのインデックス値を合計することを更に含む、方法。
16. 請求項１１に記載の方法であって、前記出力コードがＭビット及びＬビットを含む、方法。
17. 請求項１６に記載の方法であって、
    前記出力コードをＭビットまで低減することと、
    前記インデックス値にＬビットを補足することと、
    前記粗値を２＾Ｌビットごとに記憶することと、
    を更に含む、方法。
18. 請求項１１に記載の方法であって、
    前記入力電圧を前記ＡＤＣに提供することと、
    前記入力電圧に応答して前記ＡＤＣによってローコードを生成することと、
    前記ローコードに対応するアドレスにおいて記憶される入力コードを最終出力として生成することと、
    を更に含む、方法。
19. デバイスであって、
    プロセッサと、
    前記プロセッサに結合されるメモリと、
    前記プロセッサ及び前記メモリに結合される回路と、
    を含み、
    前記回路が、
    入力電圧及び較正信号を受け取るように構成されるマルチプレクサと、
    前記マルチプレクサに結合され、前記較正信号に応答して出力コードを生成するように構成される、アナログデジタルコンバータ（ＡＤＣ）と、
    前記ＡＤＣに結合され、前記出力コードに対応するアドレスにおいて前記較正信号を表す入力コードを記憶するように構成される記憶回路であって、前記記憶される入力コードがインデックス値及び粗値を含む、前記記憶回路と、
    を含む、
    デバイス。
20. 請求項１９に記載のデバイスであって、
    前記記憶回路及び前記ＡＤＣに結合される較正エンジンであって、複数の入力コードを生成するように構成される、前記較正エンジンと、
    前記較正エンジンに結合され、前記複数の入力コードのうちの入力コードに応答して前記較正信号を生成するように構成される、デジタルアナログコンバータ（ＤＡＣ）と、
    を更に含む、デバイス。

Images