JP5074602B2 - デジタル−アナログ変換器における動的回路エレメント選択のための装置および方法 - Google Patents
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Description
以下に、本願出願の当初の特許請求の範囲に記載された発明を付記する。
[1]
入力データを受け取り、前記入力データに基づいてアサートされる複数の第1の信号を提供するための第1の回路と、
前記複数の第1の信号を受け取り、複数の回路エレメントを選択するために使用される複数の第2の信号を提供するための第2の回路と、
前記入力データの分数のデータ重みを使用して、前記第2の回路に対する制御を生成するための第3の回路と
を具備し、
前記第2の回路は、前記第3の回路からの前記制御に基づいて、前記複数の第2の信号に対して、前記複数の第1の信号をマッピングする装置。
[2]
前記分数のデータ重みは、ゼロ以上と前記入力データの値以下の間の値である、[1]の装置。
[3]
前記分数のデータ重みは、最も近い整数へ切り上げまたは下げられる、[2]の装置。
[4]
前記分数のデータ重みは、前記最も近い整数へ切り上げまたは下げられた前記入力データの2分の1である、[3]の装置。
[5]
前記複数の第2の信号は、連続の順序で、前記複数の回路エレメントを選択する、[1]の装置。
[6]
前記第1の回路は、前記入力データに基づいていくらかの第1の信号をアサートし、アサートされる第2の信号の数は、アサートされる第1の信号の数と等しい、[1]の装置。
[7]
前記第1の回路は、前記入力データについてサーモメータデコーディングを実行するように構成されており、前記複数の第1の信号としてサーモメータデコードされた信号を提供するように構成されている、[1]の装置。
[8]
前記第2の回路は、複数のマルチプレクサを含み、それぞれのマルチプレクサは、異なる順序で前記複数の第1の信号を受け取るように構成されており、前記複数の第2の信号のうちの一つを提供するように構成されている、[1]の装置。
[9]
前記複数のマルチプレクサは、前記第3の回路からの前記制御を受け取り、前記第2の信号として、前記制御によって決定された量により循環された前記複数の第1の信号を提供するように構成されている、[8]の装置。
[10]
前記複数の第1の信号は、前記入力信号の前記分数のデータ重みの値と等しい量によって循環される、[9]の装置。
[11]
前記第3の回路は、
前記制御の現在値を記憶するレジスタと、
前記入力データを受け取り、制御データを提供するためのデータコントローラと、
前記データコントローラからの前記制御データおよび前記レジスタからの前記制御の現在値を合計し、前記レジスタに対して前記制御の新しい値を提供する加算器と
を含む、[1]の装置。
[12]
前記制御データは、前記入力データの前記分数のデータ重みである、[11]の装置。
[13]
前記データコントローラは、前記制御データの丸めを制御するために前記加算器に対してキャリーインを提供し、前記加算器は、前記レジスタに対して前記制御の新しい値を提供するために、前記制御データ、前記制御の現在値、前記キャリーインを合計するように構成されている、[11]の装置。
[14]
前記データコントローラは、
所望の丸めモードを示すモード選択信号に基づいて、「0」または前記入力データの第1のビットとしての前記キャリーインを生成するように構成されている第1のロジック装置と、
前記入力データの第2のビットとしての前記制御データの第1のビットを生成するように構成されている第2のロジック装置と、
前記入力データの第3のビットとしての前記制御データの第2のビットを生成するように構成されている第3のロジック装置と、
「0」としての前記制御データの第3のビットを生成するように構成されている第4のロジック装置と
を含む、[13]の装置。
[15]
前記第1ないし第4のロジック装置は、複数のマルチプレクサである、[14]の装置。
[16]
入力データを受け取り、前記入力データに基づいてアサートされる複数の第1の信号を提供するための第1の回路と、
前記複数の第1の信号を受け取り、複数の回路エレメントを選択するために使用される複数の第2の信号を提供するための第2の回路と、
前記入力データの分数のデータ重みを使用して、前記第2の回路に対する制御を生成するための第3の回路と
を具備し、
前記第2の回路は、前記第3の回路からの前記制御に基づいて、前記複数の第2の信号に対して、前記複数の第1の信号をマッピングする
集積回路。
[17]
前記分数のデータ重みは、ゼロ以上と前記入力データの値以下の間の値であり、最も近い整数へ切り上げまたは下げられる、[16]の集積回路。
[18]
前記第1の回路は、前記入力データについてサーモメータデコーディングを実行するように構成されており、前記複数の第1の信号としてサーモメータデコードされた信号を提供する、[16]の集積回路。
[19]
前記第2の回路は、
前記第3の回路から前記制御を受け取り、前記複数の第2の信号として、前記入力データの前記分数のデータ重みの値と等しい量によって循環された、前記複数の第1の信号を提供するための複数のマルチプレクサをさらに具備する、[16]の集積回路。
[20]
前記第3の回路は、
前記制御の現在値を記憶するためのレジスタと、
前記入力データを受け取り、制御データを提供するためのデータコントローラと、
前記データコントローラからの前記制御データと前記レジスタからの前記制御の現在値とを受け取って合計し、前記レジスタに対して前記制御の新しい値を提供するための加算器と
を含み、
前記制御データは、前記入力データの前記分数のデータ重みである
[16]の集積回路。
[21]
前記データコントローラは、さらに、前記制御データの丸めを制御するために、前記加算器にキャリーインを提供するように構成されており、前記加算器は、前記制御データ、前記制御の現在値、および前記キャリーインを合計し、前記レジスタに前記制御の新しい値を提供する、[20]の集積回路。
[22]
入力データに基づいて、複数の第1の信号のうちのゼロ以上をアサートすること、
前記入力データの分数のデータ重みを使用して制御を生成すること、
前記制御に基づいて、複数の第2の信号に対して前記複数の第1の信号をマッピングすること、
前記複数の第2の信号に基づいて、複数の回路エレメントのゼロ以上を選択すること
を含む方法。
[23]
最も近い整数に切り上げまたは切り下げられた、ゼロ以上と前記入力データの値以下の間の値としての前記分数のデータ重みを提供することをさらに具備する、[22]の方法。
[24]
前記複数の第1の信号のうちのゼロ以上をアサートすることは、前記入力データのサーモメータデコーディングに基づいて、前記複数の第1の信号のうちのゼロ以上をアサートすることを含む、[22]の方法。
[25]
前記複数の第2の信号に対して前記複数の第1の信号をマッピングすることは、前記複数の第2の信号として、前記入力データの前記分数のデータ重みと等しい量によって循環された、前記複数の第1の信号を提供することを含む、[22]の方法。
[26]
前記制御の新しい値を求めるために、前記入力データの前記分数のデータ重みとともに前記制御の現在値を累積することをさらに具備する、[22]の方法。
[27]
入力データに基づいて、複数の第1の信号のうちのゼロ以上をアサートするための手段と、
前記入力データの分数のデータ重みを使用して制御を生成するための手段と、
前記制御に基づいて、複数の第2の信号に対して、前記複数の第1の信号をマッピングするための手段と、
前記複数の第2の信号に基づいて、複数の回路エレメントのうちのゼロ以上を選択するための手段と
を具備する、装置。
[28]
最も近い整数に切り上げまたは切り下げられた、ゼロ以上と前記入力データの値以下の間の値としての前記分数のデータ重みを提供するための手段をさらに具備する、[27]の装置。
[29]
前記複数の第1の信号のうちのゼロ以上をアサートするための手段は、前記入力データのサーモメータデコーディングに基づいて、前記複数の第1の信号のうちのゼロ以上をアサートするように構成されている、[27]の装置。
[30]
前記複数の第2の信号に対して前記複数の第1の信号をマッピングするための手段は、前記複数の第2の信号として、前記入力データの前記分数のデータ重みと等しい量によって循環された、前記複数の第1の信号を提供するように構成されている、[27]の装置。
[31]
前記制御の新しい値を求めるために、前記入力データの前記分数のデータ重みとともに前記制御の現在値を累積するための手段をさらに具備する、[27]の装置。
[32]
デジタル入力データをアナログ出力データに変換するためのデジタル−アナログ変換機(DAC)において、
前記アナログ出力信号を生成するように構成されている、等しいサイズの第1の複数の回路エレメントと、
前記デジタル入力データの少なくとも第1の部分を受け取り、複数の第1の信号を提供するための第1のサーモメータデコーダと、
前記複数の第1の信号を受け取り、前記第1の複数の回路エレメントを選択するための複数の第2の信号を提供するための第1のダイナミックエレメントマッチング(DEM)部と
を具備し、前記第1のDEM部は、前記デジタル入力データの前記少なくとも第1の部分の分数のデータ重みに基づいて、前記複数の第2の信号に対して、前記複数の第1の信号をマッピングする、DAC。
[33]
前記第1のDEM部は、
それぞれが異なる順序で前記複数の第1の信号を受け取るように構成されており、前記複数の第2の信号のうちの一つを提供するように構成されている複数のマルチプレクサと、
前記デジタル入力データの前記少なくとも第1の部分の前記分数のデータ重みに基づいて、前記複数のマルチプレクサに対する制御を生成するための制御回路と
を含む、[32]のDAC。
[34]
前記制御回路は、前記制御の新しい値を求めるために、前記制御の現在値とともに前記デジタル入力データの前記少なくとも第1の部分の前記分数のデータ重みを累積する、[33]のDAC。
[35]
前記第1の複数の回路エレメントは、均等量の電流を提供するための複数の電流源を含む、[32]のDAC。
[36]
前記第1の複数の回路エレメントは等しいサイズの複数のキャパシタを含む、[32]のDAC。
[37]
前記アナログ出力信号を生成するように構成されている、等しいサイズの第2の複数の回路エレメントと、
前記デジタル入力データの第2の部分を受け取り、前記第2の複数の回路エレメントを選択するために使用される複数の第3の信号を提供するための第2のサーモメータデコーダと
をさらに具備し、前記デジタル入力データの前記第1および第2の部分は重複がなく、それぞれ前記デジタル入力データの少なくとも1ビットを含む、[32]のDAC。
[38]
前記第2の複数の回路エレメントは等しい量の電流を提供するための複数の電流源を含む、[37]のDAC。
[39]
前記第2の複数の回路エレメントは等しいサイズの複数のキャパシタを含む、[37]のDAC。
[40]
前記アナログ出力信号を生成するように構成されている、等しいサイズの第2の複数の回路エレメントと、
前記デジタル入力データの第2の部分を受け取り、複数の第3の信号を提供するための第2のサーモメータデコーダと、
前記複数の第3の信号を受け取り、前記第2の複数の回路エレメントを選択するために使用される複数の第4の信号を提供するための第2のDEM部と
をさらに具備し、前記デジタル入力データの前記第1および第2の部分は重複せず、それぞれ前記デジタル入力データの少なくとも1ビットを含み、前記第2のDEM部は前記デジタル入力データの前記第2の部分の分数のデータ重みに基づいて前記複数の第4の信号に対して前記複数の第3の信号をマップするように構成される、[32]のDAC。
[41]
前記第2のDEMは、
それぞれが、異なる順序で前記複数の第3の信号を受け取り、前記複数の第4の信号のうちの一つを提供するように構成されている複数のマルチプレクサと、
前記デジタル入力データの前記第2の部分の前記分数のデータ重みに基づいて、前記複数のマルチプレクサに対する制御を生成するための制御回路と
を含む、[40]のDAC。
[42]
前記制御回路は、前記制御の新しい値を求めるために、前記制御の現在値とともに前記デジタル入力データの前記第2の部分の前記分数のデータ重みを累積する、[41]のDAC。
[43]
前記第2の複数の回路エレメントは等しい量の電流を提供する複数の電流源を含む、[40]のDAC。
[44]
前記第2の複数の回路エレメントは複数の等しいサイズのキャパシタを含む、[40]のDAC。
[45]
前記第1および第2の複数の回路エレメントを含み、前記アナログ出力信号を生成するように構成されている回路エレメント配列と、
前記複数の第2または第4の信号のうちの一つに基づいて、前記回路エレメント配列の列を選択するために使用される複数の第5の信号を生成するための列デコーダと、
前記複数の第2または第4の信号のうちの他のものに基づいて、前記回路エレメント配列の行を選択するために使用される複数の第6の信号を生成するための行デコーダと
をさらに具備する、[40]のDAC。
Claims (42)
- 入力データを受け取り、複数の第1の信号を提供するように構成されている第1の回路と、
前記複数の第1の信号を受け取り、複数の回路エレメントを選択するために使用される複数の第2の信号を提供するように構成されている第2の回路と、
前記入力データの分数のデータ重みを使用して、前記第2の回路に対する制御を生成するように構成されている第3の回路と
を具備し、
前記第2の回路は、前記第3の回路からの前記制御に基づいて、前記複数の第2の信号に対して、前記複数の第1の信号をマッピングするように構成されており、
前記第2の回路は、前記複数の第1の信号を循環することにより、前記複数の第2の信号に対して前記複数の第1の信号をマッピングするように構成されており、前記複数の前記第2の信号として、前記循環された複数の第1の信号を提供し、前記複数の第1の信号は前記制御によって決定された量により循環される、
装置。 - 前記分数のデータ重みは、ゼロ以上と前記入力データの値以下の間の値である、請求項1の装置。
- 前記分数のデータ重みは、最も近い整数へ切り上げまたは下げられる、請求項2の装置。
- 前記分数のデータ重みは、前記最も近い整数へ切り上げまたは下げられた前記入力データの2分の1である、請求項3の装置。
- 前記複数の第2の信号は、連続の順序で、前記複数の回路エレメントを選択する、請求項1の装置。
- 前記第1の回路は、前記入力データに基づいていくらかの第1の信号をアサートするように構成されており、アサートされる第2の信号の数は、アサートされる第1の信号の数と等しい、請求項1の装置。
- 前記第1の回路は、前記入力データについてサーモメータデコーディングを実行するように構成されており、前記複数の第1の信号としてサーモメータデコードされた信号を提供するように構成されている、請求項1の装置。
- 前記第2の回路は、複数のマルチプレクサを含み、それぞれのマルチプレクサは、異なる順序で前記複数の第1の信号を受け取るように構成されており、前記複数の第2の信号のうちの一つを提供するように構成されている、請求項1の装置。
- 前記複数の第1の信号は、前記入力信号の前記分数のデータ重みの値と等しい量によって循環される、請求項1の装置。
- 前記第3の回路は、
前記制御の現在値を記憶するように構成されているレジスタと、
前記入力データを受け取り、制御データを提供するように構成されているデータコントローラと、
前記データコントローラからの前記制御データおよび前記レジスタからの前記制御の現在値を受け取って合計し、前記レジスタに対して前記制御の新しい値を提供するように構成されている加算器と
を含む、請求項1の装置。 - 前記制御データは、前記入力データの前記分数のデータ重みである、請求項10の装置。
- 前記データコントローラは、前記制御データの丸めを制御するために前記加算器に対してキャリーインを提供するようにさらに構成されており、前記加算器は、前記レジスタに対して前記制御の新しい値を提供するために、前記制御データ、前記制御の現在値、前記キャリーインを合計するように構成されている、請求項10の装置。
- 前記データコントローラは、
所望の丸めモードを示すモード選択信号に基づいて、「0」または前記入力データの第1のビットとしての前記キャリーインを生成するように構成されている第1のロジック装置と、
前記入力データの第2のビットとしての前記制御データの第1のビットを生成するように構成されている第2のロジック装置と、
前記入力データの第3のビットとしての前記制御データの第2のビットを生成するように構成されている第3のロジック装置と、
「0」としての前記制御データの第3のビットを生成するように構成されている第4のロジック装置と
を含む、請求項12の装置。 - 前記第1ないし第4のロジック装置は、複数のマルチプレクサである、請求項13の装置。
- 入力データを受け取り、複数の第1の信号を提供するように構成されている第1の回路と、
前記複数の第1の信号を受け取り、複数の回路エレメントを選択するために使用される複数の第2の信号を提供するように構成されている第2の回路と、
前記入力データの分数のデータ重みを使用して、前記第2の回路に対する制御を生成するように構成されている第3の回路と
を具備し、
前記第2の回路は、前記第3の回路からの前記制御に基づいて、前記複数の第2の信号に対して、前記複数の第1の信号をマッピングするように構成されており、
前記第2の回路は、前記複数の第1の信号を循環することにより、前記複数の第2の信号に対して前記複数の第1の信号をマッピングするように構成されており、前記複数の前記第2の信号として、前記循環された複数の第1の信号を提供し、前記複数の第1の信号は前記制御によって決定された量により循環される
集積回路。 - 前記分数のデータ重みは、ゼロ以上と前記入力データの値以下の間の値であり、最も近い整数へ切り上げまたは下げられる、請求項15の集積回路。
- 前記第1の回路は、前記入力データについてサーモメータデコーディングを実行するように構成されており、前記複数の第1の信号としてサーモメータデコードされた信号を提供する、請求項15の集積回路。
- 前記第2の回路は、
前記第3の回路から前記制御を受け取り、前記複数の第2の信号として、前記入力データの前記分数のデータ重みの値と等しい量によって循環された、前記複数の第1の信号を提供するように構成されている複数のマルチプレクサをさらに具備する、請求項15の集積回路。 - 前記第3の回路は、
前記制御の現在値を記憶するように構成されているレジスタと、
前記入力データを受け取り、制御データを提供するように構成されているデータコントローラと、
前記データコントローラからの前記制御データと前記レジスタからの前記制御の現在値とを受け取って合計し、前記レジスタに対して前記制御の新しい値を提供するように構成されている加算器と
を含み、
前記制御データは、前記入力データの前記分数のデータ重みである
請求項15の集積回路。 - 前記データコントローラは、さらに、前記制御データの丸めを制御するために、前記加算器にキャリーインを提供するように構成されており、前記加算器は、前記制御データ、前記制御の現在値、および前記キャリーインを合計し、前記レジスタに前記制御の新しい値を提供する、請求項19の集積回路。
- 入力データに基づいて、複数の第1の信号のうちのゼロ以上をアサートすること、
前記入力データの分数のデータ重みを使用して制御を生成すること、
前記制御に基づいて、複数の第2の信号に対して前記複数の第1の信号をマッピングすること、
前記複数の第2の信号に基づいて、複数の回路エレメントのゼロ以上を選択すること
を含み、
前記複数の第2の信号に対して前記複数の第1の信号をマッピングすることは、前記複数の第1の信号を循環することと、前記複数の前記第2の信号として、前記循環された複数の第1の信号を提供することとを含み、前記複数の第1の信号は前記制御によって決定された量により循環される
方法。 - 最も近い整数に切り上げまたは切り下げられた、ゼロ以上と前記入力データの値以下の間の値としての前記分数のデータ重みを提供することをさらに具備する、請求項21の方法。
- 前記複数の第1の信号のうちのゼロ以上をアサートすることは、前記入力データのサーモメータデコーディングに基づいて、前記複数の第1の信号のうちのゼロ以上をアサートすることを含む、請求項21の方法。
- 前記制御の新しい値を求めるために、前記入力データの前記分数のデータ重みとともに前記制御の現在値を累積することをさらに具備する、請求項21の方法。
- 入力データに基づいて、複数の第1の信号のうちのゼロ以上をアサートするための手段と、
前記入力データの分数のデータ重みを使用して制御を生成するための手段と、
前記制御に基づいて、複数の第2の信号に対して、前記複数の第1の信号をマッピングするための手段と、
前記複数の第2の信号に基づいて、複数の回路エレメントのうちのゼロ以上を選択するための手段と
を具備し、
前記複数の第2の信号に対して前記複数の第1の信号をマッピングするための手段は、前記複数の第1の信号を循環し、前記複数の前記第2の信号として、前記循環された複数の第1の信号を提供するように構成されており、前記複数の第1の信号は前記制御によって決定された量により循環される
装置。 - 最も近い整数に切り上げまたは切り下げられた、ゼロ以上と前記入力データの値以下の間の値としての前記分数のデータ重みを提供するための手段をさらに具備する、請求項25の装置。
- 前記複数の第1の信号のうちのゼロ以上をアサートするための手段は、前記入力データのサーモメータデコーディングに基づいて、前記複数の第1の信号のうちのゼロ以上をアサートするように構成されている、請求項25の装置。
- 前記制御の新しい値を求めるために、前記入力データの前記分数のデータ重みとともに前記制御の現在値を累積するための手段をさらに具備する、請求項25の装置。
- デジタル入力データをアナログ出力データに変換するためのデジタル−アナログ変換機(DAC)において、
前記アナログ出力信号を生成するように構成されている、等しいサイズの第1の複数の回路エレメントと、
前記デジタル入力データの少なくとも第1の部分を受け取り、複数の第1の信号を提供するように構成されている第1のサーモメータデコーダと、
前記複数の第1の信号を受け取り、前記第1の複数の回路エレメントを選択するための複数の第2の信号を提供するように構成されている第1のダイナミックエレメントマッチング(DEM)部と
を具備し、前記第1のDEM部は、前記デジタル入力データの前記少なくとも第1の部分の分数のデータ重みに基づいて、前記複数の第2の信号に対して、前記複数の第1の信号をマッピングするように構成されており、
前記第1のDEMは、前記複数の第1の信号を循環することにより、前記複数の第2の信号に対して前記複数の第1の信号をマッピングするように構成されており、前記複数の前記第2の信号として、前記循環された複数の第1の信号を提供し、前記複数の第1の信号は前記分数のデータ重みによって決定された量により循環される、
DAC。 - 前記第1のDEM部は、
それぞれが異なる順序で前記複数の第1の信号を受け取るように構成されており、前記複数の第2の信号のうちの一つを提供するように構成されている複数のマルチプレクサと、
前記デジタル入力データの前記少なくとも第1の部分の前記分数のデータ重みに基づいて、前記複数のマルチプレクサに対する制御を生成するように構成されている制御回路と
を含む、請求項29のDAC。 - 前記制御回路は、前記制御の新しい値を求めるために、前記制御の現在値とともに前記デジタル入力データの前記少なくとも第1の部分の前記分数のデータ重みを累積するように構成されている、請求項30のDAC。
- 前記第1の複数の回路エレメントは、均等量の電流を提供するように構成されている複数の電流源を含む、請求項29のDAC。
- 前記第1の複数の回路エレメントは等しいサイズの複数のキャパシタを含む、請求項29のDAC。
- 前記アナログ出力信号を生成するように構成されている、等しいサイズの第2の複数の回路エレメントと、
前記デジタル入力データの第2の部分を受け取り、前記第2の複数の回路エレメントを選択するために使用される複数の第3の信号を提供するように構成されている第2のサーモメータデコーダと
をさらに具備し、前記デジタル入力データの前記第1および第2の部分は重複がなく、それぞれ前記デジタル入力データの少なくとも1ビットを含む、請求項29のDAC。 - 前記第2の複数の回路エレメントは等しい量の電流を提供するように構成されている複数の電流源を含む、請求項34のDAC。
- 前記第2の複数の回路エレメントは等しいサイズの複数のキャパシタを含む、請求項34のDAC。
- 前記アナログ出力信号を生成するように構成されている、等しいサイズの第2の複数の回路エレメントと、
前記デジタル入力データの第2の部分を受け取り、複数の第3の信号を提供するように構成されている第2のサーモメータデコーダと、
前記複数の第3の信号を受け取り、前記第2の複数の回路エレメントを選択するために使用される複数の第4の信号を提供するように構成されている第2のDEM部と
をさらに具備し、前記デジタル入力データの前記第1および第2の部分は重複せず、それぞれ前記デジタル入力データの少なくとも1ビットを含み、前記第2のDEM部は前記デジタル入力データの前記第2の部分の分数のデータ重みに基づいて前記複数の第4の信号に対して前記複数の第3の信号をマップするように構成される、請求項29のDAC。 - 前記第2のDEMは、
それぞれが、異なる順序で前記複数の第3の信号を受け取り、前記複数の第4の信号のうちの一つを提供するように構成されている複数のマルチプレクサと、
前記デジタル入力データの前記第2の部分の前記分数のデータ重みに基づいて、前記複数のマルチプレクサに対する制御を生成するように構成されている制御回路と
を含む、請求項37のDAC。 - 前記制御回路は、前記制御の新しい値を求めるために、前記制御の現在値とともに前記デジタル入力データの前記第2の部分の前記分数のデータ重みを累積するように構成されている、請求項38のDAC。
- 前記第2の複数の回路エレメントは等しい量の電流を提供するように構成されている複数の電流源を含む、請求項37のDAC。
- 前記第2の複数の回路エレメントは複数の等しいサイズのキャパシタを含む、請求項37のDAC。
- 前記第1および第2の複数の回路エレメントを含み、前記アナログ出力信号を生成するように構成されている回路エレメント配列と、
前記複数の第2または第4の信号のうちの一つに基づいて、前記回路エレメント配列の列を選択するために使用される複数の第5の信号を生成するように構成されている列デコーダと、
前記複数の第2または第4の信号のうちの他のものに基づいて、前記回路エレメント配列の行を選択するために使用される複数の第6の信号を生成するように構成されている行デコーダと
をさらに具備する、請求項37のDAC。
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