KR101178082B1

KR101178082B1 - 회로 소자들을 동적으로 선택하는 회로 및 방법

Info

Publication number: KR101178082B1
Application number: KR1020097024122A
Authority: KR
Inventors: 하이크-타니엘 다바크; 진 에이치 맥칼리스터; 동원 서
Original assignee: 퀄컴 인코포레이티드
Priority date: 2007-05-03
Filing date: 2008-05-02
Publication date: 2012-08-30
Also published as: KR20100007881A; JP5086428B2; EP2151057A1; JP2010526519A; EP2151057B1; ATE545986T1; WO2008137752A1; CN101675591B; US8094052B2; US20080272948A1; KR20120093256A; TW200849085A; CN101675591A

Abstract

부정합을 컴배팅하기 위해 회로 소자들을 동적으로 선택하는 기술들이 설명된다. 하나의 디자인에서, 장치는 제 1 회로, 제 2 회로 및 제 3 회로를 포함한다. 제 1 회로는 입력 데이터를 수신하고 그 입력 데이터에 기초하여 예를 들어 서모미터 디코딩으로 어써트되는 제 1 신호들을 제공한다. 제 2 회로는 제 1 신호들을 수신하고 회로 소자들, 예를 들어, 전류원들, 커패시터들, 저항기들 등을 선택하는데 이용된 제 2 신호들을 제공한다. 제 3 회로는 제 2 회로에 대한 제어를 생성하고, 이 제어에 기초하여 제 2 회로는 제 1 신호들을 제 2 신호들에 맵핑한다. 하나의 디자인에서, 제 2 회로는 일 세트의 멀티플렉서들 및 일 제어 회로를 포함한다. 멀티플렉서들은 제어에 의해 결정된 양만큼 순환 회전된 제 1 신호들을 제 2 신호들로서 제공한다. 제어 회로는 제어 데이터 (예를 들어, 입력 데이터, 의사-랜덤 데이터 또는 고정된 값) 를 현재의 제어 값과 누산하여 새로운 제어 값을 획득한다.

회로 소자, 서모미터 디코더, 멀티플렉서, 레지스터, 저항기

Description

회로 소자들을 동적으로 선택하는 회로 및 방법{CIRCUIT AND METHOD FOR DYNAMICALLY SELECTING CIRCUIT ELEMENTS}

Ⅰ. 35 U.S.C.§119 에 따른 우선권 주장

본 특허출원은 2007년 5월 3일자로 출원되고 본 특허출원의 양수인에게 양도되며 본원에 참조에 의해 명백히 포함된, 발명의 명칭이 "Zero-position-based Data Weight Average (DWA)" 인 가출원번호 제60/915,906호에 대해 우선권 주장한다.

배경

Ⅰ. 분야

본 개시물은 일반적으로 전자 회로들에 관한 것으로, 더 상세하게는 회로 소자들을 동적으로 선택하는 기술에 관한 것이다.

Ⅱ. 배경

오디오, 비디오, 데이터 변환 등과 같은 다양한 애플리케이션들을 위해 디지털-아날로그 변환기 (DAC; Digital-to-Analog Converter) 가 광범위하게 이용된다. DAC 는 디지털 입력 데이터를 수신하고 아날로그 출력 신호를 제공한다. DAC 의 성능은 THD (Total Harmonic Distortion), SFDR (Spurious Free Dynamic Range), SNR (Signal-to-Noise Ratio) 등과 같은 다양한 동적 사양에 의해 정량화될 수도 있다.

N-비트 DAC 는 N 개의 이진 가중화된 회로 소자들로 구현될 수도 있으며, 여기서 회로 소자는 전류원, 커패시터, 저항기 등일 수도 있다. 이진 가중화로 인해, 가장 작은 회로 소자는 1 개의 유닛의 사이즈를 갖고, 그 다음의 가장 작은 회로 소자는 2 개의 유닛들의 사이즈를 가지며, 등등이고, 가장 큰 회로 소자는 2^N-1 개의 유닛들의 사이즈를 갖는다. 각 샘플 주기에서, N 개의 회로 소자들 중 0 개 이상은 디지털 입력 데이터 값에 의해 선택되며 그 샘플 주기에 대한 아날로그 출력 값을 생성하는데 이용될 수도 있다. DAC 의 성능은 N 개의 이진 가중화된 회로 소자들의 사이즈의 정확성에 의존한다. 가장 큰 회로 소자의 사이즈가 가장 작은 회로 소자의 사이즈의 2^N-1 배이기 때문에, 이들 회로 소자들을 정확하게 정합하기가 어려울 수도 있다. 따라서, 이진 가중화된 DAC 의 성능이 상대적으로 나쁠 수도 있다.

N-비트 DAC 는 또한 동일 사이즈의 2^N-1 개의 회로 소자들로 구현될 수도 있다. 각 샘플 주기에서, x 의 디지털 입력 데이터 값은 x 개의 회로 소자들을 선택하여 그 샘플 주기에 대한 아날로그 출력 값을 생성할 수도 있다. 회로 소자들 모두가 동일한 사이즈를 갖기 때문에, 이들 회로 소자들을 정합하기가 더 쉬울 수도 있다. 그렇기는 하지만, 2^N-1 개의 회로 소자들이 얼마나 밀접하게 정합될 수 있는지에 대해 제한이 존재할 수도 있다. 따라서, 통상적으로 이들 회로 소자들 간에는 약간의 부정합이 존재한다. 부정합의 존재 시에 성능을 향상시키기 위해, 회로 소자들은 부정합으로 인한 에러가 형상화(shape)되고 대역 밖으로 밀어내질 수도 있도록 하는 방식으로 선택될 수도 있다.

따라서, 회로 소자 부정합으로 인한 해로운 효과를 완화시키기 위하여 회로 소자들을 동적으로 선택하는 기술이 당업계에 필요하다.

개요

회로 소자 부정합으로 인한 해로운 효과를 완화시키기 위하여 회로 소자들을 동적으로 선택하는 기술이 본원에 설명된다. 일 양태에 의하면, 장치는 제 1 회로, 제 2 회로 및 제 3 회로를 포함한다. 제 1 회로는 입력 데이터를 수신하고 그 입력 데이터에 기초하여 어써트 (assert) 되는 복수의 제 1 신호들을 제공한다. 제 1 회로는 입력 데이터에 대해 서모미터 디코딩 (thermometer decoding) 을 수행하고 그 입력 데이터에 기초하여 소정 수의 제 1 신호들을 어써트할 수도 있다. 제 2 회로는 복수의 제 1 신호들을 수신하고 복수의 회로 소자들, 예를 들어, 전류원들, 커패시터들, 저항기들 등을 선택하는데 이용된 복수의 제 2 신호들을 제공한다. 제 3 회로는 제 2 회로에 대한 제어를 생성하고, 이 제어에 기초하여 제 2 회로는 복수의 제 1 신호들을 복수의 제 2 신호들에 맵핑한다.

하나의 디자인에서, 제 2 회로는 복수의 멀티플렉서들 및 일 제어 회로를 포함한다. 각 멀티플렉서는 복수의 제 1 신호들을 상이한 순서로 수신하고 복수의 제 2 신호들 중 하나를 제공한다. 복수의 멀티플렉서들은 상기 제어에 의해 결정된 양만큼 순환 회전된 복수의 제 1 신호들을 복수의 제 2 신호들로서 제공한다. 제어 회로는 제어 데이터를 현재의 제어값과 누산하여 새로운 제어값을 획득한다. 제어 데이터는 (데이터 가중 평균화를 위한) 입력 데이터, 의사-랜덤 데이터, 제로(zero)가 아닌 고정값, 제로 값 등일 수도 있다.

본 개시물의 다양한 양태들 및 특징들이 이하 더 상세하게 설명된다.

도면의 간단한 설명

도 1 은 서모미터 디코딩을 구비한 DAC 의 블록도를 도시한다.

도 2 는 데이터 가중 평균화 (DWA; Data Weighted Averaging) 를 구비한 DAC 의 블록도를 도시한다.

도 3a 는 DWA 유닛의 디자인을 도시한다.

도 3b 는 도 3a 에서의 선택 신호 생성기의 블록도를 도시한다.

도 4 는 동적 소자 정합 (DEM; Dynamic Element Matching) 을 구비한 DAC 의 블록도를 도시한다.

도 5a 는 DEM 유닛 내의 신호 맵핑 회로의 블록도를 도시한다.

도 5b, 도 5c 및 도 5d 는 각각 0, 1 및 2 의 제어 값들에 대한 제 1/디코딩된 신호들의 제 2/선택 신호들로의 맵핑을 도시한다.

도 6 은 DEM 유닛 내의 제어 회로의 블록도를 도시한다.

도 7 은 회로 소자들을 동적으로 선택하는 프로세스를 도시한다.

도 8 은 DEM 을 구비한 DAC 의 블록도를 도시한다.

도 9 는 무선 통신 디바이스의 블록도를 도시한다.

상세한 설명

본원에 설명된 동적 소자 선택 기술들은 DAC, 시그마-델타 (

) DAC, 아 날로그-디지털 변환기 (ADC; Analog-to-Digital Converter),

ADC, 필터 등과 같은 다양한 회로들에 대해 이용될 수도 있다. 명료함을 위해, 이 기술들은 DAC 에 대해 후술된다.

도 1 은 서모미터 디코딩 (thermometer decoding) 을 구비한 DAC (100) 의 블록도를 도시한다. DAC (100) 는 서모미터 디코더 (110) 및 출력 회로 (120) 를 포함한다. 서모미터 디코더 (110) 는 N-비트 입력 데이터를 수신하고 K 개의 선택 신호들 (Sel₀ 내지 Sel_K-1) 을 제공하며, 여기서 N 〉1 이고 K = 2^N 이다. "신호들", "라인들 (lines)", "와이어들" 등의 용어들은 종종 상호교환가능하게 사용된다. 각 샘플 주기에서, 서모미터 디코더 (110) 는 x 의 입력 데이터 값을 수신하고, 처음의 x 개의 선택 신호들 (Sel₀ 내지 Sel_x-1) 을 어써트하며, 나머지 K - x 개의 선택 신호들 (Sel_x 내지 Sel_K-1) 을 디어써트 (de-assert) 할 수도 있다. 각 샘플 주기에서 어써트하기 위한 선택 신호들의 수는 입력 데이터 값에 의존할 수도 있다. 또한, 선택 신호들은 처음의 x 개의 선택 신호들이 x 의 입력 데이터 값에 대해 어써트되도록 미리 결정된 순서로 어써트될 수도 있다.

출력 회로 (120) 는 K 개의 선택 신호들 (Sel₀ 내지 Sel_K-1) 을 각각 수신하는 K 개의 회로 소자들 (122a 내지 122k) 을 포함한다. 각 회로 소자 (122) 는 전류원, 스위치, 커패시터, 저항기 등 또는 이들의 임의의 조합을 포함할 수도 있다. 각 회로 소자 (122) 는 각 회로 소자의 선택 신호가 어써트될 때 인에이블 되고 각 회로 소자의 선택 신호가 디어써트될 때 디스에이블될 수도 있다. 각 회로 소자 (122) 는 인에이블될 때 각 회로 소자의 출력을 합산기 (124) 에 제공한다. 합산기 (124) 는 K 개의 회로 소자들 (122a 내지 122k) 모두의 출력을 합산하고 아날로그 출력 신호를 제공한다.

서모미터 디코더 (110) 는 상기 설명한 바와 같이, 입력 데이터에 기초하여 K 개의 선택 신호들을 규칙적/정적인 방식으로 어써트할 수도 있다. K 개의 회로 소자들 (122a 내지 122k) 은 그 후 규칙적인 방식으로 선택될 것이다. 예를 들어, 1 의 입력 데이터 값은 항상 회로 소자 (122a) 를 선택할 수도 있고, 2 의 입력 데이터 값은 항상 회로 소자들 (122a 및 122b) 을 선택할 수도 있으며, 등등이다. K 개의 회로 소자들에 있어서 부정합이 존재할 수도 있기 때문에, 이들 회로 소자들의 규칙적인 선택은 저하된 성능, 예를 들어, 열등한 THD 를 갖는 아날로그 출력 신호를 초래할 수도 있다.

도 2 는 데이터 가중 평균화 (DWA; Data Weighted Averaging) 를 구비한 DAC (200) 의 블록도를 도시한다. DAC (200) 는 DWA 유닛 (210) 및 출력 회로 (220) 를 포함한다. DWA 유닛 (210) 은 N-비트 입력 데이터를 수신하고 K 개의 선택 신호들 (Sel₀ 내지 Sel_K-1) 을 제공한다. 각 샘플 주기에서, DWA 유닛 (210) 은 x 의 입력 데이터 값을 수신하고 K 개의 선택 신호들 중 x 개를 어써트할 수도 있다. 각 샘플 주기에서 어써트하기 위한 선택 신호들의 수는 입력 데이터 값에 의존할 수도 있다. 그러나, 선택 신호들은 이하 설명한 바와 같이, 현 재의 입력 데이터 값은 물론 DWA 유닛 (210) 의 현재 상태에 기초하여 상이한 순서로 어써트될 수도 있다. 출력 회로 (220) 는 K 개의 회로 소자들 (222a 내지 222k) 및 합산기 (224) 를 포함한다. K 개의 회로 소자들 (222) 은 DWA 유닛 (210) 으로부터의 K 개의 선택 신호들에 의해 동적으로 선택될 수도 있다.

도 3a 는 N = 3 이고 K = 8 인 경우의 도 2 에서의 DWA 유닛 (210) 의 디자인을 도시한다. 이 디자인에서, DWA 유닛 (210) 은 8 개의 선택 신호들 (Sel₀ 내지 Sel₇) 을 각각 생성하는 8 개의 선택 신호 생성기들 (310a 내지 310h) 을 포함한다. 생성기들 (310a 내지 310h) 은 또한 각각 생성기들 (G₀ 내지 G₇) 로도 지칭된다.

도 3b 는 3-비트 합산기 (312) 및 3-비트 레지스터 (314) 를 포함하는 선택 신호 생성기 (310a) 의 블록도를 도시한다. 합산기 (312) 는 3-비트 입력 데이터 값을 수신하여 레지스터 (314) 로부터의 3-비트 저장된 값과 합산하며, 3-비트 결과를 레지스터 (314) 에 제공한다. 합산기 (312) 는 입력 데이터 값을 저장된 값과 합산할 때 오버플로우가 존재한다면 선택 신호 Sel₀ 을 어써트하고 오버플로우가 존재하지 않는다면 선택 신호 Sel₀ 을 디어써트한다.

도 3a 로 다시 돌아가면, 생성기들 (G₀ 내지 G₇) 각각은 도 3b 에 도시한 것처럼 구현될 수도 있다. 생성기들 (G₀ 내지 G₇) 내의 레지스터들은 라인 320 에 도시한 것처럼, 각각 7 에서 0 으로의 점진적으로 감소하는 값들로 초기화될 수도 있다. 도 3a 에 도시된 예에서, 제 1 입력 데이터 값은 4 이고, 각 생성기 내의 레지스터에는 4 가 가산되며, 생성기들 (G₀ 내지 G₇) 에 대한 업데이트된 레지스터 값들은 라인 322 에 도시된다. 생성기들 (G₀ 내지 G₃) 내의 레지스터들은 4 가 가산될 때 오버플로우고, 선택 신호들 (Sel₀ 내지 Sel₃) 이 어써트된다. 제 2 입력 데이터 값은 2 이고, 각 생성기 내의 레지스터에는 2 가 가산되며, 생성기들 (G₀ 내지 G₇) 에 대한 업데이트된 레지스터 값들은 라인 324 에 도시된다. 생성기들 (G₄ 및 G₅) 내의 레지스터들은 2 가 가산될 때 오버플로우고, 선택 신호들 (Sel₄ 및 Sel₅) 이 어써트된다. 제 3 입력 데이터 값은 3 이고, 각 생성기 내의 레지스터에는 3 이 가산되며, 생성기들 (G₀ 내지 G₇) 에 대한 업데이트된 레지스터 값들은 라인 326 에 도시된다. 생성기들 (G₀, G₆ 및 G₇) 내의 레지스터들은 3 이 가산될 때 오버플로우고, 선택 신호들 (Sel₀, Sel₆ 및 Sel₇) 이 어써트된다.

도 3a 및 도 3b 에서의 DWA 디자인은 8 개의 회로 소자들을 통하여 순환하고 입력 데이터 값에 의해 나타낸 것만큼 많은 회로 소자들을 선택한다. 생성기들 (G₀ 내지 G₇) 내의 8 개의 레지스터들은 DWA 유닛 (210) 의 현재 상태를 저장한다. 어써트되는 마지막 (또는 최우측) 선택 신호는 제로 포지션으로 지칭되는 제로 값을 가진 레지스터에 의해 나타내진다. 새로운 입력 데이터 값이 수신될 때마다, 현재의 제로 포지션의 바로 우측에 있는 선택 신호에서 시작하여 0 개 이상의 선택 신호들이 어써트된다. 어써트하기 위한 선택 신호들의 수, 및 그에 따라 제로 포지션을 시프팅하기 위한 공간들의 수는 입력 데이터 값에 의존한다. 새로운 제로 포지션은 이전의 제로 포지션에 현재의 입력 데이터 값을 더한 것과 같다. 제로 포지션은 입력 데이터 값에 기초하여 좌측에서 우측으로 시프팅되며 최우측 포지션에 도달한 후에 좌측으로 랩어라운드한다.

제로 포지션은 8 개의 생성기들 (G₀ 내지 G₇) 에 대응하는 8 개의 가능한 공간들 중 하나에 있을 수도 있다. 따라서, 현재의 제로 포지션에 따라, 주어진 입력 데이터 값을 나타내기 위한 8 개의 상이한 방식들이 존재한다. 어느 선택 신호들이 어써트될지 (및 그에 따라 어느 회로 소자들이 선택될지) 는 레지스터들의 상태에 기초하여 입력 데이터를 나타내는 상이한 가능한 방식들을 통하여 의사-랜덤화된다.

도 3a 및 도 3b 에서의 DWA 디자인은 N-비트 DAC 에 대해 K 개의 N-비트 가산기들 및 K 개의 N-비트 레지스터들을 이용한다. 레지스터들은 DAC 의 성능에 악영향을 끼칠 수도 있는 강한 디지털 스위칭 잡음을 생성할 수도 있다. 또한, DWA 유닛은 제한된 구성가능성을 갖는다.

도 4 는 동적 소자 정합 (DEM) 으로도 지칭되는 동적 소자 선택을 구비한 DAC (400) 의 디자인의 블록도를 도시한다. 이 디자인에서, DAC (400) 는 서모미터 디코더 (410), DEM 유닛 (420) 및 출력 회로 (450) 를 포함한다. 서모미터 디코더 (410) 는 N-비트 입력 데이터를 수신하고 K 개의 디코딩된 신호들 (Th₀ 내지 Th_K-1) 을 제공한다. 서모미터 디코더 (410) 는 도 1 의 서모미터 디코더 (110) 에 대해 상기 설명한 것처럼 동작할 수도 있다. DEM 유닛 (420) 은 K 개의 디코딩된 신호들 및 가능하다면 입력 데이터를 수신하고 K 개의 선택 신호들 (Sel₀ 내지 Sel_K-1) 을 제공한다. 출력 회로 (450) 는 K 개의 선택 신호들을 수신하고 아날로그 출력 신호를 생성한다. 출력 회로 (450) 는 도 1 의 출력 회로 (120) 에 대해 상기 설명한 바와 같이, K 개의 선택 신호들에 의해 선택될 수도 있는 K 개의 회로 소자들을 포함할 수도 있다.

도 4 에 도시된 디자인에서, DEM 유닛 (420) 은 신호 맵핑 회로 (430) 및 제어 회로 (440) 를 포함한다. 신호 맵핑 회로 (430) 는 서모미터 디코더 (410) 로부터 K 개의 디코딩된 신호들을 수신하고 이들 신호들을 재배열하여 의사-랜덤화를 달성한다. K 개의 디코딩된 신호들을 상이한 방식으로 재배열함으로써 상이한 회로 동작 (behavior) 이 획득될 수도 있다. 예를 들어, 신호 맵핑 회로 (430) 는 이하 설명한 것처럼 K 개의 디코딩된 신호들을 순환 회전하여 도 3a 에 도시된 DWA 동작을 달성할 수도 있다. 제어 회로 (440) 는 신호 맵핑 회로 (430) 의 동작을 지시하고 K 개의 선택 신호들이 생성되는 방법에 영향을 미치는 제어 Z 를 생성한다. 제어 회로 (440) 는 이하 설명한 바와 같이, 다수의 동작 모드들을 유연하게 지원할 수도 있다.

도 5a 는 도 4 의 DEM 유닛 (420) 내의 신호 맵핑 회로 (430) 의 디자인의 블록도를 도시한다. 도 5a 는 N = 3 이고 K = 8 인 경우의 디자인을 도시한다. 서모미터 디코더 (410) 는 3-비트 입력 데이터 (D₀, D₁ 및 D₂) 를 수신하고 8 개의 디코딩된 신호들 (Th₀내지 Th₇) 을 생성한다. 서모미터 디코더 (410) 는 입력 데이터 값에 기초하여, 디코딩된 신호 (Th₀) 에서 시작하여 미리 결정된 순서로 디코딩된 신호들을 어써트한다. 표 1 은 각각의 가능한 3-비트 입력 데이터 값에 대한 8 개의 디코딩된 신호들 (Th₀ 내지 Th₇) 의 로직 값을 제시한다.

표 1 에 도시한 바와 같이, 서모미터 디코더 (410) 는 1 의 입력 데이터 값에 대해 단지 하나의 디코딩된 신호 (Th₀) 를 어써트하고, 2 의 입력 데이터 값에 대해 2 개의 디코딩된 신호들 (Th₀ 및 Th₁) 을 어써트하며, 등등이고, 7 의 입력 데이터 값에 대해 7 개의 디코딩된 신호들 (Th₀ 내지 Th₆) 을 어써트한다.

신호 맵핑 회로 (430) 는 8 개의 디코딩된 신호들 (Th₀ 내지 Th₇) 을 수신하고 8 개의 선택 신호들 (Sel₀ 내지 Sel₇) 을 제공한다. 도 5a 에 도시된 디자인에서, 신호 맵핑 회로 (430) 는 멀티플렉서 0 내지 멀티플렉서 7 로도 각각 지칭되는 8 개의 8×1 멀티플렉서들 (Mux; 530a 내지 530h) 을 포함한다. 각 멀티플렉서는 서모미터 디코더 (410) 로부터 8 개의 디코딩된 신호들 (Th₀ 내지 Th₇) 모두를 수신하는 8 개의 입력들을 갖는다. 그러나, 8 개의 디코딩된 신호들 (Th₀ 내지 Th₇) 은 어써트되는 선택 신호들의 회전을 달성하기 위해 멀티플렉서 0 내지 멀티플렉서 7 에 상이한 순서로 제공된다.

8 개의 디코딩된 신호들은 8-소자 세트 T₀ = {Th₀, Th₁, Th₂, Th₃, Th₄, Th₅, Th₆, Th₇} 에 의해 표시될 수도 있다. 8 개의 디코딩된 신호들의 m 포지션들에 의한 순환 회전은 세트 T₀ 에서 처음의 m 개의 소자들을 획득하고 이들 m 개의 소자들을 세트 T₀ 의 마지막으로 이동시켜 순환 회전된 세트 T_m 을 획득함으로써 달성될 수도 있다. 예를 들어, 1 포지션의 순환 회전은 T₁ = {Th₁, Th₂, Th₃, Th₄, Th₅, Th₆, Th₇, Th₀} 로서 주어질 수도 있다. 8 개의 디코딩된 신호들 (Th₀ 내지 Th₇) 은 각각 멀티플렉서 0 내지 멀티플렉서 7 의 입력 0 에 직접 제공된다. 1 포지션에 의해 순환 회전된 8 개의 디코딩된 신호들은 8 개의 멀티플렉서들의 입력 1 에 제공된다. 일반적으로, m 포지션에 의해 순환 회전된 8 개의 디코딩된 신호들은 8 개의 멀티플렉서들의 입력 m 에 제공되며, 여기서 0 ≤ m ≤ 7 이다.

표 2 는 8 개의 디코딩된 신호들의 각 멀티플렉서의 8 개의 입력들로의 맵핑을 제시한다. 예를 들어, 멀티플렉서 0 은 입력 0 에서 디코딩된 신호 (Th₀) 를, 입력 1 에서 디코딩된 신호 (Th₇) 를, 등등, 및 입력 7 에서 디코딩된 신호 (Th₁) 를 수신한다.

8 개의 멀티플렉서 0 내지 멀티플렉서 7 모두는 동일한 3-비트 제어 Z 를 수신한다. 제어 Z 는 현재의 제로 포지션을 나타내고 이하 설명한 것처럼 생성될 수도 있다. 제어 Z 가 m 과 같을 때, 멀티플렉서 0 내지 멀티플렉서 7 의 입력 m 에서의 디코딩된 신호들은 각각 선택 신호들 (Sel₀ 내지 Sel₇) 로서 제공된다. 따라서, 멀티플렉서 0 내지 멀티플렉서 7 은 제어 Z 에 의해 나타내진 현재의 제로 포지션에 기초하여 디코딩된 신호들 (Th₀ 내지 Th₇) 을 선택 신호들 (Sel₀ 내지 Sel₇) 에 맵핑한다.

도 5b 는 제어 Z 가 0 과 같을 때 디코딩된 신호들의 선택 신호들로의 맵핑을 도시한다. 디코딩된 신호들 (Th₀ 내지 Th₇) 은 표 2 의 Z = 0 에 대한 라인에 의해 도시한 바와 같이, 각각 선택 신호들 (Sel₀ 내지 Sel₇) 로서 직접 제공된다. 선택 신호 (Sel₀) 는 1 의 입력 데이터 값에 대해 어써트되고, 선택 신호들 (Sel₀ 및 Sel₁) 은 2 의 입력 데이터 값에 대해 어써트되며, 등등이다.

도 5c 는 제어 Z 가 1 과 같을 때 디코딩된 신호들의 선택 신호들로의 맵핑을 도시한다. 디코딩된 신호들 (Th₇, Th₀, ..., Th₆) 은 표 2 의 Z = 1 에 대한 라인에 의해 도시한 바와 같이, 각각 선택 신호들 (Sel₀ 내지 Sel₇) 로서 제공된다. 선택 신호 (Sel₁) 는 1 의 입력 데이터 값에 대해 어써트되고, 선택 신호들 (Sel₁ 및 Sel₂) 은 2 의 입력 데이터 값에 대해 어써트되며, 등등이다.

도 5d 는 제어 Z 가 2 와 같을 때 디코딩된 신호들의 선택 신호들로의 맵핑을 도시한다. 디코딩된 신호들 (Th₆, Th₇, Th₀, ..., Th₅) 은 표 2 의 Z = 2 에 대한 라인에 의해 도시한 바와 같이, 각각 선택 신호들 (Sel₀ 내지 Sel₇) 로서 제공된다. 선택 신호 (Sel₂) 는 1 의 입력 데이터 값에 대해 어써트되고, 선택 신호들 (Sel₂ 및 Sel₃) 은 2 의 입력 데이터 값에 대해 어써트되며, 등등이다.

제어 Z 의 다른 값들에 대한, 디코딩된 신호들의 선택 신호들로의 맵핑은 표 2 에 도시된다. 상이한 선택 신호들은 상이한 제어 Z 값들에 대한 디코딩된 신호 (Th₀) 의 시프팅 포지션에 의해 나타낸 바와 같이, 제어 Z 의 상이한 값들에 대해 먼저 어써트된다.

도 5a 에 도시된 디자인에서, 8 개의 디코딩된 신호들 (Th₀ 내지 Th₇) 은 신호 맵핑 회로 (430) 가 도 3a 에 도시된 DWA 디자인을 구현할 수 있도록 멀티플렉서 0 내지 멀티플렉서 7 의 입력들에 맵핑된다. 제어 Z 에 대한 8 개의 가능한 값들은 표 2 의 디코딩된 신호 (Th₀) 의 포지션에 의해 도시한 바와 같이, 도 3a 에서의 8 개의 가능한 제로 포지션들에 대응한다. 멀티플렉서 0 내지 멀티플렉서 7 은 디코딩된 신호들을 순환 회전하여 선택 신호들에서의 의사-랜덤화를 달성한다.

도 5a 는 디코딩된 신호들을 멀티플렉서들의 입력들에 맵핑하는 하나의 디자인을 도시한다. 디코딩된 신호들은 또한 상이한 출력 동작을 달성하기 위해 일부 다른 맵핑에 기초하여 멀티플렉서들의 입력들에 맵핑될 수도 있다. 예를 들어, 디코딩된 신호들은 예를 들어 입력 데이터의 부호 (sign) 에 기초하여, 시계방향 회전 또는 반시계방향 회전이 달성될 수도 있도록 맵핑될 수도 있다. 임의의 경우에, 디코딩된 신호들의 선택 신호들로의 맵핑은 이들 회로 소자들에서의 부정합을 컴배팅 (combat) 하기 위해 출력 회로 (450) 내의 K 개의 회로 소자들이 동적으로 선택되는 것을 허용한다.

도 6 은 도 4 의 DEM 유닛 (420) 내의 제어 회로 (440) 의 디자인의 블록도를 도시한다. 이 디자인에서, DEM 유닛 (420) 은 표 3 에 도시된 동작 모드들을 지원한다.

DWA 모드에서, 제로 포지션은 입력 데이터에 기초하여 업데이트되며, 선택 신호들은 현재의 제로 포지션에서의 선택 신호에서 시작하여 어써트된다. 의사-랜덤 모드에서, 제로 포지션은 의사-랜덤 데이터에 기초하여 업데이트되며, 선택 신호들은 현재의 제로 포지션에서의 선택 신호에서 시작하여 어써트된다. DWA 모드와 의사-랜덤 모드는 제로 포지션이 업데이트되는 방법에 있어서 다르다. 제로 포지션은 또한 예를 들어 입력 데이터의 일부, 입력 데이터와 의사-랜덤 데이터의 조합, 제로가 아닌 고정 값 등에 기초하여 다른 방식으로 업데이트될 수도 있다. 바이패스 모드에서, 선택 신호들은 본질적으로 임의의 랜덤화 없이, 서모미터 디코딩에 기초하여 생성된다. 다른 동작 모드들이 또한 지원될 수도 있다. 예를 들어, 제로 포지션은 각 샘플 주기에서 제로가 아닌 고정 값 (예를 들어, 1, 2 등) 에 의해 업데이트될 수도 있고, 따라서 일정한 비율로 시프팅될 수도 있다.

DEM 유닛 (420) 내에서, 멀티플렉서 (612) 는 제 1 입력에서 입력 데이터를, 제 2 입력에서 의사-랜덤수 (PN) 생성기 (610) 로부터의 의사-랜덤 데이터를, 그리고 제 3 입력에서 0 의 값을 수신한다. 멀티플렉서 (612) 는 모드 선택에 의해 나타낸 바와 같이, DWA 모드가 선택될 때 입력 데이터를, 의사-랜덤 모드가 선택될 때 의사-랜덤 데이터를, 그리고 바이패스 모드가 선택될 때 0 을 제공한다. 합산기 (614) 는 멀티플렉서 (612) 로부터의 제어 데이터를 레지스터 (616) 로부터의 현재의 제어 값과 합산하고 업데이트된 제어 값을 레지스터 (616) 에 제공한다. 레지스터 (616) 는 현재의 제어 값을 N-비트 제어 Z 로서 신호 맵핑 회로 (430) 에 제공한다.

합산기 (614) 와 레지스터 (616) 는 멀티플렉서 (612) 로부터의 제어 데이터에 기초하여 제로 포지션을 업데이트하는 랩어라운드 누산기를 구현한다. DWA 모드에서, 제로 포지션은 멀티플렉서 (612) 로부터의 입력 데이터에 기초하여 업데이트된다. 의사-랜덤 모드에서, 제로 포지션은 멀티플렉서 (612) 로부터의 의사-랜덤 데이터에 기초하여 업데이트된다. 바이패스 모드에서, 레지스터 (616) 는 0 으로 초기화되고, 제로 포지션은 멀티플렉서 (612) 로부터의 0 으로 업데이트되며 따라서 변하지 않는다.

PN 생성기 (610) 는 N 보다 더 큰 길이를 갖는 선형 피드백 시프트 레지스터 (LFSR; Linear Feedback Shift Register) 로 구현될 수도 있다. LFSR 은 임의의 원시의 다항식 생성기 함수를 구현할 수도 있다. LFSR 의 N 개의 최하위 비트 (LSB) 들은 N-비트 의사-랜덤 데이터로서 제공될 수도 있다. 또한, 의사-랜덤 데이터는 다른 방식으로, 예를 들어 룩업 테이블로 획득될 수도 있다.

도 7 은 예를 들어 DAC 또는 일부 다른 회로에서 회로 소자들을 동적으로 선택하는 프로세스 (700) 의 디자인을 도시한다. 복수의 제 1 신호들 중 0 개 이상은 입력 데이터에 기초하여, 예를 들어 그 입력 데이터에 대해 서모미터 디코딩을 수행함으로써 미리 결정된 순서로 어써트될 수도 있다 (블록 712). 제어는 현재의 제어값을 제어 데이터와 누산하여 새로운 제어값을 획득함으로써 생성될 수도 있다 (블록 714). 제어 데이터는 입력 데이터, 의사-랜덤 데이터, 제로가 아닌 고정값, 제로 등일 수도 있다. 복수의 제 1 신호들은 제어에 기초하여 복수의 제 2 신호들에 맵핑될 수도 있다 (블록 716). 제어는 다음의 입력 데이터 값에 대해 어써트하기 위한 다음의 제 2 신호를 나타낼 수도 있다. 제 1 신호 및 제 2 신호는 상기 설명되는 디코딩된 신호 및 선택 신호에 각각 대응할 수도 있다. 복수의 제 1 신호들은 제어에 의해 결정된 양만큼 순환 회전되고 복수의 제 2 신호들로서 제공될 수도 있다. 복수의 회로 소자들 중 0 개 이상은 복수의 제 2 신호들에 기초하여 선택될 수도 있다 (블록 718). DWA 의 경우, 복수의 제 2 신호들은 마지막 선택된 회로 소자 바로 다음에 오는 회로 소자에서 시작하여 순차적인 순서로 복수의 회로 소자들을 선택할 수도 있다. 어써트하기 위한 제 1 신호들의 수 및 그에 따라 어써트하기 위한 제 2 신호들의 수는 입력 데이터에 의해 결정될 수도 있다.

도 8 은 DEM 을 구비한 DAC (800) 의 디자인의 블록도를 도시한다. 이 디자인에서, DAC (800) 는 동일 양의 K 개의 기준 전류들을 생성하는 K 개의 전류원들 (822) 을 포함한다. K 개의 기준 전류들의 부정합은 K 개의 기준 전류들을 동적으로 선택함으로써 개선될 수도 있다.

DAC (800) 내에서, N-비트 플립플롭 (812) 은 N-비트 입력 데이터를 수신하고, 그 입력 데이터를 클록으로 클록킹하며, 각 샘플 주기에서 N 개의 동기화된 데이터 비트들 (D₀ 내지 D_N-1) 을 제공한다. 서모미터 디코더 (814) 는 N 개의 데이터 비트들을 수신하고 K 개의 디코딩된 신호들 (Th₀ 내지 Th_K-1) 을 제공한다. DEM 유닛 (816) 은 K 개의 디코딩된 신호들 (Th₀ 내지 Th_K-1) 을 수신하고 K 개의 선택 신호들 (Sel₀ 내지 Sel_K-1) 을 제공한다. DEM 유닛 (816) 은 도 4 내지 도 6 에 도시된 DEM 유닛 (420) 으로 구현될 수도 있다.

K 개의 래치들/구동기들 (818) 은 K 개의 선택 신호들을 수신하고 K 개의 스위치들 (820) 에 대해 K 개의 제어 신호들을 제공한다. K 개의 스위치들 (820) 은 또한 K 개의 전류원들 (822) 로부터 동일 양의 K 개의 기준 전류들을 수신한다. K 개의 스위치들 (820) 각각은 그것의 제어 신호에 기초하여 그것의 기준 전류를 Outp 출력이나 Outn 출력 중 어느 하나로 스티어링한다. 래치들 (818) 은 Outp 신호 또는 Outn 신호에서의 글리치 에너지를 감소시키기 위하여 K 개의 기준 전류들의 동기 스위칭을 보증한다. 바이어스 회로 (824) 는 K 개의 전류원들 (822) 에 대한 바이어스 전압을 생성한다.

도 8 은 서모미터 디코딩이 N 비트들 모두에 대해 수행되는 DAC 디자인을 도시한다. 일반적으로, DAC 는 하나 이상의 섹션들로 구현될 수도 있으며, 각 섹션은 서모미터 디코딩 또는 이진 디코딩으로 구현될 수도 있다. 예를 들어, DAC 는 2 개의 섹션들로 구현될 수도 있는데, 즉 N 개의 총 비트들 중에서 M 개의 최상위 비트 (MSB) 들에 대해 제 1 섹션으로, 그리고 N 개의 총 비트들 중에서 L 개의 LSB들에 대해 제 2 섹션으로 구현될 수도 있으며, 여기서, N = M + L 이다. 각 섹션은 상기 설명한 바와 같이 서모미터 디코딩 및 DEM 으로 구현될 수도 있다.

여기에 설명된 동적 소자 선택 기술들은 소정의 이점을 제공할 수도 있다. 이 기술들은 표 3 에 주어진 것과 같이 상이한 모드들을 유연하게 지원하는데 이용될 수도 있다. 이 기술들은 또한 신호 맵핑 회로 및 제어 회로의 디자인에서의 유연성을 통하여 다양한 랜덤화 방식들을 지원할 수도 있다. 또한, 제어 회로는 (바이패스 모드에 대해) 제로로 초기화되거나, 또는 (다른 모드들에 대해) 임의의 값으로 초기화될 수도 있는데, 이는 도 3a 에 도시된 DWA 디자인에 대해 요구된 것과 같은 특별한 초기화 회로의 필요성을 회피한다. 이 기술들은 또한 보다 적은 순차 로직들의 이용으로 인해 더 적은 스위칭 잡음을 생성할 수도 있는데, 이는 센서티브 아날로그 회로들에 대한 성능을 향상시킬 수도 있다.

여기에 설명된 기술들은 무선 통신 디바이스들, 핸드헬드 디바이스들, 게이밍 디바이스들, 컴퓨팅 디바이스들, 컴퓨터들, 랩톱 컴퓨터들, 가전 제품들 등과 같은 다양한 전자 디바이스들에 대해 이용될 수도 있다. 무선 통신 디바이스에 대한 기술들의 일 예시적인 이용은 이하 설명된다.

도 9 는 무선 통신 시스템에서의 무선 통신 디바이스 (900) 의 디자인의 블록도를 도시한다. 무선 통신 디바이스 (900) 는 셀룰러 전화, 단말기, 핸드셋, 개인 휴대 정보 단말기 (PDA) 등일 수도 있다. 무선 통신 시스템은 코드 분할 다중 액세스 (CDMA) 시스템, GSM (Global System for Mobile Communications) 시스템 등일 수도 있다.

무선 통신 디바이스 (900) 는 수신 경로 및 송신 경로를 통해 양방향 통신을 제공할 수 있다. 수신 경로 상에서, 기지국들 (미도시) 에 의해 송신된 신호들은 안테나 (912) 에 의해 수신되고 수신기 (RCVR; 914) 에 제공된다. 수신기 (914) 는 수신된 신호를 컨디셔닝하고 아날로그 입력 신호를 주문형 집적 회로 (ASIC; 920) 에 제공한다. 송신 경로 상에서, 송신기 (TMTR; 916) 는 ASIC (920) 으로부터 아날로그 출력 신호를 수신 및 컨디셔닝하고 변조된 신호를 생성하는데, 이 변조된 신호는 안테나 (912) 를 통해 기지국들로 송신된다.

ASIC (920) 은 예를 들어, 수신 ADC (Rx ADC; 922), 송신 DAC (Tx DAC; 924), 모뎀 프로세서 (926), RISC (Reduced Instruction Set Computing) 프로세서 (928), 제어기/프로세서 (930), 내부 메모리 (932), 외부 버스 인터페이스 (934), 입/출력 (I/O) 구동기 (936), 오디오 DAC/구동기 (938) 및 비디오 DAC/구동기 (940) 와 같은 다양한 프로세싱, 인터페이스 및 메모리 유닛들을 포함할 수도 있다. Rx ADC (922) 는 수신기 (914) 로부터의 아날로그 입력 신호를 디지털화하고 디지털 샘플들을 모뎀 프로세서 (926) 에 제공한다. Tx DAC (924) 는 모뎀 프로세서 (926) 로부터의 디지털 출력 칩들을 아날로그로 변환하고 아날로그 출력 신호를 송신기 (916) 에 제공한다. 모뎀 프로세서 (926) 는 데이터 송신 및 수신을 위한 프로세싱, 예를 들어 인코딩, 변조, 복조, 디코딩 등을 수행한다. RISC 프로세서 (928) 는 무선 통신 디바이스 (900) 를 위한 다양한 타입의 프로세싱, 예를 들어, 비디오, 그래픽, 상위 계층 애플리케이션 등을 위한 프로세싱을 수행할 수도 있다. 제어기/프로세서 (930) 는 ASIC (920) 내의 다양한 프로세싱 및 인터페이스 유닛들의 동작을 지시할 수도 있다. 내부 메모리 (932) 는 ASIC (920) 내의 다양한 유닛들을 위해 데이터 및/또는 명령들을 저장한다.

EBI (934) 는 ASIC (920) 과 메인 메모리 (944) 사이에서 데이터의 전송을 용이하게 한다. I/O 구동기 (936) 는 아날로그 또는 디지털 인터페이스를 통해 I/O 디바이스 (946) 를 구동시킨다. 오디오 DAC/구동기 (938) 는 오디오 디바이스 (948) 를 구동시키는데, 오디오 디바이스 (948) 는 스피커, 헤드셋, 이어폰 등일 수도 있다. 비디오 DAC/구동기 (940) 는 디스플레이 유닛 (950) 을 구동시키는데, 이 디스플레이 유닛 (950) 은 액정 디스플레이 (LCD) 등일 수도 있다. Rx ADC (922), Tx DAC (924), 오디오 DAC/구동기 (938), 비디오 DAC/구동기 (940) 및/또는 다른 유닛들은 여기에 설명된 기술들을 구현할 수도 있다. 예를 들어, DAC들 중 임의의 DAC 는 도 8 에 도시한 것처럼 구현될 수도 있다.

여기에 설명된 기술들은 집적 회로 (IC), ASIC, 디지털 신호 프로세서 (DSP), 디지털 신호 프로세싱 디바이스 (DSPD), 프로그램가능한 로직 디바이스 (PLD), 필드 프로그램가능한 게이트 어레이 (FPGA), 제어기, 프로세서 및 다른 전자 디바이스와 같은 다양한 하드웨어 유닛들에서 구현될 수도 있다. 하드웨어 유닛들은 상보성 금속 산화물 반도체 (CMOS), N-채널 MOS (NMOS), P-채널 MOS (PMOS), 바이폴라-CMOS (Bi-CMOS), 바이폴라 등과 같은 다양한 IC 프로세스 기법들로 제조될 수도 있다. 하드웨어 유닛들은 임의의 디바이스 사이즈 기법, 예를 들어, 130나노미터 (nm), 90nm, 65nm, 45nm, 32nm 등으로 제조될 수도 있다.

여기에 설명된 기술들은 Tx DAC,

DAC, 오디오 DAC, 비디오 DAC, 인스트루먼테이션 DAC, Rx ADC,

ADC, 필터 등에 대해 이용될 수도 있다. DAC 및 ADC 는 P-FET, N-FET, 바이폴라 정션 트랜지스터 (BJT), GaAs 트랜지스터, 헤테로-정션 바이폴라 트랜지스터 (HBT), 고전자 이동도 트랜지스터 (HEMT) 등으로 구현될 수도 있다. DAC 및 ADC 는 또한 아날로그 IC, 디지털 IC, 혼합된 신호 IC, 무선 주파수 IC (RFIC) 등과 같은 다양한 타입의 IC 상에 제조될 수도 있다.

본 개시물의 이전 설명은 임의의 당업자로 하여금 본 개시물을 실시 또는 이용할 수 있게 하기 위해 제공된다. 본 개시물에 대한 다양한 변형은 당업자에게 쉽게 명백할 것이며, 여기에 정의된 일반적인 원리는 본 개시물의 사상 또는 범위로부터 벗어남 없이 다른 변화에 적용될 수도 있다. 따라서, 본 개시물은 여기에 설명된 예들 및 디자인들로 제한되도록 의도되지 않고 여기에 개시된 원리들 및 신규한 특징들에 부합하는 최광의 범위를 따르게 될 것이다.

여기에 개시된 실시형태들과 관련하여 설명된 다양한 예시적인 로직 블록들, 모듈들 및 회로들은 여기에 설명된 기능들을 수행하도록 디자인된 범용 프로세서, 디지털 신호 프로세서 (DSP), 주문형 집적 회로 (ASIC), 필드 프로그램가능한 게이트 어레이 (FPGA) 또는 다른 프로그램가능한 로직 디바이스, 별개의 게이트 또는 트랜지스터 로직, 별개의 하드웨어 컴포넌트들 또는 이들의 임의의 조합으로 구현 또는 수행될 수도 있다. 범용 프로세서는 마이크로프로세서일 수도 있지만, 대안에서, 프로세서는 임의의 종래의 프로세서, 제어기, 마이크로제어기 또는 상태 머신일 수도 있다. 프로세서는 또한 컴퓨팅 디바이스들의 조합, 예를 들어, DSP 와 마이크로프로세서, 복수의 마이크로프로세서들, DSP 코어와 관련한 하나 이상의 마이크로프로세서들 또는 임의의 다른 이러한 구성의 조합으로서 구현될 수도 있다.

여기에 개시된 실시형태들과 관련하여 설명된 방법 또는 알고리즘의 단계들은 하드웨어에, 프로세서에 의해 실행된 소프트웨어 모듈에, 또는 이 둘의 조합에 직접 구현될 수도 있다. 소프트웨어 모듈은 랜덤 액세스 메모리 (RAM), 플래시 메모리, 판독 전용 메모리 (ROM), 전기적으로 프로그램가능한 ROM (EPROM), 전기적으로 소거가능한 프로그램가능 ROM (EEPROM), 레지스터, 하드 디스크, 착탈식 디스크, CD-ROM 또는 당업계에 공지된 임의의 다른 형태의 저장 매체에 상주할 수도 있다. 일 예시적인 저장 매체는 프로세서가 저장 매체로부터 정보를 판독하고 저장 매체에 정보를 기입할 수 있도록 프로세서에 커플링된다. 대안에서, 저장 매체는 프로세서와 일체형일 수도 있다. 프로세서 및 저장 매체는 ASIC 에 상주할 수도 있다. ASIC 은 사용자 단말기에 상주할 수도 있다. 대안에서, 프로세서 및 저장 매체는 사용자 단말기 내에 별개의 컴포넌트들로서 상주할 수도 있다.

하나 이상의 예시적인 실시형태들에서, 상기 설명된 기능들은 하드웨어, 소프트웨어, 펌웨어, 또는 이들의 임의의 조합에서 구현될 수도 있다. 소프트웨어에서 구현된 경우, 그 기능들은 하나 이상의 명령들 또는 코드로서 컴퓨터-판독가능 매체 상에 저장되거나 컴퓨터-판독가능 매체를 통해 송신될 수도 있다. 컴퓨터-판독가능 매체는 컴퓨터 저장 매체와 일 장소에서 다른 장소로의 컴퓨터 프로그램의 전송을 용이하게 하는 임의의 매체를 포함하는 통신 매체 양자를 포함한다. 저장 매체는 컴퓨터에 의해 액세스될 수 있는 임의의 이용가능한 매체일 수도 있다. 제한이 아닌 일 예로, 이러한 컴퓨터-판독가능 매체는 RAM, ROM, EEPROM, CD-ROM 또는 다른 광학 디스크 저장 디바이스, 자기 디스크 저장 디바이스 또는 다른 자기 저장 디바이스, 또는 명령들 또는 데이터 구조들의 형태로 원하는 프로그램 코드를 운반 또는 저장하는데 이용될 수 있고 컴퓨터에 의해 액세스될 수 있는 임의의 다른 매체를 포함할 수 있다. 또한, 임의의 접속이 적절히 컴퓨터-판독가능 매체라 불린다. 예를 들어, 소프트웨어가 동축 케이블, 광섬유 케이블, 트위스티드 페어, 디지털 가입자 회선 (DSL) 또는 적외선, 무선 및 마이크로파와 같은 무선 기법들을 이용하여 웹사이트, 서버 또는 다른 원격 소스로부터 송신되는 경우, 동축 케이블, 광섬유 케이블, 트위스티드 페어, DSL 또는 적외선, 무선 및 마이크로파와 같은 무선 기법들이 매체의 정의에 포함된다. 디스크 (Disk) 와 디스크 (disc) 는 여기에 사용한 것처럼, 컴팩트 디스크 (CD; Compact Disc), 레이저 디스크 (laser disc), 광학 디스크 (optical disc), DVD (Digital Versatile Disc), 플로피 디스크 (floppy disk) 및 블루-레이 디스크 (blu-ray disc) 를 포함하며, 여기서, disk 는 보통 데이터를 자기적으로 재생하는 반면, disc 는 레이저를 이용하여 데이터를 광학적으로 재생한다. 상기의 조합들이 또한 컴퓨터-판독가능 매체의 범위 내에 포함되어야 한다.

상기 개시된 예시적인 실시형태들의 이전 설명은 임의의 당업자로 하여금 본 발명을 실시 또는 이용할 수 있게 하기 위해 제공된다. 이들 예시적인 실시형태들에 대한 다양한 변형은 당업자에게 쉽게 명백할 것이며, 여기에 정의된 일반적인 원리는 본 발명의 사상 또는 범위로부터 벗어남 없이 다른 실시형태들에 적용될 수도 있다. 따라서, 본 발명은 여기에 도시된 실시형태들로 제한되도록 의도되지 않고 여기에 개시된 원리들 및 신규한 특징들에 부합하는 최광의 범위를 따르게 될 것이다.

Claims

입력 데이터를 수신하고 상기 입력 데이터에 기초하여 어써트 (assert) 된 복수의 제 1 신호들을 제공하기 위한 제 1 회로;

상기 복수의 제 1 신호들을 수신하고 복수의 회로 소자들을 선택하는데 이용된 복수의 제 2 신호들을 제공하기 위한 제 2 회로; 및

상기 제 2 회로에 대한 제어를 생성하기 위한 제 3 회로를 포함하며,

상기 제 2 회로는 상기 제 3 회로로부터의 상기 제어에 기초하여 상기 복수의 제 1 신호들을 상기 복수의 제 2 신호들에 맵핑하고,

상기 맵핑은 상기 제어에 의해 결정된 양만큼 상기 복수의 제 1 신호들을 순환 회전시키는 것을 포함하며,

상기 제 3 회로는

현재의 제어값을 저장하기 위한 레지스터,

상기 레지스터로부터의 상기 현재의 제어값과 제어 데이터를 수신 및 합산하고 새로운 제어값을 상기 레지스터에 제공하기 위한 합산기, 및

상기 입력 데이터 및 의사-랜덤 데이터를 2 개의 입력들에서 수신하고 상기 제어 데이터를 상기 합산기에 제공하기 위한 멀티플렉서를 포함하는, 장치.
제 1 항에 있어서,

상기 복수의 제 2 신호들은 상기 복수의 회로 소자들을 순차적인 순서로 선택하는, 장치.
제 1 항에 있어서,

상기 제 1 회로는 상기 입력 데이터에 기초하여 소정 수의 제 1 신호들을 어써트하며,

어써트된 상기 제 2 신호들의 수는 어써트된 상기 제 1 신호들의 수와 같은, 장치.
제 1 항에 있어서,

상기 제 1 회로는 상기 입력 데이터에 대해 서모미터 디코딩 (thermometer decoding) 을 수행하고 서모미터 디코딩된 신호들을 상기 복수의 제 1 신호들로서 제공하는, 장치.
제 1 항에 있어서,

상기 제 2 회로는 복수의 멀티플렉서들을 포함하며,

각 멀티플렉서는 상기 복수의 제 1 신호들을 상이한 순서로 수신하고 상기 복수의 제 2 신호들 중 하나의 제 2 신호를 제공하는, 장치.
제 5 항에 있어서,

상기 복수의 멀티플렉서들은 상기 제 3 회로로부터의 상기 제어를 수신하고 상기 제어에 의해 결정된 양만큼 순환 회전된 상기 복수의 제 1 신호들을 상기 복수의 제 2 신호들로서 제공하는, 장치.
제 1 항에 있어서,

상기 제 3 회로는 다음의 입력 데이터 값에 대해 어써트하기 위한 다음의 제 2 신호를 나타내는 값을 저장하는, 장치.
삭제
제 1 항에 있어서,

상기 제어 데이터는 상기 입력 데이터인, 장치.
제 1 항에 있어서,

상기 제어 데이터는 의사-랜덤 데이터, 제로(zero)가 아닌 고정값 또는 제로인 고정값인, 장치.
삭제
입력 데이터를 수신하고 상기 입력 데이터에 기초하여 어써트된 복수의 제 1 신호들을 제공하기 위한 제 1 회로;

상기 복수의 제 1 신호들을 수신하고 복수의 회로 소자들을 선택하는데 이용된 복수의 제 2 신호들을 제공하기 위한 제 2 회로; 및

상기 제 2 회로에 대한 제어를 생성하기 위한 제 3 회로를 포함하며,

상기 제 2 회로는 상기 제 3 회로로부터의 상기 제어에 기초하여 상기 복수의 제 1 신호들을 상기 복수의 제 2 신호들에 맵핑하고,

상기 맵핑은 상기 제어에 의해 결정된 양만큼 상기 복수의 제 1 신호들을 순환 회전시키는 것을 포함하며,

상기 제 3 회로는

현재의 제어값을 저장하기 위한 레지스터,

상기 레지스터로부터의 상기 현재의 제어값과 제어 데이터를 수신 및 합산하고 새로운 제어값을 상기 레지스터에 제공하기 위한 합산기, 및

상기 입력 데이터 및 의사-랜덤 데이터를 2 개의 입력들에서 수신하고 상기 제어 데이터를 상기 합산기에 제공하기 위한 멀티플렉서를 포함하는, 집적 회로.
제 12 항에 있어서,

상기 제 1 회로는 상기 입력 데이터에 대해 서모미터 디코딩 (thermometer decoding) 을 수행하고 서모미터 디코딩된 신호들을 상기 복수의 제 1 신호들로서 제공하는, 집적 회로.
제 12 항에 있어서,

상기 제 2 회로는 상기 제어에 의해 결정된 양만큼 순환 회전된 상기 복수의 제 1 신호들을 상기 복수의 제 2 신호들로서 제공하기 위한 복수의 멀티플렉서들을 포함하는, 집적 회로.
삭제
입력 데이터에 기초하여 복수의 제 1 신호들 중 0 개 이상의 제 1 신호를 어써트하는 단계;

상기 복수의 제 1 신호들을 제어에 기초하여 복수의 제 2 신호들에 맵핑하는 단계; 및

상기 복수의 제 2 신호들에 기초하여 복수의 회로 소자들 중 0 개 이상의 회로 소자를 선택하는 단계를 포함하고,

상기 맵핑하는 단계는 상기 제어에 의해 결정된 양만큼 상기 복수의 제 1 신호들을 순환 회전시키는 단계를 포함하며,

상기 선택하는 단계는,

현재의 제어값을 저장하기 위한 레지스터를 사용하는 단계,

상기 레지스터로부터의 상기 현재의 제어값과 제어 데이터를 수신 및 합산하고 새로운 제어값을 상기 레지스터에 제공하기 위한 합산기를 사용하는 단계, 및

상기 입력 데이터 및 의사-랜덤 데이터를 2 개의 입력들에서 수신하고 상기 제어 데이터를 상기 합산기에 제공하기 위한 멀티플렉서를 사용하는 단계를 포함하는, 방법.
제 16 항에 있어서,

상기 복수의 제 1 신호들 중 0 개 이상의 제 1 신호를 어써트하는 단계는 상기 입력 데이터의 서모미터 디코딩 (thermometer decoding) 에 기초하여 상기 복수의 제 1 신호들 중 0 개 이상의 제 1 신호를 어써트하는 단계를 포함하는, 방법.
제 16 항에 있어서,

상기 복수의 제 1 신호들을 상기 복수의 제 2 신호들에 맵핑하는 단계는 상기 제어에 의해 결정된 양만큼 순환 회전된 상기 복수의 제 1 신호들을 상기 복수의 제 2 신호들로서 제공하는 단계를 포함하는, 방법.
제 16 항에 있어서,

상기 입력 데이터, 의사-랜덤 데이터 또는 고정된 값과 상기 현재의 제어값을 누산하여 상기 새로운 제어값을 획득하는 단계를 더 포함하는, 방법.
입력 데이터에 기초하여 복수의 제 1 신호들 중 0 개 이상의 제 1 신호를 어써트하는 수단;

상기 복수의 제 1 신호들을 제어에 기초하여 복수의 제 2 신호들에 맵핑하는 수단; 및

상기 복수의 제 2 신호들에 기초하여 복수의 회로 소자들 중 0 개 이상의 회로 소자를 선택하는 수단을 포함하고,

상기 맵핑은 상기 제어에 의해 결정된 양만큼 상기 복수의 제 1 신호들을 순환 회전시키는 것을 포함하며,

상기 선택하는 수단은

현재의 제어값을 저장하는 수단,

상기 저장하는 수단으로부터의 상기 현재의 제어값과 제어 데이터를 합산하고 새로운 제어값을 상기 저장하는 수단에 제공하는, 합산하는 수단, 및

상기 입력 데이터 및 의사-랜덤 데이터를 2 개의 입력들에서 수신하고 상기 제어 데이터를 상기 합산하는 수단에 제공하는, 수신하는 수단을 포함하는, 장치.
제 20 항에 있어서,

상기 복수의 제 1 신호들 중 0 개 이상의 제 1 신호를 어써트하는 수단은 상기 입력 데이터의 서모미터 디코딩 (thermometer decoding) 에 기초하여 상기 복수의 제 1 신호들 중 0 개 이상의 제 1 신호를 어써트하는 수단을 포함하는, 장치.
제 20 항에 있어서,

상기 복수의 제 1 신호들을 상기 복수의 제 2 신호들에 맵핑하는 수단은 상기 제어에 의해 결정된 양만큼 순환 회전된 상기 복수의 제 1 신호들을 상기 복수의 제 2 신호들로서 제공하는 수단을 포함하는, 장치.
제 20 항에 있어서,

상기 입력 데이터, 의사-랜덤 데이터 또는 고정된 값과 상기 현재의 제어값을 누산하여 상기 새로운 제어값을 획득하는 수단을 더 포함하는, 장치.
디지털 입력 데이터를 아날로그 출력 신호로 변환하는 디지털-아날로그 변환기 (DAC; Digital-to-Analog Converter) 를 포함하는 장치로서,

상기 DAC 는 :

상기 아날로그 출력 신호를 생성하는데 이용되는 동일 사이즈의 복수의 회로 소자들;

상기 디지털 입력 데이터를 수신하고 복수의 제 1 신호들을 제공하기 위한 서모미터 디코더 (thermometer decoder); 및

상기 복수의 제 1 신호들을 수신하고 상기 복수의 회로 소자들을 선택하는데 이용된 복수의 제 2 신호들을 제공하기 위한 동적 소자 정합 (DEM; Dynamic Element Matching) 유닛을 포함하며,

상기 DEM 유닛은 상기 복수의 제 1 신호들을 제어에 기초하여 상기 복수의 제 2 신호들에 맵핑하고,

상기 맵핑은 상기 제어에 의해 결정된 양만큼 상기 복수의 제 1 신호들을 순환 회전시키는 것을 포함하며,

상기 DEM 유닛은 복수의 멀티플렉서들 및 상기 복수의 멀티플렉서들에 대해 상기 제어를 생성하기 위한 제어 회로를 포함하고,

상기 제어 회로는,

현재의 제어값을 저장하기 위한 레지스터,

상기 레지스터로부터의 상기 현재의 제어값과 제어 데이터를 수신 및 합산하고 새로운 제어값을 상기 레지스터에 제공하기 위한 합산기, 및

상기 입력 데이터 및 의사-랜덤 데이터를 2 개의 입력들에서 수신하고 상기 제어 데이터를 상기 합산기에 제공하기 위한 멀티플렉서를 포함하는, 디지털-아날로그 변환기를 포함하는 장치.
제 24 항에 있어서,

각 멀티플렉서는 상기 복수의 제 1 신호들을 상이한 순서로 수신하고 상기 복수의 제 2 신호들 중 하나의 제 2 신호를 제공하는, 디지털-아날로그 변환기를 포함하는 장치.
제 25 항에 있어서,

상기 제어 회로는 상기 현재의 제어값과 상기 디지털 입력 데이터를 누산하여 상기 새로운 제어값을 획득하며,

상기 현재의 제어값은 다음의 입력 데이터 값에 대해 어써트하기 위한 다음의 제 2 신호를 나타내는, 디지털-아날로그 변환기를 포함하는 장치.
제 24 항에 있어서,

상기 복수의 회로 소자들은 동일 양의 전류를 제공하는 복수의 전류원들을 포함하는, 디지털-아날로그 변환기를 포함하는 장치.
제 24 항에 있어서,

상기 복수의 회로 소자들은 동일 사이즈의 복수의 저항기들 또는 복수의 커패시터들을 포함하는, 디지털-아날로그 변환기를 포함하는 장치.