TWI439056B - 動態元件匹配方法及系統 - Google Patents
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Description
本發明係有關動態元件匹配(DEM)技術,特別是關於一種適用於多位元積分三角調變器的動態元件匹配系統及方法。
積分三角(sigma-delta或Σ Δ)調變器普遍使用於資料的轉換,例如數位至類比轉換器(DAC)或類比至數位轉換器(ADC)。積分三角調變器分為單位元(single-bit)與多位元(multi-bit)兩種。由於後者的量化雜訊(quantization noise)較前者來得小,因此,一般都是使用多位元積分三角調變器。然而,由於各個數位至類比轉換器(DAC),或各個類比至數位轉換器(ADC)彼此之間於製程上具有差異性,因而造成非匹配(mismatch)雜訊或誤差。鑑於此,因而有動態元件匹配(dynamic element matching,DEM)機制之提出,用以減低非匹配雜訊,作為雜訊整型(noise-shaping)之用。第一圖顯示積分三角調變器10、動態元件匹配(DEM)器12和數位至類比轉換器(DAC)14的電路方塊圖。原理上,動態元件匹配器12可以視為一開關裝置,其具有多個可分別控制的開關。動態元件匹配器12會根據積分三角調變器10的輸出信號而決定這些開關分別的接通(on,以下稱為「開
啟」或簡稱為「開」)或斷開(off,以下稱為「關閉」或簡稱為「關」),藉此以減低非匹配雜訊。
在習知的動態元件匹配機制當中,動態平均權重(dynamic weighting average,DWA)是一種普遍被使用的技術。簡單來說,動態平均權重(DWA)一般是根據需要開啟的開關數,以接續輪流的方式來選定所要開/關的開關。下表一顯示一個例子,假設其總共有十個開關,標示「V」者代表開啟開關,而未標示者代表關閉開關。
在這個例子中,一開始,選定前三個開關被開啟。接著,選定接續的五個開關被開啟。直到所有十個開關都依序輪流過一次後,再從第一個開關繼續輪流。表一的最後一欄位顯示開關活動率(switch activity),其表示從前一信號變化至目前信號時,所有產生開及關變化的開關數目總和;亦即,由開至關的開關數目加上由關至開的開關數目。舉例而言,當信號振幅很大時,於信號位於極大、極小頂點附近時,其開關活動率較小,而於信號位於這兩者之間時,其開關活動率較
大。
上述的傳統動態平均權重(DWA)技術雖然原理簡單且實施簡便,但是,當其使用於振幅大訊號時,極容易因為較大的開關活動率變化而造成諧波(harmonic)雜訊。由於此種雜訊與信號的幅度有關,一般又稱為與信號相關的諧波雜訊。
鑑於傳統動態元件匹配(DEM)技術,對於非匹配雜訊時,尚不理想,因此亟需提出一種新穎的動態元件匹配系統及方法,其可維持動態元件匹配之雜訊整型優點,且可減低與信號(特別是大信號)相關的諧波雜訊。
本發明實施例的目的之一在於提出一種適用於多位元積分三角調變器的動態元件匹配系統及方法,用以有效地降低非匹配雜訊及諧波雜訊。
根據本發明實施例之一,首先,將多個開關分為多個組別。接著,將輸入信號所對應的待開啟開關之數目,分配給各組別。針對每一組別,大致維持其開關活動率(switch activity)於一預定值。
根據本發明另一實施例,多個開關被分為多個組別,各組別包含該些開關中相等數量之開關。分配裝置將輸入信號所對應的待開啟開關之數目,平均分配給各組別。活動率控制裝置依據分配裝置的分配結果,分別對於每一組別,大致維持其開關活動率於一預定值。
10‧‧‧積分三角調變器
12‧‧‧動態元件匹配器
14‧‧‧數位至類比轉換器
21-23‧‧‧步驟
3‧‧‧動態元件匹配系統
30‧‧‧分配裝置
301‧‧‧除法器
302‧‧‧餘數輪配器
303A、303B、303C‧‧‧加法器
32A、32B、32C‧‧‧活動率控制裝置
320A‧‧‧開至關數目裝置
320B‧‧‧關至開數目裝置
322‧‧‧計數器
324A‧‧‧開至關決定裝置
324B‧‧‧關至開決定裝置
3240‧‧‧多工器
3242‧‧‧排序裝置
32420‧‧‧比較器
3244‧‧‧比較器
326‧‧‧邏輯電路
第一圖顯示積分三角調變器、動態元件匹配(DEM)器和數位至類比轉換器的電路方塊圖。
第二圖顯示本發明實施例之動態元件匹配方法的流程圖。
第三圖顯示本發明實施例之動態元件匹配系統的電路方塊圖。
第四圖例示經分成組別A、B、C後所形成的一個樹狀結構。
第五圖顯示本發明實施例之活動率控制裝置的細部電路方塊圖。
第六圖顯示本發明實施例之關至開決定裝置的細部電路方塊圖。
第七圖顯示本發明實施例之排序裝置的細部電路方塊圖。
第二圖顯示本發明實施例之動態元件匹配(DEM)方法的流程圖,而第三圖則顯示本發明實施例之動態元件匹配系統3的電路方塊圖。此動態元件匹配系統3可輸入多位元積分三角(sigma-delta或Σ Δ)調變器(如第一圖所示之10)的輸出信號,例如語音信號或影像信號。動態元件匹配系統3的輸出可饋至多個數位至類比轉換器(DAC)(例如第一圖所示之14),用以減低其非匹配(mismatch)誤差或雜訊,作為雜訊整型(noise-shaping)之用。在本實施例中,動態元件匹配系統3的開關元件(簡稱為開關)數目共有十八個;然而,在其他實施例中,開關數目並不限定於此。
於步驟21,首先將所有(或絕大部分)開關分為數個組別(group)。在本實施例中,係將所有十八個開關分為三組別,亦可分為其它數目的組別;因此,每一組別分別具有六個開關。第四圖例示經
分成組別A、B、C後所形成的一個樹狀(tree)結構,其中,每一個方塊代表一個開關。
接下來,於步驟22,根據輸入信號DEM_IN所對應的待開啟(on)開關之數目,將這些待開啟開關藉由分配裝置30分配給各個組別,每一組別的待開啟開關數目由信號DIN表示。在本實施例中,係將待開啟開關平均分配給所有組別;經分配後所剩餘的開關,再平均分配給部分組別。舉例而言,經過初始化之後,如果第一次信號輸入時所對應的待開啟開關數為七,則各分配二個給組別A、B、C(亦即,7÷3=2餘1);剩餘的一個開關則分配給組別A。如果第二次信號輸入時所對應的待開啟開關數為八,則各分配二個給組別A、B、C(亦即,8÷3=2餘2);剩餘的二個開關則輪流平均分配給組別B、C(由於組別A已於前一次分配過餘數,因而於此次不再分配)。
參閱第三圖,本實施例之分配裝置30利用一除法器301,其根據輸入信號DEM_IN所表示的待開啟開關數目與組別數以得到上述的商數及餘數。餘數再經由餘數輪配器302將其輪流平均分配給相關部分組別。在本實施例中,除法器301亦可以使用查表(lookup table)來實施。除法器301所產生的商數和餘數輪配器302所產生的輸出REM_ROT[0]、REM_ROT[1]、REM_ROT[2]藉由加法器303A、303B、303C分別予以相加後,產生個別的輸出DIN分別饋至組別A、B、C。藉此,各組別可依據其所接收之DIN而得知各組別之待開啟開關數目。
接下來參閱第二圖,於步驟23,針對每一組別,維持大概固定的開關活動率(switch activity),使得開關活動率接近一預定
值。在一實施例中,所維持的開關活動率係為各組別開關數目的一半。以上述第四圖的例子而言,本實施例控制每一組別使其開關活動率大致維持於三(亦即,從前一信號變化至目前信號時,所有產生開及關變化的開關數目總和為三)。在有些情況下,若無法使開關活動率剛好等於三,則得以使其為二,或者,在其他實施例中,得以使其為四。
在本實施例中,上述開關活動率的維持主要係藉由重疊(overlapping)方法來實施。下表二顯示其中一個組別,包含六個開關,標示「V」者代表開啟開關,而未標示者代表關閉開關。
於此實施例中,信號c表示有二個開啟開關(亦即,開關3和4);於接收信號d時,由於其表示有三個待開啟開關,為了維持開關活動率為三,因此需要重疊一個開關(例如開關4),使得該開關4狀態維持不變,而開關3、5、6狀態改變,因此其活動率維持於三。於接收信號e時,由於其表示有四個待開啟開關,為了維持開關活動率為三,因此需要重疊二個開關(例如開關5、6),使得該二開關5、6狀
態維持不變,而開關1、2、4狀態改變,因此其活動率維持於三。
至於哪一個或哪幾個開關要決定被變動狀態或者重疊,在本實施例中可以(但不限定於)計數器(counter)來記錄每一開關的開關歷史或者權重(weighting),再使用排序(sorting)技術來決定究竟要變動哪些開關。舉例而言,可以使用完整排序(complete sorting)方式,具最少開關歷史或權重最小的開關將被排序於前面,優先被選擇變更其狀態。
參閱第三圖,上述的權重記載及排序係分別由組別A、B、C的活動率控制裝置32A、32B、32C來執行,其分別根據分配裝置30的輸出DIN以決定出各開關的開或關,其以信號DOUT0-5、DOUT6-11、DOUT12-17來表示。
第五圖顯示本發明實施例之活動率控制裝置32A/B/C的細部電路方塊圖。開至關(onàoff)數目裝置320A根據來自分配裝置30的輸入信號DIN及開關活動率目標值TAR_TS,用以產生從開至關的開關數目ON_SW。在本實施例中,如第四圖所示,開關活動率目標值為三。類似的情形,關至開(offàon)數目裝置320B根據來自分配裝置30的輸入信號DIN及開關活動率目標值TAR_TS,用以產生從關至開的開關數目OFF_SW。如前述(表二)例子,可根據重疊方法以產生從開至關的開關數目ON_SW及從關至開的開關數目OFF_SW。
在本實施例中,活動率控制裝置32A/B/C更包含一計數器322,其將開關的開關歷史或權重以計數器之計數值COUNTn來予以記錄。
接下來,開至關(onàoff)決定裝置324A根據(來自開
至關數目裝置320A的)從開至關的開關數目ON_SW、計數值COUNTn及活動率控制裝置32A/B/C的前一輸出信號DOUTn,用以決定究竟哪一開關或哪些開關需要將狀態從開變為關。類似的情形,關至開(offàon)決定裝置324B根據(來自關至開數目裝置320B的)從關至開的開關數目OFF_SW、計數值COUNTn及活動率控制裝置32A/B/C的前一輸出信號DOUTn,用以決定究竟哪一開關或哪些開關需要將狀態從關變為開。
如前所述,這些決定係由排序方法來執行。第六圖顯示本發明實施例之關至開決定裝置324B的細部電路方塊圖,底下配合表三的例子來說明其操作。至於開至關決定裝置324A的架構及其操作類似於關至開決定裝置324B,因此不予贅述。
假設從關至開的開關數目OFF_SW=2。
如果前一狀態信號DOUTn的狀態為開(“1”),則多工器3240會輸出一個相當大的值(例如“63”)至排序裝置3242;如果前一信號DOUTn的狀態為關(“0”),則多工器3240會讓實際的計數值COUNTn通過並饋至排序裝置3242,準備進行排序。接下來,排序裝置3242依據各輸入值SINn進行排序,以產生排序輸出值SOUTn。接著,根據從關至開的開關數目OFF_SW(在本例子中為2),藉由比較器3244使其和排序輸出值SOUTn作比較。於此實施例中,僅有排序在前面的兩個(SOUTn=“0”,“1”)會產生主動輸出(OFF_SW_n=“1”)。換句話說,僅有這兩個開關的狀態會從關變為開。最後,邏輯電路326根據開至關決定裝置324A、關至開決定裝置324B的輸出ON_SW_n、OFF_SW_n,產生最後的輸出信號DOUTn,用以分別控制每一開關的開啟或關閉。
上述的排序裝置3242,在本實施例中係使用完整排序(complete sorting)方法來執行,其細部電路方塊圖顯示於第七圖。在本實施例中,於進行完整排序時,係將任二個輸入值SINn以(二輸入)比較器32420來進行比較。於此實施例中,由於每一組別有六個輸入,因此每一組別可利用十五個(亦即,)比較器32420(註:第七圖中的虛線方塊比較器與實線方塊比較器實際上可共用),而三個組別共需四十五個比較器32420。應注意到,如果於一開始未將十八個開關分成三個組別,則欲對十八個開關進行排序時,所需的比較器32420數目需高達一百五十三個(亦即,)之多。由此可以得知,將開關予以分組的優點之一可以大量簡化排序的複雜性及減少排序之硬體比較器之數量,同時可以達到提高訊號品質的卓越優點。
以上所述僅為本發明之較佳實施例而已,並非用以限定本發明之申請專利範圍;凡其它未脫離發明所揭示之精神下所完成之等效改變或修飾,均應包含在下述之申請專利範圍內。
21-23‧‧‧步驟
Claims (18)
- 一種動態元件匹配(DEM)方法,包含:(A)將複數開關分為複數組別;(B)將一輸入信號所對應的一待開啟開關之數目,分配給各組別;及(C)針對各組別,維持其開關活動率,使得開關活動率接近一預定值;其中步驟(B)包含以下步驟:將該待開啟開關的數目除以該組別數目,以得到一商數及一餘數,其中,該商數代表分配給各該組別的待開啟開關數目,而該餘數代表經分配後所剩餘的該開關;利用一餘數輪配器將該剩餘開關再平均分配給部分該組別;及將該商數及該餘數輪配器的各輸出分別予以相加,以產生各該組別的待開啟開關數目。
- 如申請專利範圍第1項所述之動態元件匹配方法,其中上述經分組後之開關形成一樹狀架構。
- 如申請專利範圍第1項所述之動態元件匹配方法,其中上述之待開啟開關平均分配給所有該組別,並將經分配後所剩餘的該開關,再平均分配給部分該組別。
- 如申請專利範圍第1項所述之動態元件匹配方法,其中上述開關活動率等於每一該組別之開關數目的一半。
- 如申請專利範圍第1項所述之動態元件匹配方法,其中上 述開關活動率之維持係藉由重疊(overlapping)方式來達成。
- 如申請專利範圍第1項所述之動態元件匹配方法,其中上述維持開關活動率之步驟包含以下步驟:以權重來分別記錄每一該開關的開關歷史;排序該權重;及依該排序之權重,以決定各開關的狀態改變。
- 如申請專利範圍第6項所述之動態元件匹配方法,其中上述之排序係使用完整排序(complete sorting)。
- 如申請專利範圍第6項所述之動態元件匹配方法,係以最小之該權重所對應的該開關,優先被選擇以改變其狀態。
- 如申請專利範圍第1項所述之動態元件匹配方法,其中上述將該輸入信號所對應的該待開啟開關之數目可平均分配給各組別。
- 一種動態元件匹配(DEM)系統,包含:複數開關,分為複數組別;一分配裝置,將輸入信號所對應的待開啟開關之數目,分配給各該組別;及複數開關活動率控制裝置,耦接於該分配裝置,分別對於每一該組別,維持其開關活動率,使得開關活動率接近一預定值;其中上述之分配裝置包含:一除法器,將該待開啟開關的數目除以該組別數目,以得到一商數及一餘數,其中,該商數代表分配給各該組別的待開啟開關數目,而該餘數代表經分配後所剩餘的該開關;一餘數輪配器,將該剩餘開關再平均分配給部分該組別;及 複數加法器,將該商數及該餘數輪配器的各輸出分別予以相加,以產生各該組別的待開啟開關數目。
- 如申請專利範圍第10項所述之動態元件匹配系統,其中上述經分組後之開關形成一樹狀(tree)架構。
- 如申請專利範圍第10項所述之動態元件匹配系統,其中上述開關活動率等於每一該組別之開關數目的一半。
- 如申請專利範圍第10項所述之動態元件匹配系統,其中上述之活動率控制裝置包含:一計數器,其以計數值來代表每一該開關的權重;一開至關數目裝置,其根據該分配裝置的輸出及該開關活動率,以產生從開至關的開關數目;一關至開數目裝置,其根據該分配裝置的輸出及該開關活動率,以產生從關至開的開關數目;一開至關決定裝置,其根據該從開至關的開關數目及該活動率控制裝置的前一輸出信號,以決定哪些開關需要將狀態從開變為關;一關至開決定裝置,其根據該從關至開的開關數目及該活動率控制裝置的前一輸出信號,以決定哪些開關需要將狀態從關變為開;及一邏輯電路,其結合該開至關決定裝置、該關至開決定裝置的輸出,以產生該活動率控制裝置之輸出,用以控制每一該開關的開啟或關閉。
- 如申請專利範圍第13項所述之動態元件匹配系統,其中上述之開至關決定裝置或關至開決定裝置包含一排序裝置,用以將各開關的權重予以排序。
- 如申請專利範圍第14項所述之動態元件匹配系統,其中上述之排序係使用完整排序(complete sorting)。
- 如申請專利範圍第14項所述之動態元件匹配系統,其中上述之排序裝置包含複數比較器,分別用以將任二個該權重進行比較。
- 如申請專利範圍第10項所述之動態元件匹配系統,其中各組別包含該些開關中相等數量之開關。
- 如申請專利範圍第10項所述之動態元件匹配系統,其中上述之分配裝置可將該輸入信號所對應的該待開啟開關之數目平均分配給各該組別。
Priority Applications (2)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
TW099108341A TWI439056B (zh) | 2010-03-22 | 2010-03-22 | 動態元件匹配方法及系統 |
US13/026,404 US8410965B2 (en) | 2010-03-22 | 2011-02-14 | Dynamic element matching method and system thereof |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
TW099108341A TWI439056B (zh) | 2010-03-22 | 2010-03-22 | 動態元件匹配方法及系統 |
Publications (2)
Publication Number | Publication Date |
---|---|
TW201134103A TW201134103A (en) | 2011-10-01 |
TWI439056B true TWI439056B (zh) | 2014-05-21 |
Family
ID=44646728
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
TW099108341A TWI439056B (zh) | 2010-03-22 | 2010-03-22 | 動態元件匹配方法及系統 |
Country Status (2)
Country | Link |
---|---|
US (1) | US8410965B2 (zh) |
TW (1) | TWI439056B (zh) |
Families Citing this family (7)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
US10007244B2 (en) * | 2012-05-25 | 2018-06-26 | Audio Pixels Ltd. | System, a method and a computer program product for controlling a set of actuator elements |
WO2013175476A1 (en) | 2012-05-25 | 2013-11-28 | Audio Pixels Ltd. | A system, a method and a computer program product for controlling a group of actuator arrays for producing a physical effect |
US8842032B2 (en) * | 2012-11-30 | 2014-09-23 | Analog Devices, Inc. | Enhanced second order noise shaped segmentation and dynamic element matching technique |
US8643525B1 (en) * | 2013-01-03 | 2014-02-04 | Avnera Corporation | Multiple output dynamic element matching algorithm with mismatch noise shaping for digital to analog converters |
EP2993787B1 (en) | 2014-09-05 | 2020-07-15 | Dialog Semiconductor (UK) Ltd | Generalized data weighted averaging method for equally weighted multi-bit D/A elements |
CN108595373B (zh) * | 2018-01-31 | 2021-07-30 | 中南林业科技大学 | 一种无控制dem配准方法 |
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US6522277B2 (en) * | 2001-02-05 | 2003-02-18 | Asahi Kasei Microsystems, Inc. | Circuit, system and method for performing dynamic element matching using bi-directional rotation within a data converter |
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-
2010
- 2010-03-22 TW TW099108341A patent/TWI439056B/zh not_active IP Right Cessation
-
2011
- 2011-02-14 US US13/026,404 patent/US8410965B2/en active Active
Also Published As
Publication number | Publication date |
---|---|
US20110227629A1 (en) | 2011-09-22 |
US8410965B2 (en) | 2013-04-02 |
TW201134103A (en) | 2011-10-01 |
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