CN101960722A - 用于数/模转换器中的动态电路元件选择的设备和方法 - Google Patents

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Abstract

根据本发明的至少一个实施例，一种设备可包括第一、第二和第三电路。所述第一电路接收输入数据且提供基于所述输入数据而断言的多个第一信号。所述第二电路接收所述多个第一信号且提供用以选择多个电路元件的多个第二信号。所述第三电路使用所述输入数据的分数数据权重产生用于所述第二电路的控制，所述第二电路基于来自所述第三电路的所述控制将所述多个第一信号映射到所述多个第二信号。

Description

用于数/模转换器中的动态电路元件选择的设备和方法
技术领域
本发明大体上涉及电子电路，且更特定来说，涉及用于动态选择电路元件的技术。
背景技术
数/模转换器(DAC)广泛用于例如音频、视频、数据转换等各种应用。DAC接收数字输入数据并提供模拟输出信号。DAC的性能可通过例如总谐波失真(THD)、无寄生动态范围(SFDR)、信噪比(SNR)等各种动态规格来量化。
N位DAC可以N个二进制加权电路元件实施，其中电路元件可为电流源、电容器、电阻器等。利用二进制加权，最小电路元件具有一个单位的尺寸，次最小电路元件具有两个单位的尺寸，等等，且最大电路元件具有2N-1个单位的尺寸。在每一取样周期内，可基于数字输入数据值来选择N个电路元件中的零个或零个以上电路元件，且将其用以产生针对那个取样周期的模拟输出值。DAC的性能视N个二进制加权电路元件的尺寸的准确度而定。由于最大电路元件的尺寸为最小电路元件的尺寸的2N-1倍，所以可能难以准确地匹配这些电路元件。结果，二进制加权DAC的性能可能相对较差。
N位DAC还可以2N-1个同等尺寸的电路元件来实施。在每一取样周期内，数字输入数据值x可选择x个电路元件以产生针对那个取样周期的模拟输出值。由于所有电路元件均具有相同尺寸，所以可能较易于匹配这些电路元件。然而，可能存在对2N-1个电路元件匹配的紧密程度的限制。因此，一些失配通常存在于这些电路元件之间。为了改进存在失配的情况下的性能，可以使得可对归因于失配的误差进行整形且推出带外的方式来选择电路元件。
因此，本发明提供用以动态选择电路元件以便减轻归因于电路元件失配的有害影响的技术。
发明内容
本发明的示范性实施例针对用于动态选择电路元件的系统和方法。
根据一实施例，一种设备可包括第一、第二和第三电路。所述第一电路接收输入数据且提供基于所述输入数据所断言的多个第一信号。所述第二电路接收所述多个第一信号且提供用以选择多个电路元件的多个第二信号。所述第三电路使用所述输入数据的分数数据权重而产生用于所述第二电路的控制，所述第二电路基于来自所述第三电路的所述控制将所述多个第一信号映射到所述多个第二信号。
根据另一实施例，一种集成电路可包括第一、第二和第三电路。所述第一电路接收输入数据且提供基于所述输入数据所断言的多个第一信号。所述第二电路接收所述多个第一信号且提供用以选择多个电路元件的多个第二信号。所述第三电路使用所述输入数据的分数数据权重而产生用于所述第二电路的控制，所述第二电路基于来自所述第三电路的所述控制将所述多个第一信号映射到所述多个第二信号。
根据另一实施例，一种方法可包括基于输入数据而断言多个第一信号中的零个或零个以上第一信号，使用所述输入数据的分数数据权重产生控制，基于所述控制将所述多个第一信号映射到多个第二信号，和基于所述多个第二信号选择多个电路元件中的零个或零个以上电路元件。
根据另一实施例，一种设备可包括用于基于输入数据而断言多个第一信号中的零个或零个以上第一信号的装置、用于使用所述输入数据的分数数据权重而产生控制的装置、用于基于所述控制将所述多个第一信号映射到多个第二信号的装置，和用于基于所述多个第二信号选择多个电路元件中的零个或零个以上电路元件的装置。
根据另一实施例，一种用于将数字输入数据转换为模拟输出信号的数/模转换器可包括具有同等尺寸的第一多个电路元件、第一温度计解码器，和第一动态元件匹配(DEM)单元。具有同等尺寸的第一多个电路元件用于产生模拟输出信号。所述第一温度计解码器接收数字输入数据的至少第一部分，并提供多个第一信号。所述第一DEM单元接收所述多个第一信号，并提供用于选择所述第一多个电路元件的多个第二信号。所述第一DEM单元基于数字输入数据的所述至少第一部分的分数数据权重将所述多个第一信号映射到所述多个第二信号。
附图说明
呈现附图以辅助描述本发明的实施例，且提供所述图式仅为了说明所述实施例而非对其进行限制。
图1展示具有温度计解码的DAC的框图。
图2展示具有数据加权平均(DWA)的DAC的框图。
图3A展示DWA单元的设计。
图3B展示图3A中的选择信号产生器的框图。
图4展示具有动态元件匹配(DEM)的DAC的框图。
图5A展示DEM单元内的信号映射电路的框图。
图5B、5C和5D展示分别针对控制值0、1和2的第一/经解码信号到第二/选择信号的映射。
图6A展示DEM单元内的控制电路的框图。
图6B展示根据本发明的一实施例的经配置用于二分之一分数数据加权的图6A的数据控制器的设计。
图7A和7B说明根据本发明的一实施例的电路元件的选择。
图8展示用于动态选择电路元件的过程。
图9展示具有DEM的DAC的框图。
图10展示根据本发明的一实施例的DAC的框图。
图11展示根据本发明的一实施例的DAC的框图。
图12展示无线通信装置的框图。
具体实施方式
本发明的方面揭示于针对本发明的特定实施例的以下描述和相关图式中。可在不偏离本发明的范围的情况下设计替代实施例。另外，将不会详细描述本发明的众所周知的元件，或将省略所述元件，以免混淆本发明的相关细节。
词语“示范性”在本文中意指“充当一实例、例子或说明”。不必将本文中描述为“示范性”的任何实施例理解为比其它实施例优选或有利。同样，术语“本发明的实施例”并非要求本发明的所有实施例均包括所论述的特征、优点或操作模式。
本文中所使用的术语仅出于描述特定实施例的目的且不意欲限制本发明的实施例。如本文中所使用，除非上下文明确地另外指示，否则单数形式“一”和“所述”既定包括复数形式。将进一步理解，术语“包含”、“包括”在本文中使用时规定所陈述特征、整体、步骤、操作、元件和/或组件的存在，但不排除一个或一个以上其它特征、整体、步骤、操作、元件、组件和/或其群组的存在或添加。
另外，依据将由(例如)计算装置的元件执行的动作的序列来描述许多实施例。将认识到，可通过特定电路(例如，专用集成电路(ASIC))，通过正由一个或一个以上处理器执行的程序指令，或通过两者的组合来执行本文描述的各种动作。另外，可认为本文中描述的这些动作的序列全部在任何形式的计算机可读存储媒体内体现，所述计算机可读存储媒体中存储有对应的计算机指令集，所述计算机指令集在执行后将致使相关联的处理器执行本文中所描述的功能性。因此，本发明的各种方面可以若干不同形式来体现，已预期所有所述形式均在所主张的标的物的范围内。另外，对于本文中所描述的实施例中的每一者来说，任何所述实施例的对应形式在本文中可被描述为(例如)“经配置以执行所描述的动作的逻辑”。
本文描述的动态元件选择技术可用于例如DAC、西格玛-德耳塔(∑Δ)DAC、模/数转换器(ADC)、∑ΔADC、滤波器等各种电路。为了清楚起见，下文针对DAC描述所述技术。
图1展示具有温度计解码的DAC 100的框图。DAC 100包括温度计解码器110和输出电路120。DAC 100还可称为常规DAC。解码器110接收N位输入数据并提供K个选择信号Sel0到SelK-1，其中N＞1且K＝2N。术语“信号”、“线”、“电线”等常可互换使用。在每一取样周期中，解码器110可接收输入数据值x，断言最先x个选择信号Sel0到Selx-1，并解除断言剩余K-x个选择信号Selx到SelK-1。在每一取样周期中将断言的选择信号的数目可取决于输入数据值。此外，可以预定次序断言选择信号，使得针对输入数据值x断言最先x个选择信号。
输出电路120包括分别接收K个选择信号Sel0到SelK-1的K个电路元件122a到122k。每一电路元件122可包含电流源、开关、电容器、电阻器等，或其任一组合。每一电路元件122可在其选择信号被断言时被启用且在其选择信号被解除断言时被停用。每一电路元件122当被启用时将其输出提供到求和器124。求和器124将所有K个电路元件122a到122k的输出求和并提供模拟输出信号。
因为所有电路元件122a到122k具有相同尺寸，所以可能比二进制加权DAC更容易将这些电路元件与输入数据匹配。然而，存在对2N-1个电路元件可匹配的紧密程度的限制。电路元件尤其会经受各种制造非均一性，包括电路小片薄化和封装/凸块诱发的机械应力，其在不同程度上影响每一电路元件。因此，甚至制造于同一芯片上的电路元件也将彼此不完全相同，且因此这些电路元件之间通常存在一些失配。对具有失配的电路元件的预定选择次序导致输入数据值与模拟输出误差之间的相关。如图1中的常规DAC的模拟输出信号因此可具有降低的性能，例如，不良THD。
图2展示具有数据加权平均(DWA)的DAC 200的框图。出于本发明中将变得更清楚的原因，DAC 200还可称为完全DWA DAC。DAC 200包括DWA单元210和输出电路220。DWA单元210接收N位输入数据并提供K个选择信号Sel0到SelK-1。在每一取样周期中，DWA单元210可接收输入数据值x，并断言K个选择信号中的x个。在每一取样周期中将断言的选择信号的数目可取决于输入数据值。然而，可基于当前输入数据值以及DWA单元210的当前状态以不同次序断言选择信号，如下文所描述。输出电路220包括K个电路元件222a到222k，和求和器224。可通过来自DWA单元210的K个选择信号动态选择K个电路元件222。
图3A展示针对N＝3且K＝8的情况图2中的DWA单元210的设计。在此设计中，DWA单元210包括分别产生八个选择信号Sel0到Sel7的八个选择信号产生器310a到310h。产生器310a到310h还分别称为产生器G0到G7。
图3B展示选择信号产生器310a的框图，所述选择信号产生器310a包括3位求和器312和3位寄存器314。求和器312接收3位输入数据值并将其与来自寄存器314的3位所存储值求和，且将3位结果提供到寄存器314。如果在将输入数据值与所存储值求和时存在溢出，则求和器312断言选择信号Sel0，且如果不存在溢出，则求和器312解除断言选择信号Sel0。
返回参看图3A，产生器G0到G7可各自实施为如图3B所示。产生器G0到G7内的寄存器可分别以逐渐减小的值7到0初始化，如线320所示。在图3A所示的实例中，第一输入数据值为4，每一产生器中的寄存器加上4，且产生器G0到G7的经更新寄存器值展示在线322中。产生器G0到G3中的寄存器在加上4时溢出，且断言选择信号Sel0到Sel3。第二输入数据值为2，每一产生器中的寄存器加上2，且产生器G0到G7的经更新寄存器值展示在线324中。产生器G4和G5中的寄存器在加上2时溢出，且断言选择信号Sel4和Sel5。第三输入数据值为3，每一产生器中的寄存器加上3，且产生器G0到G7的经更新寄存器值展示在线326中。产生器G0、G6和G7中的寄存器在加上3时溢出，且断言选择信号Sel0、Sel6和Sel7。
图3A和3B中的DWA设计循环通过八个电路元件且选择与输入数据值所指示一样多的电路元件。产生器G0到G7中的八个寄存器存储DWA单元210的当前状态。所断言的最后一个(或最右侧)选择信号由寄存器以零值指示，其称为零位置。无论何时接收到新输入数据值，均以紧接于当前零位置右边的选择信号开始而断言零个或零个以上选择信号。待断言的选择信号的数目且因此将移位零位置的位置的数目视输入数据值而定。新的零位置等于先前零位置加上当前输入数据值。零位置基于输入数据值而从左边移位到右边且在到达最右边位置后绕回到左边。
零位置可处于对应于八个产生器G0到G7的八个可能位置中的一者处。因此，视当前零位置而定，存在用以表示给定输入数据值的八种不同方式。将断言哪些选择信号(且因此将选择哪些电路元件)是基于寄存器的状态经由表示输入数据的不同可能方式而伪随机化的。
完全DWA DAC与常规DAC相比具有若干益处。电路元件中的误差从线性误差转换为噪声，从而有效地使输入数据值与模拟输出误差不相关。此增加了噪声下限，但改进了THD。然而，完全DWA DAC还具有若干缺点。与常规温度计解码器DAC(其选择信号转变较不频繁)相比，完全DWA DAC增加了电路元件的切换速率。此导致较频繁地对电路元件进行充电和放电，且因此导致增加的假信号能量和降低的动态性能。
另外，图3A和图3B中的完全DWA设计针对N位DAC使用K个N位加法器和K个N位寄存器。寄存器可产生较强的数字切换噪声，此可不利地影响DAC的性能。完全DWA单元还具有有限的可配置性。
图4展示具有动态元件选择(其还称为动态元件匹配(DEM))的DAC 400的设计的框图。在此设计中，DAC 400包括温度计解码器410、DEM单元420和输出电路450。解码器410接收N位输入数据并提供K个经解码信号Th0到ThK-1。解码器410可如上文针对图1中的解码器110所描述而操作。DEM单元420接收K个经解码信号和可能的输入数据，并提供K个选择信号Sel0到SelK-1。输出电路450接收K个选择信号并产生模拟输出信号。如上文针对图1中的输出电路120所描述，输出电路450可包括可由K个选择信号选择的K个电路元件。
在图4所示的设计中，DEM单元420包括信号映射电路430和控制电路440。信号映射电路430从解码器410接收K个经解码信号并重新布置这些信号以实现伪随机化。可通过以不同方式来重新布置K个经解码信号而获得不同电路行为。举例来说，信号映射电路430可如下文所描述来循环旋转K个经解码信号以实现图3A所示的DWA行为。控制电路440产生引导信号映射电路430的操作且影响产生K个选择信号的方式的控制Z。如下文所描述，控制电路440可灵活地支持多个操作模式。
图5A展示图4中的DEM单元420内的信号映射电路430的设计的框图。为了清楚起见，图5A展示针对N＝3且K＝8的情况的设计。
温度计解码器410接收3位输入数据D0、D1和D2且产生八个经解码信号Th0到Th7。解码器410基于输入数据值以经解码信号Th0开始而以预定次序断言经解码信号。表1给出针对每一可能的3位输入数据值的八个经解码信号Th0到Th7的逻辑值。如表1所示，解码器410对于输入数据值1仅断言一个经解码信号Th0，对于输入数据值2断言两个经解码信号Th0和Th1，等等，且对于输入数据值7断言七个经解码信号Th0到Th6。
表1-温度计解码器输出
  数据输入   Th0   Th1   Th2   Th3   Th4   Th5   Th6   Th7
  0   0   0   0   0   0   0   0   0
  1   1   0   0   0   0   0   0   0
  2   1   1   0   0   0   0   0   0
  3   1   1   1   0   0   0   0   0
  4   1   1   1   1   0   0   0   0
  5   1   1   1   1   1   0   0   0
  6   1   1   1   1   1   1   0   0
  7   1   1   1   1   1   1   1   0
信号映射电路430接收八个经解码信号Th0到Th7且提供八个选择信号Sel0到Sel7。在图5A所示的设计中，信号映射电路430包括八个8×1多路复用器(Mux)530a到530h，其还分别称为多路复用器0到7。每一多路复用器具有从解码器410接收所有八个经解码信号Th0到Th7的八个输入。然而，以不同次序将八个经解码信号Th0到Th7提供到多路复用器0到7以实现被断言的选择信号的旋转。
八个经解码信号可由8元素集合T0＝{Th0，Th1，Th2，Th3，Th4，Th5，Th6，Th7}来表示。可通过取得集合T0中的最先m个元素且将这些m个元素移动到集合T0的末端以获得经循环旋转集合Tm来实现将八个经解码信号循环旋转m个位置。举例来说，可将1个位置的循环旋转给定为T1＝{Th1，Th2，Th3，Th4，Th5，Th6，Th7，Th0}。分别将八个经解码信号Th0到Th7直接提供到多路复用器0到7的输入0。将经循环旋转一个位置的八个经解码信号提供到八个多路复用器的输入1。一般来说，将经循环旋转m个位置的八个经解码信号提供到八个多路复用器的输入m，其中0≤m≤7。
表2给出八个经解码信号到每一多路复用器的八个输入的映射。举例来说，多路复用器0在输入0处接收经解码信号Th0，在输入1处接收经解码信号Th7，等等，且在输入7处接收经解码信号Th1。
表2
所有八个多路复用器0到7接收相同3位控制Z。控制Z指示当前零位置且可如下文描述而产生。当控制Z等于m时，分别提供多路复用器0到7的输入m处的经解码信号作为选择信号Sel0到Sel7。多路复用器0到7因此基于由控制Z指示的当前零位置而将经解码信号Th0到Th7映射到选择信号Sel0到Sel7。
图5B展示当控制Z等于0时经解码信号到选择信号的映射。分别直接提供经解码信号Th0到Th7作为选择信号Sel0到Sel7，如表2中针对Z＝0的线所示。针对输入数据值1断言选择信号Sel0，针对输入数据值2断言选择信号Sel0和Sel1，等等。
图5C展示当控制Z等于1时经解码信号到选择信号的映射。分别提供经解码信号Th7，Th0，...，Th6作为选择信号Sel0到Sel7，如表2中针对Z＝1的线所示。针对输入数据值1断言选择信号Sel1，针对输入数据值2断言选择信号Sel1和Sel2，等等。
图5D展示当控制Z等于2时经解码信号到选择信号的映射。分别提供经解码信号Th6，Th7，Th0，...，Th5作为选择信号Sel0到Sel7，如表2中针对Z＝2的线所示。针对输入数据值1断言选择信号Sel2，针对输入数据值2断言选择信号Sel2和Sel3，等等。
在表2中展示针对控制Z的其它值的经解码信号到选择信号的映射。如由针对不同控制Z值的经解码信号Th0的移位位置所指示，针对控制Z的不同值首先断言不同选择信号。
在图5A所示的设计中，将八个经解码信号Th0到Th7映射到多路复用器0到7的输入，使得信号映射电路430可实施图3A所示的DWA设计。如由表2中的经解码信号Th0的位置所示，控制Z的八个可能值对应于图3A中的八个可能零位置。多路复用器0到7循环旋转经解码信号以实现选择信号中的伪随机化。
图5A展示将经解码信号映射到多路复用器的输入的一个设计。还可基于某一其它映射而将经解码信号映射到多路复用器的输入以实现不同输出行为。在任一情况下，经解码信号到选择信号的映射允许动态选择输出电路450中的K个电路元件以防止这些电路元件的失配。
图6A展示图4中的DEM单元420内的控制电路440的设计的框图。在此设计中，DEM单元420支持表3所示的操作模式。
表3-操作模式
  模式   描述
  DWA   使用输入数据产生选择信号。
  伪随机   使用伪随机数据产生选择信号。
  旁路   直接提供经解码信号作为选择信号。
在DWA模式中，基于输入数据或其所需分数来更新零位置，且以当前零位置处的选择信号开始来断言选择信号。在伪随机模式中，基于伪随机数据来更新零位置，且以当前零位置处的选择信号开始来断言选择信号。DWA模式与伪随机模式的不同之处在于更新零位置的方式。还可以其它方式，例如基于输入数据与伪随机数据的组合、基于固定非零值等来更新零位置。在旁路模式中，实质上在无任何随机化的情况下基于温度计解码而产生选择信号。还可支持其它操作模式。举例来说，零位置可在每一取样周期内由固定非零值(例如，1、2等)更新且可因此以恒定速率移位。
在DEM单元420内，数据控制器612接收输入数据、来自伪随机数(PN)产生器610的伪随机数据，和模式选择信号。模式选择信号指示所要的操作模式，并提供其它模式专有控制信息。数据控制器612基于如模式选择信号指示的所要操作模式将控制数据输出到求和器614。求和器614将来自数据控制器612的控制数据与来自寄存器616的当前控制值求和并将经更新的控制值提供到寄存器616。寄存器616将当前控制值作为N位控制Z提供到信号映射电路430。
求和器614和寄存器616实施绕回累加器，绕回累加器基于来自数据控制器612的控制数据更新零位置。在DWA模式中，基于来自数据控制器612的分数输入数据更新零位置。在伪随机模式中，基于来自数据控制器612的伪随机数据更新零位置。在旁路模式中，寄存器616被初始化为零，且以来自数据控制器612的0更新零位置，且因此零位置不改变。
可以具有大于N的长度的线性反馈移位寄存器(LFSR)实施PN产生器610。LFSR可实施任何本原多项式(primitive polynomial)产生器函数。可提供LFSR的N个最低有效位(LSB)作为N位伪随机数据。还可以其它方式，例如使用查找表获得伪随机数据。
图6B展示根据本发明的一实施例的经配置用于二分之一分数数据加权的图6A中的数据控制器612的设计。如图所示，数据控制器612接收3位输入数据D0、D1和D2、2位伪随机数据P0和P1，以及3位模式选择信号M0、M1和M2。数据控制器612基于所要操作模式输出控制数据C0、C1和C2以及输入位。
如上文所论述，模式选择信号可包括其它模式专有信息。举例来说，因为输入数据的给定分数可能并非整数(例如，数据输入值3的二分之一为1.5，其为非物理移位量)，所以模式选择信号可包括指令数据控制器612对分数结果进行舍入以便处理非物理移位的模式专有信息。在图6B的实施例中，分数DWA可分别在上舍入模式或下舍入模式中对移位量进行上舍入或下舍入。在此设计中，模式选择信号指示表4所示的操作模式。
表4-模式选择信号
  模式选择(M2，M1，M0)  操作模式
  x00  常规温度计解码
  x01  伪随机模式
  010  分数DWA，下舍入
  110  分数DWA，上舍入
  111  完全DWA
如图6B所示，数据控制器612包括“与”门651和四个多路复用器653-659，所述多路复用器由模式选择信号的位M1和M0控制。“与”门651接收位M2和D0作为输入，且将逻辑“与”值输出到多路复用器653。多路复用器653在对应于M1＝1和M0＝0的端口(端口′10′)处接收逻辑“与”值，且在所有其它输入端口处接收′0′。多路复用器653产生输入值。多路复用器655在端口′00′处接收′0′，在端口′01′处接收P0，在端口′10′处接收D1，且在端口′11′处接收D0。多路复用器655产生C0。多路复用器657在端口′00′处接收′0′，在端口′01′处接收P1，在端口′10′处接收D2，且在端口′11′处接收D1。多路复用器657产生C1。多路复用器659在端口′00′、′01′和′10′处接收′0′，且在端口′11′处接收D2。多路复用器659产生C2。
因此，在常规温度计解码模式中，数据控制器612输出输入＝′0′，以及控制数据C0＝′0′、C1＝′0′和C2＝′0′。控制Z保持处于零，其将DWA 400的零位置维持在其初始状态。在伪随机模式中，数据控制器612输出输入＝′0′以及控制数据C0＝′P0′、C1＝′P1′和C2＝′0′。控制Z因此由随机值更新，所述随机值随机地移位DWA400的零位置。
在分数DWA，下舍入模式中，数据控制器612输出输入＝′0′，以及控制数据C0＝′D1′、C1＝′D2′和C2＝′0′。控制Z因此由等于输入数据的二分之一(经下舍入)的量更新。举例来说，如果输入数据为3(D0＝1、D1＝1且D2＝0)，则控制Z由0(输入值)与1(控制数据值)的和更新，借此将DWA 400的零位置移位一个单位。在此模式中，将断言选择信号，且使用数据权重的分数更新零位置。
在分数DWA、上舍入模式中，数据控制器612输出输入＝′D0′，以及控制数据C0＝′D1′、C1＝′D2′和C2＝′0′。控制Z因此由等于输入数据的二分之一(经上舍入)的量更新。举例来说，如果输入数据为3(D0＝1、D1＝1且D2＝0)，则控制Z由1(输入值)与1(控制数据值)的和更新，借此将DWA 400的零位置移位两个单位。在此模式中，将断言选择信号，且使用数据权重的分数更新零位置。
在完全DWA模式中，数据控制器612输出输入＝′0′，以及控制数据C0＝′D0′、C1＝′D1′和C2＝′D2′(即，完全输入数据)。控制Z因此由等于输入数据的量更新。举例来说，如果输入数据为3(D0＝1、D1＝1且D2＝0)，则控制Z由0(输入值)与3(控制数据值)的和更新，借此将DWA 400的零位置移位三个单位。在此模式中，将断言选择信号，且使用完全数据权重更新零位置(类似于图3A和3B的完全DWA设计)。
图7A说明循序地针对3位输入数据+4、+2和+3的在二分之一分数DWA、下舍入模式中的零位置更新和选择信号断言的实例进程。
起初，在状态712中，将零位置设定为对应于Sel7，且控制Z经初始化为零(即，寄存器616被清除)。当将输入数据+4(D0＝0、D1＝1和D2＝1)输入到DWA 400时，控制Z由0(输入值)与2(控制数据值)的和更新，借此将DWA400的零位置移位两个单位以对应于Sel1。因此，在状态714中，信号映射电路430断言选择信号Sel1、Sel0、Sel7和Sel6。当将输入数据+2(D0＝0、D1＝1和D2＝0)输入到DWA 400时，控制Z由0(输入值)与1(控制数据值)的和更新，借此将DWA 400的零位置移位一个单位以对应于Sel2。因此，在状态716中，信号映射电路430断言选择信号Sel2和Sel1。当将输入数据+3(D0＝1、D1＝1和D2＝0)输入到DWA 400时，控制Z由0(输入值)与1(控制数据值)的和更新，借此将DWA 400的零位置移位一个单位以对应于Sel3。因此，在状态728中，信号映射电路430断言选择信号Sel3、Sel2和Sel1。
图7B说明循序地针对3位输入数据+4、+2和+3的在二分之一分数DWA、上舍入模式中的零位置更新和选择信号断言的实例进程。
起初，在状态722中，将零位置再次设定为对应于Sel7，且将控制Z再次初始化为零(即，寄存器616被清除)。当将输入数据+4(D0＝0、D1＝1和D2＝1)输入到DWA 400时，控制Z由0(输入值)与2(控制数据值)的和更新，借此将DWA 400的零位置移位两个单位以对应于Sel1。因此，在状态724中，信号映射电路430断言选择信号Sel1、Sel0、Sel7和Sel6，与图7A的下舍入模式中一样。当将输入数据+2(D0＝0、D1＝1和D2＝0)输入到DWA 400时，控制Z由0(输入值)与1(控制数据值)的和更新，借此将DWA400的零位置移位一个单位以对应于Sel2。因此，在状态726中，信号映射电路430断言选择信号Sel2和Sel1，与图7A的下舍入模式中一样。然而，当将输入数据+3(D0＝1、D1＝1和D2＝0)输入到DWA 400时，控制Z由1(输入值)与1(控制数据值)的和更新，借此将DWA 400的零位置移位两个单位以对应于Sel4。因此，在状态728中，信号映射电路430断言选择信号Sel4、Sel3和Sel2，与图7A的下舍入模式中形成对比。
如图7A和7B中所说明，可使用根据本发明实施例的分数数据加权将零位置移位比图3A和3B的DWA设计中小的程度。出于下文将更详细论述的原因，在从一个状态到下一状态所断言的选择信号中提供某一重叠可能是有利的。
与输入数据的完全权重相反地使用分数权重来产生控制Z可视应用而具有若干优点。分数DWA模式仍提供电路元件的随机化，但与完全DWA模式相比程度较小，其取决于所要的分数权重。此在将线性误差转换为噪声方面在取决于所要的分数权重的程度上保持了完全DWA DAC优于常规DAC的优点，此帮助减小输入数据值与任何模拟输出误差之间的相关。另外，分数DWA模式当与完全DWA模式相比时具有电路元件的减小的切换速率，因为一些先前经充电/放电的电路元件可维持在其当前状态。此帮助减轻了完全DWA DAC的归因于电路元件的频繁充电和放电而引起的与常规DAC相比而言的一些缺点。根据本发明实施例的分数DWA模式比完全DWA模式更少地(再次取决于所要的分数权重)对电路元件进行充电和放电。因此，当与完全DWADAC相比时，在分数DWA模式中操作的根据本发明实施例的实施DEM单元的DAC具有减小的假信号能量，其导致改进的动态性能，例如改进的THD。
所属领域的技术人员将了解，上文描述的二分之一分数加权方案是出于说明目的而提供，且不意欲限制根据本发明的各种实施例的各种分数加权方案中所使用的所要分数权重。举例来说，所要分数加权可为数据权重的三分之一、四分之一等。因此，可根据特定应用的性能要求选择分数权重和舍入模式以有效地权衡与常规DAC和完全DWADAC两者相关联的优点和缺点。因此，视应用而定，在分数DWA模式中操作的根据本发明实施例的实施DEM单元的DAC可比常规DAC和完全DWA DAC两者有利。
图8展示用于(例如)在DAC或某一其它电路中动态选择电路元件的过程800的设计。可基于输入数据(例如，通过对输入数据执行温度计解码)以预定次序来断言多个第一信号中的零个或零个以上第一信号(方框812)。可通过累加控制的当前值与控制数据以获得控制的新值来产生控制(方框814)。控制数据可为输入数据、伪随机数据、固定非零值、零等。可基于控制将所述多个第一信号映射到多个第二信号(方框816)。控制可指示将针对下一输入数据值断言的下一第二信号。第一信号和第二信号可分别对应于上文所描述的经解码信号和选择信号。多个第一信号可被循环旋转由控制确定的量且作为多个第二信号而提供。可基于多个第二信号来选择多个电路元件中的零个或零个以上电路元件(方框818)。对于DWA，多个第二信号可以紧跟在上次选定的电路元件之后的电路元件开始以顺序次序来选择多个电路元件。待断言的第一信号的数目且因此待断言的第二信号的数目可由输入数据确定。
图9展示具有DEM的DAC 900的设计的框图。在此设计中，DAC 900包括产生K个等量参考电流的K个电流源922。可通过动态选择K个参考电流来改善K个参考电流的失配。
在DAC 900内，N位触发器912在每一取样周期内接收N位输入数据、以时钟对输入数据进行计时，且提供N个数据位D0到DN-1。温度计解码器914接收N个数据位并提供K个经解码信号Th0到ThK-1。DEM单元916接收K个经解码信号Th0到ThK-1，并提供K个选择信号Sel0到SelK-1。可以图4到图6所示的DEM单元420实施DEM单元916。
K个锁存器/驱动器918接收K个选择信号并针对K个开关920提供K个控制信号。K个开关920还从K个电流源922接收K个等量参考电流。K个开关920中的每一者基于其控制信号而将其参考电流引导到Outp输出或Outn输出。锁存器918确保K个参考电流的同步切换，以便减小Outp或Outn信号中的假信号能量。偏置电路924产生用于K个电流源922的偏置电压。
图9展示针对所有N个位来执行温度计解码的DAC设计。一般来说，DAC可以一个或一个以上区段来实施，且每一区段可以温度计解码或二进制解码来实施。举例来说，DAC可以两个区段来实施：用于总共N个位当中M个最高有效位(MSB)的第一区段，和用于总共N个位当中L个LSB的第二区段，其中N＝M+L。每一区段可以如上文所描述的温度计解码和DEM来实施。
图10说明根据本发明的一实施例的实例DAC设计。在此设计中，DEM单元仅对M个最高有效位操作。在此设计中，包括DEM的第一电路以上文针对图9的DAC设计而描述的方式对数据输入DL到DN-1操作。在DAC 1000的第一电路内，温度计解码器1014a接收M个数据位DL到DN-1并将经解码信号提供到DEM单元1016。DEM单元1016接收经解码信号并将选择信号提供到锁存器/驱动器1018a。可以图4到图6所示的DEM单元420来实施DEM单元1016。
锁存器/驱动器1018a接收选择信号并提供用于开关1020a的控制信号。开关1020a还从电流源1022a接收等量参考电流。开关中的每一者基于其控制信号而将其参考电流引导到Outp输出或Outn输出。锁存器1018a确保参考电流的同步切换，以便减小Outp或Outn信号中的假信号能量。偏置电路1024a产生用于电流源1022a的偏置电压。
不具有DEM单元的第二电路对最低有效位数据输入D0到DL-1操作。在DAC 1000的第二电路内，温度计解码器1014b接收L个数据位D0到DL-1并将经解码信号直接提供到锁存器/驱动器1018b。锁存器/驱动器1018b接收选择信号并提供用于开关1020b的控制信号。开关1020b还从电流源1022b接收等量参考电流。开关中的每一者基于其控制信号而将其参考电流引导到Outp输出或Outn输出。开关1020b的输出Outp和Outn连接到开关1020a的输出Outp和Outn以提供共同输出路径。锁存器1018b确保参考电流的同步切换，以便减小Outp或Outn信号中的假信号能量。偏置电路1024b产生用于电流源1022a的偏置电压。
此DAC设计可为有利的，因为其不必针对最低有效位D0到DL-1对电路元件进行连续充电和放电。归因于温度计解码器输出信号的预定次序，最有可能从一个状态到下一状态连续地断言所述位。因此，图10的DAC设计可提供比具有对每一输入数据位操作的DWA单元的DAC相对较快的切换速率，而仍保持下文论述的一些随机化优点。
电流源、开关和锁存器无需为一维的，而是还可实施为元件的多维阵列。举例来说，可使用开关和对应的锁存器/驱动器的二维阵列来实施具有对最高有效位M操作的DEM单元的图10的第一电路，以输出多个电流源。
图11说明根据本发明一实施例的实施对输入数据的第一部分操作的DEM单元以控制开关的二维阵列的输出的DAC的实例第一电路。在DAC 1100的所说明的第一电路内，温度计解码器1114a和1114b接收最高有效位M的若干部分。举例来说，如果N＝12且M＝7，则温度计解码器1114a可接收位D05到D08，且温度计解码器1114b可接收位D09到D11。温度计解码器1114a和1114b分别将对应的经解码信号提供到DEM单元1116a和1116b。DEM单元1116a和1116b接收其相应的经解码信号，并分别将选择信号提供到列解码器1126a和行解码器1126b。DEM单元1116a和1116b可以图4到6所示的DEM单元420来实施。
列解码器1126a将所接收的选择信号解码为列选择信号Y0到Yn，其用于断言m×n锁存器/驱动器阵列1118中的对应列。类似地，行解码器1126b将所接收的选择信号解码为行选择信号X0到Xm，其用于断言m×n锁存器/驱动器阵列1118中的对应行。
锁存器/驱动器1118基于其阵列的所断言的行和列而提供用于开关1120的控制信号。开关1120从电流源1122接收等量参考电流。开关中的每一者基于其控制信号而将其参考电流引导到Outp输出或Outn输出。锁存器1118确保参考电流的同步切换，以便减小Outp或Outn信号中的假信号能量。偏置电路1124产生用于电流源1122的偏置电压。
图11所示的部分DAC设计的多维阵列具有若干潜在优点。举例来说，分离为行和列DEM单元增加了选定电路元件的随机化程度。而且，通过在行和列解码操作之前实施DEM单元，减小了电路复杂性。因此，信号整合将较简单且/或接口路由将较直接。
本文所描述的动态元件选择技术可提供某些优点。所述技术可用以灵活地支持例如表3中所给出的模式的不同模式。所述技术还可经由信号映射电路和控制电路的设计上的灵活性来支持各种随机化方案。此外，可将控制电路初始化到零(针对旁路模式)或任意值(针对其它模式)，此避免对例如图3A所示的DWA设计所需要的电路的特殊初始化电路的需要。所述技术还可归因于使用较少顺序逻辑而产生较少切换噪声，此可改进敏感模拟电路的性能。
根据本发明的各种实施例的上述DAC设计提供优于常规技术的宽带、低杂散电流优点。
本文所描述的技术可用于例如无线通信装置、手持式装置、游戏装置、计算装置、计算机、膝上型计算机、消费者电子装置等各种电子装置。在下文描述所述技术针对无线通信装置的示范性使用。
图12展示无线通信系统中的无线通信装置1200的设计的框图。无线装置1200可为蜂窝式电话、终端、手机、个人数字助理(PDA)等。无线通信系统可为码分多址(CDMA)系统、全球移动通信系统(GSM)系统等。
无线装置1200能够提供经由接收路径和发射路径的双向通信。在接收路径上，由基站(未图示)发射的信号由天线1212接收并提供到接收器(RCVR)1214。接收器1214调节所接收的信号并将模拟输出信号提供到专用集成电路(ASIC)1220。在发射路径上，发射器(TMTR)1216接收并调节来自ASIC 1220的模拟输出信号并产生经调制信号，经调制信号经由天线1212发射到基站。
ASIC 1220可包括各种处理接口和存储器单元，例如接收ADC(Rx ADC)1222、发射DAC(Tx DAC)1224、调制解调器处理器1226、精简指令集计算机(RISC)处理器1228、控制器/处理器1230、内部存储器1232、外部总线接口1234、输入/输出(I/O)驱动器1236、音频DAC/驱动器1238，和视频DAC/驱动器1240。Rx ADC 1222将来自接收器1214的模拟输入信号数字化并将样本提供到调制解调器处理器1226。Tx DAC1224将来自调制解调器处理器1226的输出码片从数字转换为模拟，并将模拟输出信号提供到发射器1216。调制解调器处理器1226执行用于数据发射和接收的处理，例如编码、调制、解调、解码等。RISC处理器1228可执行用于无线装置1200的各种类型的处理，例如用于视频、图形、较高层应用等的处理。控制器/处理器1230可指导ASIC 1220内的各种处理和接口单元的操作。内部存储器1232存储用于ASIC 1220内的各种单元的数据和/或指令。
EBI 1234促进ASIC 1220与主存储器1244之间的数据传送。I/O驱动器1236经由模拟或数字接口驱动I/O装置1246。音频DAC/驱动器1238驱动音频装置1248，音频装置1248可为扬声器、头戴式送受话器、耳机等。视频DAC/驱动器1240驱动显示单元1250，显示单元1250可为液晶显示器(LCD)等。Rx ADC 1222、Tx DAC 1224、音频DAC/驱动器1238、视频DAC/驱动器1240和/或其它单元可实施本文描述的技术。举例来说，DAC中的任一者可实施为如图9到11所示。
可以各种硬件单元来实施本文所描述的技术，所述硬件单元例如为集成电路(IC)、ASIC、数字信号处理器(DSP)、数字信号处理装置(DSPD)、可编程逻辑装置(PLD)、现场可编程门阵列(FPGA)、控制器、处理器，和其它电子装置。可以各种IC工艺技术制造硬件单元，所述IC工艺技术例如为互补金属氧化物半导体(CMOS)、N沟道MOS(NMOS)、P沟道MOS(PMOS)、双极CMOS(Bi-CMOS)、双极等。可以任何装置尺寸技术制造硬件单元，例如130纳米(nm)、90nm、65nm、45nm、35nm等。
本文所描述的技术可用于Tx DAC、∑ΔDAC、音频DAC、视频DAC、仪表DAC、Rx ADC、∑ΔADC、滤波器等。可以P-FET、N-FET、双极结晶体管(BJT)、GaAs晶体管、异质结双极晶体管(HBT)、高电子迁移率晶体管(HEMT)等实施DAC和ADC。DAC和ADC还可制造于例如模拟IC、数字IC、混合信号IC、射频IC(RFIC)等各种类型的IC上。
虽然前文揭示内容展示本发明的说明性实施例，但应注意，在不脱离所附权利要求书所界定的本发明的范围的情况下，可在本文中作出各种改变和修改。无需以任何特定次序执行根据本文中所描述的本发明的实施例的方法项的功能、步骤和/或动作。此外，虽然可以单数形式描述或主张本发明的元件，但除非明确陈述限于单数形式，否则还可涵盖复数形式。

Claims (45)

1.一种设备，其包含：
第一电路，其接收输入数据且提供基于所述输入数据而断言的多个第一信号；
第二电路，其接收所述多个第一信号且提供用以选择多个电路元件的多个第二信号；以及
第三电路，其使用所述输入数据的分数数据权重产生用于所述第二电路的控制，所述第二电路基于来自所述第三电路的所述控制将所述多个第一信号映射到所述多个第二信号。
2.根据权利要求1所述的设备，其中所述分数数据权重是在零与所述输入数据的值之间且包括零与所述输入数据的所述值在内的值。
3.根据权利要求2所述的设备，其中所述分数数据权重被上舍入或下舍入到最接近的整数。
4.根据权利要求3所述的设备，其中所述分数数据权重是所述输入数据的二分之一，其被上舍入或下舍入到最接近的整数。
5.根据权利要求1所述的设备，其中所述多个第二信号以顺序次序选择所述多个电路元件。
6.根据权利要求1所述的设备，其中所述第一电路基于所述输入数据来断言一定数目的第一信号，且其中所断言的第二信号的数目等于所断言的第一信号的所述数目。
7.根据权利要求1所述的设备，其中所述第一电路经配置以对所述输入数据执行温度计解码，且经配置以提供经温度计解码的信号作为所述多个第一信号。
8.根据权利要求1所述的设备，其中所述第二电路包括多个多路复用器，每一多路复用器经配置而以不同次序接收所述多个第一信号，且经配置以提供所述多个第二信号中的一者。
9.根据权利要求8所述的设备，其中所述多个多路复用器经配置以接收来自所述第三电路的所述控制，且提供被循环旋转由所述控制确定的量的所述多个第一信号作为所述多个第二信号。
10.根据权利要求9所述的设备，其中所述多个第一信号被循环旋转等于所述输入数据的所述分数数据权重的值的量。
11.根据权利要求1所述的设备，其中所述第三电路包括：
寄存器，其存储所述控制的当前值；
数据控制器，其接收所述输入数据并提供控制数据；以及
求和器，其从所述数据控制器接收所述控制数据并从所述寄存器接收所述控制的当前值且将所述控制数据与所述控制的所述当前值求和，并将所述控制的新值提供到所述寄存器。
12.根据权利要求11所述的设备，其中所述控制数据是所述输入数据的所述分数数据权重。
13.根据权利要求11所述的设备，其中所述数据控制器进一步将输入提供到所述求和器以控制所述控制数据的舍入，且所述求和器经配置以将所述控制数据、所述控制的所述当前值和所述输入求和以将所述控制的所述新值提供到所述寄存器。
14.根据权利要求13所述的设备，其中所述数据控制器包括：
第一逻辑装置，其经配置以基于指示所要舍入模式的模式选择信号来产生作为“0”或所述输入数据的第一位的输入值；
第二逻辑装置，其经配置以产生作为所述输入数据的第二位的所述控制数据的第一位；
第三逻辑装置，其经配置以产生作为所述输入数据的第三位的所述控制数据的第二位；以及
第四逻辑装置，其经配置以产生作为“0”的所述控制数据的第三位。
15.根据权利要求14所述的设备，其中所述第一到第四逻辑装置为多路复用器。
16.一种集成电路，其包含：
第一电路，其接收输入数据且提供基于所述输入数据而断言的多个第一信号；
第二电路，其接收所述多个第一信号且提供用以选择多个电路元件的多个第二信号；以及
第三电路，其使用所述输入数据的分数数据权重产生用于所述第二电路的控制，所述第二电路基于来自所述第三电路的所述控制将所述多个第一信号映射到所述多个第二信号。
17.根据权利要求16所述的集成电路，其中所述分数数据权重是在零与所述输入数据的值之间且包括零与所述输入数据的所述值在内的值，其被上舍入或下舍入到最接近的整数。
18.根据权利要求16所述的集成电路，其中所述第一电路经配置以对所述输入数据执行温度计解码，且提供经温度计解码的信号作为所述多个第一信号。
19.根据权利要求16所述的集成电路，其中所述第二电路进一步包含：
多个多路复用器，其接收来自所述第三电路的所述控制且提供被循环旋转等于所述输入数据的所述分数数据权重的值的量的所述多个第一信号，以作为所述多个第二信号。
20.根据权利要求16所述的集成电路，其中所述第三电路包括：
寄存器，其存储所述控制的当前值；
数据控制器，其接收所述输入数据并提供控制数据；以及
求和器，其从所述数据控制器接收所述控制数据并从所述寄存器接收所述控制的当前值且将所述控制数据与所述控制的所述当前值求和，并将所述控制的新值提供到所述寄存器，其中所述控制数据是所述输入数据的所述分数数据权重。
21.根据权利要求20所述的集成电路，其中所述数据控制器进一步经配置以将输入提供到所述求和器以控制所述控制数据的舍入，且所述求和器将所述控制数据、所述控制的所述当前值和所述输入求和以将所述控制的所述新值提供到所述寄存器。
22.一种方法，其包含：
基于输入数据而断言多个第一信号中的零个或零个以上第一信号；
使用所述输入数据的分数数据权重产生控制；
基于所述控制将所述多个第一信号映射到多个第二信号；以及
基于所述多个第二信号选择多个电路元件中的零个或零个以上电路元件。
23.根据权利要求22所述的方法，其进一步包含：
提供所述分数数据权重作为在零与所述输入数据的值之间且包括零与所述输入数据的所述值在内的值，其被上舍入或下舍入到最接近的整数。
24.根据权利要求22所述的方法，其中所述断言所述多个第一信号中的零个或零个以上第一信号包括基于所述输入数据的温度计解码而断言所述多个第一信号中的零个或零个以上第一信号。
25.根据权利要求22所述的方法，其中所述将所述多个第一信号映射到所述多个第二信号包括提供被循环旋转等于所述输入数据的所述分数数据权重的量的所述多个第一信号，以作为所述多个第二信号。
26.根据权利要求22所述的方法，其进一步包含：
将所述控制的当前值与所述输入数据的所述分数数据权重累加以获得所述控制的新值。
27.一种设备，其包含：
用于基于输入数据而断言多个第一信号中的零个或零个以上第一信号的装置；
用于使用所述输入数据的分数数据权重产生控制的装置；
用于基于所述控制将所述多个第一信号映射到多个第二信号的装置；以及
用于基于所述多个第二信号选择多个电路元件中的零个或零个以上电路元件的装置。
28.根据权利要求27所述的设备，其进一步包含：
用于提供所述分数数据权重作为在零与所述输入数据的值之间且包括零与所述
输入数据的所述值在内的值的装置，且所述值被上舍入或下舍入到最接近的整数。
29.根据权利要求27所述的设备，其中所述用于断言所述多个第一信号中的零个或零个以上第一信号的装置经配置以基于所述输入数据的温度计解码而断言所述多个第一信号中的零个或零个以上第一信号。
30.根据权利要求27所述的设备，其中所述用于将所述多个第一信号映射到所述多个第二信号的装置经配置以提供被循环旋转等于所述输入数据的所述分数数据权重的量的所述多个第一信号，以作为所述多个第二信号。
31.根据权利要求27所述的设备，其进一步包含：
用于将所述控制的当前值与所述输入数据的所述分数数据权重累加以获得所述控制的新值的装置。
32.一种用于将数字输入数据转换为模拟输出信号的数/模转换器(DAC)，所述DAC包含：
具有同等尺寸的第一多个电路元件，其经配置以产生所述模拟输出信号；
第一温度计解码器，其接收所述数字输入数据的至少第一部分并提供多个第一信号；以及
第一动态元件匹配(DEM)单元，其接收所述多个第一信号并提供用于选择所述第一多个电路元件的多个第二信号，所述第一DEM单元基于所述数字输入数据的所述至少第一部分的分数数据权重将所述多个第一信号映射到所述多个第二信号。
33.根据权利要求32所述的DAC，其中所述第一DEM单元包括：
多个多路复用器，每一多路复用器经配置而以不同次序接收所述多个第一信号且经配置以提供所述多个第二信号中的一者；以及
控制电路，其基于所述数字输入数据的所述至少第一部分的所述分数数据权重而产生用于所述多个多路复用器的控制。
34.根据权利要求33所述的DAC，其中所述控制电路将所述数字输入数据的所述至少第一部分的所述分数数据权重与所述控制的当前值累加以获得所述控制的新值。
35.根据权利要求32所述的DAC，其中所述第一多个电路元件包括提供等量电流的多个电流源。
36.根据权利要求32所述的DAC，其中所述第一多个电路元件包括具有同等尺寸的多个电容器。
37.根据权利要求32所述的DAC，其进一步包含：
具有同等尺寸的第二多个电路元件，其经配置以产生所述模拟输出信号；以及
第二温度计解码器，其接收所述数字输入数据的第二部分并提供用于选择所述第二多个电路元件的多个第三信号，所述数字输入数据的所述第一部分和第二部分不重叠且每一者包括所述数字输入数据的至少一个位。
38.根据权利要求37所述的DAC，其中所述第二多个电路元件包括提供等量电流的多个电流源。
39.根据权利要求37所述的DAC，其中所述第二多个电路元件包括具有同等尺寸的多个电容器。
40.根据权利要求32所述的DAC，其进一步包含：
具有同等尺寸的第二多个电路元件，其经配置以产生所述模拟输出信号；以及
第二温度计解码器，其接收所述数字输入数据的第二部分并提供多个第三信号，所述数字输入数据的所述第一部分和第二部分不重叠且每一者包括所述数字输入数据的至少一个位；以及
第二DEM单元，其接收所述多个第三信号并提供用于选择所述第二多个电路元件的多个第四信号，所述第二DEM单元经配置以基于所述数字输入数据的所述第二部分的分数数据权重将所述多个第三信号映射到所述多个第四信号。
41.根据权利要求40所述的DAC，其中所述第二DEM单元包括：
多个多路复用器，每一多路复用器经配置而以不同次序来接收所述多个第三信号且提供所述多个第四信号中的一者；以及
控制电路，其基于所述数字输入数据的所述第二部分的所述分数数据权重而产生用于所述多个多路复用器的控制。
42.根据权利要求41所述的DAC，其中所述控制电路将所述数字输入数据的所述第二部分的所述分数数据权重与所述控制的当前值累加以获得所述控制的新值。
43.根据权利要求40所述的DAC，其中所述第二多个电路元件包括提供等量电流的多个电流源。
44.根据权利要求40所述的DAC，其中所述第二多个电路元件包括具有同等尺寸的多个电容器。
45.根据权利要求40所述的DAC，其进一步包含：
电路元件阵列，其包括所述第一多个电路元件和第二多个电路元件，所述电路元件阵列经配置以产生所述模拟输出信号；
列解码器，其基于所述多个第二或第四信号中的一者而产生用于选择所述电路元件阵列的一列的多个第五信号；以及
行解码器，其基于所述多个第二或第四信号中的另一者而产生用于选择所述电路元件阵列的一行的多个第六信号。
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