JP2001525627A - パイプライン接続型アナログ‐ディジタル変換器における効率的な誤差補正 - Google Patents

パイプライン接続型アナログ‐ディジタル変換器における効率的な誤差補正

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JP2001525627A JP2000523760A JP2000523760A JP2001525627A JP 2001525627 A JP2001525627 A JP 2001525627A JP 2000523760 A JP2000523760 A JP 2000523760A JP 2000523760 A JP2000523760 A JP 2000523760A JP 2001525627 A JP2001525627 A JP 2001525627A
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マッキャロル，ベンジャミン・ジェイ
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マキシム・インテグレーテッド・プロダクツ・インコーポレーテッド
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Abstract

(57)【要約】 本発明は、Ｎ＋１個のパイプライン接続型アナログ‐ディジタル変換器によって生成されたＮ個のディジタルワードの誤差を補正するための方法及び装置を開示する。本発明の方法は、（１）該Ｎ個のディジタルワードをＮ群のパイプラインレジスタによって同期化するステップと；（２）調整値に基づいてインクリメント演算またはデクリメント演算を実行することにより、同期化された該Ｎ個のディジタルワードを補正する補正ステップとを具備したものである。

Description

【発明の詳細な説明】
【０００１】 （技術分野) 本発明は、パイプライン接続型アナログ‐ディジタル変換器に関し、より詳し
くは、本発明はパイプライン接続型アナログ‐ディジタル変換器における変換誤
差の補正のための技術に関する。
【０００２】 （背景技術） パイプライン接続型アナログ‐ディジタル変換器（ＡＤＣ）は、後段のディジ
タル出力に対して、前段のディジタル出力を遅延させ、スケールし、加算して正
しいディジタル出力を発生するための加算器を必要とする。
【０００３】 後段には前段の補正が反映される。後段の加算器は、前段におけるアナログ‐
ディジタル変換の結果を補正あるいは調整すると共に、さらに付加的な分解度ビ
ット（resolution bit）を導入するめに使用される。これらの補正値、すなわち
調整量は前段の値に加えられる。この補正値は正の数のこともあれば、負の数の
こともある。負の数は、加算前に２の補数演算法を用いて符号拡張される。
【０００４】 従来技術の方法は、Ｎ段パイプライン接続型ＡＤＣでこのデジタル補正を行う
のにＮ個の加算器を使用していた。各加算器のサイズは、パイプライン段の有意
水準ないしは有効係数の関数である。パイプライン段がより下位ビットに向かい
、より多くの分解度ビットが加えられるにつれて、加算器のサイズはどんどん大
きくなる。そしてこのような加算器を実際に設けるための面積が著しく大きくな
る。例えば、１段４ビットの４段パイプライン接続型ＡＤＣは：第１段の７ビッ
ト加算器、第２段の１０ビット加算器、第３段の１３ビット加算器及び最終段で
ある第４段の１９ビット加算器の４つの加算器を必要とする。各Ｎ桁の加算器は
１つの半加算器とＮ-ｌ個の全加算器を必要とする。半加算器は１つのＸＯＲゲ ートと１つのＡＮＤゲートを必要とする。また、全加算器は２つのＸＯＲゲート
と２つのＡＮＤゲート及び１つのＯＲゲートを必要とする。そのために、デジタ
ル補正のためのハードウェア全体の量がかなり大きくなる。
【０００５】 従って、目下、より小さい集積回路専有面積とより簡単な構成のパイプライン
接続型ＡＤＣによるデジタル補正を可能にする方法及び装置を得ることが望まし
い情況にある。
【０００６】 （発明の開示） 本発明は、Ｎ＋１のパイプライン接続型アナログ‐ディジタル変換器によって
生成されるＮ個のデジタルワードの誤差を補正するための方法及び装置を開示す
る。本発明の方法は：（１）Ｎ個のディジタルワードをＮ群のパイプラインレジ
スタによって同期化するステップと；（２）それらの同期化されたＮ個のディジ
タルワードを調整値に基づいてインクリメント演算あるいはデクリメント演算を
実行することにより補正するステップと； を具備したものである。
【０００７】 本発明の目的、特徴並びに長所については、以下の発明の詳細な説明から明ら
かとなろう。
【０００８】 （発明の実施のための最良の形態） 本発明はパイプライン接続型アナログ‐ディジタル変換器におけるディジタル 補正を効率化するための方法及び装置を開示する。本発明のデジタル補正回路は
インクリメンタ／デクレメンタとして実装される。Ｎ段パイプライン接続型ＡＤ
Ｃの場合、完全なディジタルワードを得るのにＮ個の補正回路がカスケード接続
される。インクリメンタ／デクレメンタを補正回路として用いることによって、
ハードウェアの量と複雑さが著しく低減される。
【０００９】 以下の説明においては、説明の目的上、本発明の完全な理解を期すために多く
の詳細事項が記載される。しかしながら、これら特定の詳細事項は本発明を実施
する上において必ずしも記載する必要のないものであることは当業者にとって明
白であろう。それ以外の場合において、周知の電気的構成や回路は、不必要に本
発明を不明瞭にすることがないようブロック図形式で示してある。
【００１０】 図１には、本発明の開示技術に基づく変換器１００の一実施形態の構成が図解
されている。図１に示すブロック図はもっぱら図示説明のためにのみを使用され
るものであるということは理解されよう。この実施形態では、２０ビットの結果
出力を得るために４つのパイプライン接続段が設けられている。変換器１００は
、（１）４つのカスケード接続されたディジタル−アナログ変換器（ＤＡＣ）部
１０、２０、３０、及び４０と；（２）５つの補助アナログ‐ディジタル変換器
（ＡＤＣ）１１、２１、３１、４１、及び５０と；（３）４つのパイプライン接
続型レジスタ群１１０、１２０、１３０、及び１４０と；（４）４つの補正回路
１５１、１５２、１５３、及び１５４と；（５）結果レジスタ１８０と；で構成
されている。
【００１１】 ４つのＤＡＣ部１０、２０、３０、及び４０は基本的に互いに類似している。
ＤＡＣ部１０は最上位の補正を受け持つ。ＤＡＣ部２０及び３０はその次下位の
補正を受け持つ。ＤＡＣ部４０は最下位の補正を扱う。ここでは、説明を簡潔に
するため、ＤＡＣ部１０についてのみ説明する。他のＤＡＣ部２０、３０、及び
４０はＤＡＣ１０と同様である。ＤＡＣ部１０は、ディジタル‐アナログ変換器
１（ＤＡＣ１）（１２）、トラック・アンド・ホールド回路１５、アナログ減算
器１６、及び剰余増幅器１７で構成されている。ＤＡＣ１（１２）は、対応する
ＡＤＣ１によって得られるディジタル値を調整アナログ信号に変換し、この調整
アナログ信号は比較アナログ信号、すなわちトラック・アンド・ホールド回路１
５の出力から減算器１６によって減じられる。トラック・アンド・ホールド回路
１５は、スイッチ１５ａ及びコンデンサ１５ｂを有する。スイッチ１５ａはトラ
ッキング機能を果たす。すなわち、スイッチが閉じられると、トラック・アンド
・ホールド回路の出力はアナログ入力に従って変化する、すなわちこれに追随す
る。コンデンサ１５ｂはホールド機能を果たす。すなわち、スイッチが開いてい
るとき、このアナログ値はコンデンサ１５ｂによって保持される。減算器１５は
、トラック・アンド・ホールド回路の出力とＤＡＣ１の出力との間で減算を実行
する。トラック・アンド・ホールド回路の出力を比較アナログ信号と称する。比
較アナログ信号（トラック・アンド・ホールド回路出力）と調整アナログ信号（
ＤＡＣ１出力）との差は次いで増幅器１７によって増幅され、緩衝されて、剰余
信号が得られ、この剰余信号は次段、すなわち第２のＤＡＣ部２０に供給される
。ＡＤＣ２（２１）は前段の剰余を次の下位ビットに変換し、それらの下位ビッ
トはＤＡＣ２（２２）によって再度アナログ信号に変換される。ＤＡＣ部２０、
３０、及び４０の動作も同様に説明することができる。
【００１２】 補助ＡＤＣの１１、２１、３１、４１、及び５０はアナログ信号をディジタル
ワードに変換する。各ディジタルワードあるいはスライスは、アナログ入力の５
ビット精度の変換値を表す最上位ワードを除く前段の剰余アナログ信号の変換値
を表す。５ビットワードは、変換器の状態の範囲をカバーするために使用される
。一実施形態においては、この状態数は１７である。補助ＡＤＣ１（１１）はア
ナログ入力を５ビットのディジタルワードＤ１［４：０］に変換する。ＤＡＣ部
１０は、Ｄ１［４：０］及びアナログ入力ＡＩＮを受け取って剰余アナログ信号
Ａ１発生する。補助ＡＤＣ２（２１）は、剰余アナログ信号Ａ１を５ビットのデ
ィジタルワードＤ２［４：０］に変換する。ＤＡＣ部２０は、Ｄ２［４：０］及
び剰余アナログ信号Ａ１を受け取って剰余アナログ信号Ａ２を発生する。補助Ａ
ＤＣ３（３１）は、剰余アナログ信号Ａ２を５ビットのディジタルワードＤ３［
４：０］に変換する。ＤＡＣ部３０は、Ｄ３［４：０］及び剰余アナログ信号Ａ
２を受け取って、剰余アナログ信号Ａ３を発生する。補助ＡＤＣ４（４１）は剰
余アナログ信号Ａ３を５ビットのディジタルワードＤ４［４：０］に変換する。
ＤＡＣ部４０はＤ４（４：０）及び剰余アナログ信号Ａ３を受け取って、剰余ア
ナログ信号Ａ４を発生する。最後に、補助ＡＤＣ５０は剰余アナログ信号Ａ４を
８ビットのディジタルワードＤ５［７：０］に変換する。この８ビットワードは
最終段における変換器の状態の範囲全体を包括的に表すために使用される。一実
施形態においては、この状態数は１３６である。
【００１３】 パイプライン接続型レジスタ群１１０、１２０、１３０及び１４０は、対応す
るワードが適切な時間に補正回路に到達するように、ディジタルワードを時間的
に位置合わせする。パイプラインレジスタ群１１０、１２０、１３０及び１４０
は、補正されるデジタルビットを時間的に位置合わせするためにディジタルワー
ドの同期化を行う。パイプライン接続型レジスタ群１１０は、４クロックの遅延
を通してディジタルワードＤ１［４：０］をリップル効果により補正するための
４つのレジスタ１１２、１１４、１１６及び１１８を有する。パイプライン接続
型レジスタ群１２０は、３クロックの遅延を通してディジタルワードＤ２［４：
０］をリップル効果により補正するための３つのレジスタ１２２、１２４及び１
２６を有する。パイプライン接続型レジスタ群１３０は、２クロック遅延を通し
てディジタルワードＤ３［４：０］をリップル効果により補正するための２つの
レジスタ１３２及び１３４を有する。パイプライン接続型レジスタ群１４０は、
１クロックの遅延を通してディジタルワードＤ４［４：０］をリップル効果によ
り補正するための１つのレジスタ１４２を有する。最終段のディジタルワードＤ
５［７：０］はパイプライン遅延なしに得られる。そして、Ｄ５［７：０］と共
に４本のパイプライン系統の５ビット・ディジタルワードが対応する補正回路に
同時に現れる。
【００１４】 補正回路１５１、１５２、１５３及び１５４は変換されたディジタルワードの
ディジタル補正を行う。各補正回路は、［−２，−１，０及び１］の範囲内の量
をインクリメントまたはデクリメントすることにより前段の結果に対して補正を
加える。補正回路１５４は最下位部であり、Ｄ５［７：６］の２ビットを桁上げ
入力として取り込む。補正回路１５４の桁上げ出力は次上位補正回路１５３の桁
上げ入力になる。補正回路１５３の桁上げ出力は次上位補正回路１５２の桁上げ
入力になる。補正回路１５２の桁上げ出力は最上位補正回路１５１の桁上げ入力
になる。最後に、補正回路１５１の桁上げ出力は、最終ディジタル出力Ｄ０［１
９：０］の２つの最上位ビットＤ０［１９：１８］になる。
【００１５】 結果レジスタ１８０は、最上位補正回路１５１の最終桁上げ出力を含めて補正
回路１５１、１５２、１５３及び１５４の結果を受け取る。また、結果レジスタ
１８０は、Ｄ５［７：０］の下位６ビット、すなわちＤ５［５：０］をこの結果
の最下位６ビットとして受け取る。最終結果は、２０ビット・ディジタル出力Ｄ
０［１９：０］として得られる。
【００１６】 このパイプライン接続型アナログ‐ディジタル変換器１００においては、補正
回路１５１、１５２、１５３及び１５４によってディジタル補正が効率的な形で
行われる。
【００１７】 図２には、補正回路１５１の一実施形態が図解されている。図示の補正回路１
５１、補正回路１５２、１５３及び１５４はいずれも同じ構成を有する。補正回
路１５１は、１つのＡＮＤゲート２０２、１つの排他的ＯＲゲート２０４、及び
４つの全加算器（ＦＡ）２１０、２２０、２３０、２４０を有する。補正回路１
５１の入力には、２つの桁上げ入力ＣＩ１及びＣＩ０と５つのデータ入力Ｂ［４
：０］がある。補正回路１５１の出力には、２つの桁上げ出力ＣＯ１とＣＯ０及
び３つの結果出力Ｓ［２：０］が含まれる。
【００１８】 補正回路１５１は、−２、−１、０、または＋１の調整値だけインクリメント
またはデクリメントする。この調整値は、そのパイプライン段の次のパイプライ
ン段による補正に反映される。この補正値の範囲の場合、桁上げ入力は２ビット
で足りる。キャリーインは符号拡張される。さらに、補正回路の出力もこの範囲
内であるので、桁上げ出力も２ビットで十分である。補正回路１５１の設計は表
１に示す真理値表に基づいて行われる。数の書式は２の補数形式である。桁上げ
入力及び桁上げ出力の２進コーディングは下記の通りである。
【００１９】 ２進数 １０進数 00 0 01 1 10 -2 11 -1
【００２０】 Ｃｉ Ｂ Ｓ Ｃｏ (２進数) (１６進数 (１６進数 (２進数) ／１０進数) と１０進数) 00 18/-8 0 11 00 19/-7 1 11 00 1A/-6 2 11 00 1B/-5 3 11 00 1C/-4 4 11 00 1D/-3 5 11 00 1E/-2 6 11 00 1F/-1 7 11 00 00/0 0 00 00 01/1 1 00 00 02/2 2 00 00 03/3 3 00 00 04/4 4 00 00 05/5 5 00 00 06/6 6 00 00 07/7 7 00 00 08/8 0 01 Ｃｉ Ｂ Ｓ Ｃｏ (２進数) (１６進数 (１６進数 (２進数) ／１０進数) と１０進数) 01 18/-8 1 11 01 19/-7 2 11 01 1A/-6 3 11 01 1B/-5 4 11 01 1C/-4 5 11 01 1D/-3 6 11 01 1E/-2 7 11 01 1F/-1 0 00 01 00/0 1 00 01 01/1 2 00 Ci B S Co 01 02/2 3 00 01 03/3 4 00 01 04/4 5 00 01 05/5 6 00 01 06/6 7 00 01 07/7 0 01 01 08/8 1 01 10 18/-8 6 10 10 19/-7 7 10 10 1A/-6 0 11 10 1B/-5 1 11 10 1C/-4 2 11 10 1D/-3 3 11 10 1E/-2 4 11 10 1F/-1 5 11 Ｃｉ Ｂ Ｓ Ｃｏ (２進数) (１６進数 (１６進数 (２進数) ／１０進数) と１０進数) 10 00/0 6 11 10 01/1 7 11 10 02/2 0 00 10 03/3 1 00 10 04/4 2 00 10 05/5 3 00 10 06/6 4 00 10 07/7 5 00 10 08/8 6 00 11 18/-8 7 10 11 19/-7 0 11 11 1A/-6 1 11 11 1B/-5 2 11 11 1C/-4 3 11 11 1D/-3 4 11 11 1E/-2 5 11 11 1F/-1 6 11 11 00/0 7 11 11 01/1 0 00 11 02/2 1 00 11 03/3 2 00 11 04/4 3 00 11 05/5 4 00 11 06/6 5 00 11 07/7 6 00 11 08/8 7 00 表１ 補正回路の真理値表
【００２１】 各補正回路は４つの全加算器、１つのＡＮＤゲート及び１つのＸＯＲゲートを
有する。Ｎ加算器型の従来技術の方法と比較して、本発明は必要回路及び回路面
積が従来技術より少なくて済む。
【００２２】 本発明では、加算器の代わりにインクリメンタ／デクレメンタを使用するデジ
タル誤差補正によりフラッシュパイプライン接続型アナログ‐ディジタル変換器
の効率化を達成するための方法及び装置を開示した。インクリメンタ／デクレメ
ンタの使用によって集積回路面積が著しく節減される。本発明を、図示実施形態
との関連で説明したが、この説明は限定的な意味に解釈されることを意図したも
のではない。図示実施形態の種々の修正態様並びに他の実施態様が当業者には自
明であり、それらの修正態様及び実施態様は全て本発明の精神及び範囲内に包括
されるものとする。
【図面の簡単な説明】
【図１】 本発明の開示技術に基づくパイプライン接続型アナログ‐ディジタル変換器１
００の一実施形態のブロック図である。
【図２】 本発明の開示技術に基づき動作する補正回路の一実施形態のブロック図である 。
【手続補正書】特許協力条約第３４条補正の翻訳文提出書
【提出日】平成１１年１１月１２日（１９９９．１１．１２）
【手続補正１】
【補正対象書類名】明細書
【補正対象項目名】特許請求の範囲
【補正方法】変更
【補正内容】
【特許請求の範囲】
【請求項２０】 上記Ｎ個のアナログ剰余信号を発生するステップが： 上記Ｎ個のディジタルワードの中の対応する１つのワードを受け取るトラック
・アンド・ホールド回路によって比較剰余信号を発生するステップと； 該Ｎ個のディジタルワードの中の該対応する１つのワードをディジタル‐アナ
ログ変換器（ＤＡＣ）によって調整アナログ信号に変換するステップと； アナログ減算器により該比較剰余信号から該調整アナログ信号を減じて次下位
アナログ信号を作り出すステップと； 増幅器によって該次下位アナログ信号を増幅して次下位剰余アナログ信号を作
り出すステップと； をさらに具備することを特徴とする請求項１８記載の方法。
【手続補正書】
【提出日】平成１２年８月１０日（２０００．８．１０）
【手続補正１】
【補正対象書類名】図面
【補正対象項目名】図１
【補正方法】変更
【補正内容】

Claims (20)

    【特許請求の範囲】
  1. 【請求項１】 Ｎ＋１個のパイプライン接続型アナログ‐ディジタル変換器
    により生成されるＮ個のディジタルワードの誤差を補正するための回路において
    ： 該Ｎ個のディジタルワードを同期化するためのＮ群のパイプラインレジスタと
    ； 該Ｎ群のパイプラインレジスタに接続されていて、調整値に基づいてインクリ
    メント演算またはデクリメント演算を実行することにより、同期化された該Ｎ個
    のディジタルワードを各々補正するためのＮ個の補正回路と； を具備したことを特徴とする回路。
  2. 【請求項２】 上記調整値が次のパイプライン段によって生成されることを
    特徴とするコンピュータ請求項１記載の回路。
  3. 【請求項３】 上記Ｎ個の補正回路の１つが、上記調整値が負でないときイ
    ンクリメント演算を実行することを特徴とする請求項１記載の回路。
  4. 【請求項４】 負でない上記調整値が０及び１のどちらか１つであることを
    特徴とする請求項３記載の回路。
  5. 【請求項５】 上記Ｎ個の補正回路の１つが、上記調整値が負のときデクリ
    メント演算を実行することを特徴とする請求項１記載の回路。
  6. 【請求項６】 負の上記調整値が−２及び−１のどちらか１つであることを
    特徴とする請求項５記載の回路。
  7. 【請求項７】 最終結果を記憶するための、上記Ｎ個の補正回路に接続され た結果レジスタをさらに具備したことを特徴とする請求項１記載の回路。
  8. 【請求項８】 Ｎ個の剰余アナログ信号を発生するためのＮ個のディジタル
    ‐アナログ変換器部をさらに具備したことを特徴とする請求項１記載の回路。
  9. 【請求項９】 上記Ｎ＋１個中のＮ個のアナログ‐ディジタル変換器が上記
    Ｎ個の剰余アナログ信号をＮ個の最下位ディジタルワードに変換することを特徴
    とする請求項８記載の回路。
  10. 【請求項１０】 上記Ｎ個の各ディジタル‐アナログ変換器部が： 上記Ｎ個の剰余アナログ信号の中の対応する１つの信号を受け取るよう接続
    されていて、比較剰余信号を発生するトラック・アンド・ホールド回路と； 上記Ｎ個のディジタルワードの中の対応する１つのワードを受け取るよう接
    続されていて、該Ｎ個のディジタルワードの中の該対応する１つのワードを調整
    アナログ信号に変換するディジタル‐アナログ変換器（ＤＡＣ）と； 該トラック・アンド・ホールド回路及びＤＡＣに接続されていて、該比較剰
    余信号から該調整アナログ信号を減じて次下位アナログ信号を作り出すためのア
    ナログ減算器と； 該アナログ減算器に接続されていて次下位アナログ信号を増幅して次下位剰
    余アナログ信号を作り出すための増幅器と； をさらに具備したことを特徴とする請求項８記載の回路。
  11. 【請求項１１】 Ｎ＋１個のパイプライン接続型アナログ‐ディジタル変換
    器によって生成されるＮ個のディジタルワードの誤差を補正するための方法にお
    いて： 該Ｎ個のディジタルワードをＮ群のパイプラインレジスタによって同期化する
    ステップと； 調整値に基づいてインクリメント演算またはデクリメント演算を実行すること
    により、同期化された該Ｎ個のディジタルワードを補正する補正ステップと； を具備したことを特徴とする方法。
  12. 【請求項１２】 上記調整値が次のパイプライン段によって生成されること
    を特徴とする請求項１１記載の方法。
  13. 【請求項１３】 上記補正ステップが、上記調整値が負でないとき、インク
    リメント演算を実行することを特徴とする請求項１１記載の方法。
  14. 【請求項１４】 負でない上記調整値が０及び１の中のどちらか１つである
    ことを特徴とする請求項１３記載の方法。
  15. 【請求項１５】 上記補正ステップが、上記調整値が負のとき、デクリメン
    ト演算を実行することを特徴とする請求項１１記載の方法。
  16. 【請求項１６】 負の上記調整値が−２及び−１の中のどちらか１つである
    ことを特徴とする請求項１１記載の方法。
  17. 【請求項１７】 最終結果を結果レジスタに保存するステップをさらに具備
    したことを特徴とする請求項１１記載の方法。
  18. 【請求項１８】 Ｎ個のディジタル‐アナログ変換器部によってＮ個の剰余
    アナログ信号を発生するステップをさらに具備したことを特徴とする請求項１１
    記載の方法。
  19. 【請求項１９】 上記Ｎ個の剰余アナログ信号をＮ個の最下位ディジタルワ
    ードに変換するステップをさらに具備したことを特徴とする請求項１８記載の方
    法。
  20. 【請求項２０】 上記Ｎ個のアナログ剰余信号を発生するステップが： 上記Ｎ個のディジタルワードの中の対応する１つのワードを受け取るトラッ
    ク・アンド・ホールド回路によって比較剰余信号を発生するステップと； 該Ｎ個のディジタルワードの中の該対応する１つのワードをディジタル‐ア
    ナログ変換器（ＤＡＣ）によって調整アナログ信号に変換するステップと； アナログ減算器により該比較剰余信号から該調整アナログ信号を減じて次下
    位アナログ信号を作り出すステップと； 増幅器によって該次下位アナログ信号を増幅して次下位剰余アナログ信号を
    作り出すステップと； をさらに具備することを特徴とする請求項１１記載の方法。
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