JPWO2005045829A1 - フィルタ係数調整回路 - Google Patents

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好史 岡本
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Abstract

本発明のフィルタ係数調整回路は、再生信号の等化を行うＦＩＲフィルタ（１）のセンタータップより左側の等化係数の初期値をｎ倍に、右側の等化係数の初期値を（２−ｎ）倍に重み付けすることにより等化係数の調整を行う係数調整回路（２）を備え、再生信号の等化性能を検出する等化性能検出手段である、例えば、再生信号とクロックとのジッタを検出するジッタ検出器（５）の出力が最適となるように重み付けｎの値を決定するようにしたものである。 本発明にかかるフィルタ係数調整回路によれば、従来の群遅延補正回路と比較して、制御手法を簡易化することができ、かつ付加回路も必要とせず、再生信号の特性に応じて再生信号の群遅延の最適化を図ることができ、再生性能の向上を図ることが可能である。

Description

本発明は、ＦＩＲ（Ｆｉｎｉｔｅ Ｉｍｐｕｌｓｅ Ｒｅｓｐｏｎｓｅ）フィルタを用いた光ディスクなどの記録媒体からデータを再生する記録情報再生装置に関し、特に再生信号の群遅延歪みをＦＩＲフィルタにより補正するフィルタ係数調整回路に関する。
図１０に、ＤＶＤを例にとった一般的な記録情報再生装置を示す。
図１０に示す記録情報再生装置は、記録媒体１１１、ＡＧＣ（Ａｕｔｏｍａｔｉｃ Ｇａｉｎ Ｃｏｎｔｒｏｌ）回路１１２、アナログ等化フィルタ１１３、オフセット調整回路１１４、Ａ／Ｄ変換器１１５、適応型ＦＩＲフィルタ１１６、ビタビ復号器１１７、及びＰＬＬ（Ｐｈａｓｅ Ｌｏｃｋｅｄ Ｌｏｏｐ）回路１１８を有するものである。
この装置の各部における機能を簡単に説明する。
ＡＧＣ回路１１２とオフセット調整回路１１４では、再生信号の特性が、Ａ／Ｄ変換器１１５の入力範囲に収まるように、再生信号の振幅・オフセットを調整する。アナログ等化フィルタ１１３は、再生信号のノイズ除去、および再生信号の特性が後段のビタビ復号器が有する特性とマッチするように波形等化処理（主にブースト処理）を行う。
次に、Ａ／Ｄ変換器１１５によって量子化された再生データは、適応型ＦＩＲフィルタ１１６に入力され、残留等化誤差の補正処理が施される。この適応型ＦＩＲフィルタ１１６には、ＬＭＳ（Ｌｅａｓｔ Ｍｅａｎ Ｓｑｕａｒｅ）などの適応等化アルゴリズムが用いられており、タップ係数が最適となるように自動調整処理が行われる。
アナログ等化フィルタ１１３とＦＩＲフィルタ１１６によって波形等化処理が施された再生信号は、ビタビ復号器１１７へ入力され、記録媒体１１１に記録されていたデジタルデータの検出処理が行われる。このデータと同期したクロックは、Ａ／Ｄ変換器１１５や適応型ＦＩＲフィルタ１１６の出力を用いて、ＰＬＬ回路１１８によって抽出される。
さらに、このような記録情報再生装置において、省面積化を図るため、アナログ機能をデジタル化する手法が挙げられる。具体的には、図１１に示すように、図１０におけるアナログ等化フィルタ１１３のノイズ除去機能と波形等化処理機能とを分割し、ノイズ除去機能のみをアナログローパスフィルタ１２０に持たせ、波形等化処理機能（具体的にはブースト処理機能）をＡ／Ｄ変換器１１５の次段に接続されるデジタル等化フィルタ１２１にて実現する。このようなアナログ機能のデジタル化は、アナログ面積の大幅な削減が実現でき、ひいてはシステムの面積削減に大きく寄与することとなる。
図１１に示すような記録情報再生装置では、波形等化処理としてブースト処理のほかに、再生信号の群遅延特性を補正する機能もデジタル領域で実現したほうが、よりアナログ面積の削減を図ることができる。この再生信号の群遅延特性を補正する機能は、データと同期したクロックを抽出するＰＬＬ回路１１８が再生信号を用いて動作するために必要なものであり、この機能により、ＰＬＬ回路１１８に入力される再生信号の群遅延特性を平坦にすることができ、その結果、ＰＬＬ回路１１８のジッタ性能を抑制することができる。
このようなシステムにおける従来の群遅延調整方法としては、等化した再生信号の振幅レベルと理想値との差分値に基づいてフィルタ係数を補正する手法があった（例えば、特許文献１参照）。
特開平１１−１９１２０２号公報
しかしながら、図１１に示す従来の記録情報再生装置では、ＰＬＬ回路１１８に入力される再生信号の群遅延特性が平坦になるように、デジタル等化フィルタ１２１の出力とそれに対応する期待値との差分値を用いてデジタル等化フィルタ１２１のタップ係数に非対称な値を設定する構成をとっているため、以下に挙げるような問題点があった。
１点目は、デジタル等化フィルタ１２１の出力と理想値との差分値を用いて逐次的にデジタル等化フィルタ１２１のタップ係数を変化させるループ構成をとろうとすると、このループとクロック抽出用のＰＬＬが２重ループ動作を行う必要があり、制御が複雑となる。さらには、入力した再生信号が群遅延以外の非理想的な要素、例えば、歪みや再生ジッタなどの影響を受けることにより、デジタル等化フィルタ１２１の出力と理想値との間に群遅延以外の影響による誤差が発生し、ＰＬＬ回路１１８のジッタ特性が悪くなるという可能性がある。
２点目は、デジタル等化フィルタ１２１のタップ係数を非対称に制御させる場合、センタータップに対して右と左で完全に独立に制御させると、デジタル等化フィルタ１２１のゲイン特性も大幅に変化してしまうため、ゲイン特性を補正するための機能が別途必要になる。
本発明は、上記問題点を解決するためになされたものであり、クロック抽出用のＰＬＬに入力される再生信号の群遅延特性を最適化することのできるフィルタ係数調整回路を提供することを目的とする。
本発明の請求項１に記載のフィルタ係数調整回路は、入力信号に対して等化係数に応じたフィルタ処理を行うＦＩＲフィルタと、上記ＦＩＲフィルタの出力を用いて上記入力信号と同期したクロックを抽出するＰＬＬと、上記ＦＩＲフィルタの等化性能を検出する等化性能検出手段と、上記等化性能検出手段の出力値に応じて上記ＦＩＲフィルタの上記等化係数を決定する等化係数決定手段とを備えたことを特徴とする。
これにより、回路内の制御を簡易化し、かつ、付加回路を設けることなく入力信号の特性に応じて該入力信号の群遅延の最適化を図ることができ、その結果、再生性能を向上させることができる。
また、本発明の請求項２に記載のフィルタ係数調整回路は、請求項１に記載のフィルタ係数調整回路において、上記等化係数決定手段は、上記ＰＬＬがロック状態になる前は、上記ＦＩＲフィルタの等化係数として予め設定されている初期値を出力することを特徴とする。
これにより、ＰＬＬがロックした後にジッタ値が定常となるため、等化係数の最適値探索をスムーズに行うことができる。
また、本発明の請求項３に記載のフィルタ係数調整回路は、請求項１に記載のフィルタ係数調整回路において、上記等化係数決定手段は、上記ＦＩＲフィルタのタップ数が奇数であり、上記ＦＩＲフィルタのセンタータップより左側の上記等化係数の初期値をｎ倍（ｎは０以上２以下の実数）に、右側の上記等化係数の初期値を（２−ｎ）倍に重み付けして出力することを特徴とするものである。
これにより、ＦＩＲフィルタのゲイン特性をほとんど変化させることなく等化係数を更新することができ、その結果、従来のようにゲイン調整回路を設ける必要がない。
また、本発明の請求項４に記載のフィルタ係数調整回路は、請求項１に記載のフィルタ係数調整回路において、上記等化係数決定手段は、上記ＦＩＲフィルタのタップ数が偶数であり、上記ＦＩＲフィルタの遅延線の中央より左側の上記等化係数の初期値をｎ倍（ｎは０以上２以下の実数）に、右側の上記等化係数の初期値を（２−ｎ）倍に重み付けして出力することを特徴とするものである。
これにより、ＦＩＲフィルタのゲイン特性をほとんど変化させることなく等化係数を更新することができ、その結果、従来のようにゲイン調整回路を設ける必要がない。
また、本発明の請求項５に記載のフィルタ係数調整回路は、請求項３に記載のフィルタ係数調整回路において、上記重み付けｎの値は、上記ＦＩＲフィルタのセンタータップからの距離が等しい２つのタップよりなる各ペアで独立に設定することを特徴とするものである。
これにより、群遅延を細かく調整することができる。
また、本発明の請求項６に記載のフィルタ係数調整回路は、請求項４に記載のフィルタ係数調整回路において、上記重み付けｎの値は、上記ＦＩＲフィルタの遅延線の中央からの距離が等しい２つのタップよりなる各ペアで独立に設定することを特徴とする。
これにより、群遅延を細かく調整することができる。
また、本発明の請求項７に記載のフィルタ係数調整回路は、請求項３ないし請求項６のいずれか１項に記載のフィルタ係数調整回路において、上記等化係数決定手段は、上記等化性能検出手段の出力値の最適値を検出し、該等化性能検出手段の出力値が最適となる上記重み付けｎの値を決定することを特徴とするものである。
これにより、簡単に等化係数を決定することができる。
また、本発明の請求項８に記載のフィルタ係数調整回路は、請求項７に記載のフィルタ係数調整回路において、上記等化係数決定手段は、可変の時間間隔で上記等化性能検出手段の出力を取り込み、該取り込んだ値に基づいて上記重み付けｎの値を決定することを特徴とする。
これにより、より正確に等化係数の調整を行うことができる。
また、本発明の請求項９に記載のフィルタ係数調整回路は、請求項７に記載のフィルタ係数調整回路において、上記等化係数決定手段は、上記重み付けｎの値の上限値、下限値、及び更新間隔をそれぞれ独立に設定し、設定した範囲内で上記重み付けｎの値を決定することを特徴とする。
これにより、非対称率を細かく設定することができる。
また、本発明の請求項１０に記載のフィルタ係数調整回路は、請求項７に記載のフィルタ係数調整回路において、上記等化係数決定手段は、上記入力信号の特性に応じた動作設定用制御信号に基づいて上記等化性能検出手段の出力値が最適となる上記重み付けｎの値を検出する動作を設定することを特徴とする。
これにより、例えば、入力信号中から欠陥を検出する信号や、入力信号のデータフォーマットに依存したゲート信号を用いて動作設定を行うことができる。
本発明にかかるフィルタ係数調整回路によれば、従来の群遅延補正回路と比較して、制御手法を簡易化することができ、かつ、付加回路も必要とせずに、再生信号の特性に応じて再生信号の群遅延の最適化を図ることができ、再生性能の向上を図ることが可能である。
図１（ａ）は、本発明のフィルタ係数調整回路の構成を示す図である。 図１（ｂ）は、ジッタ検出器のタイミングチャートを示す図である。 図２は、ＦＩＲフィルタの構成を示す図である。 図３は、本発明の係数調整回路の構成を示す図である。 図４は、重み付けｎの値を変化させたときのＦＩＲフィルタのゲイン特性を示す図である。 図５は、重み付けｎの値を変化させたときのＦＩＲフィルタの群遅延特性を示す図である。 図６（ａ）は、本発明の非対称率決定回路の構成を示す図である。 図６（ｂ）は、本発明の非対称率決定回路の動作を説明するための図である。 図７は、本発明の非対称率更新部の構成を示す図である。 図８は、本発明の非対称率決定回路の非対称率出力部の構成を示す図である。 図９は、本発明の乗算部の構成を示す図である。 図１０は、従来の記録情報再生装置の構成例１を示す図である。 図１１は、従来の記録情報再生装置の構成例２を示す図である。
符号の説明
１ ＦＩＲフィルタ
２ 係数調整回路
３ ＰＬＬ
４ ロック検出器
５ ジッタ検出器
１１〜１９、２１〜２９ 遅延素子
３１〜３９ 乗算器
４０ 加算器
２０１ 非対称率決定回路
２０２ 乗算部
３０１ ジッタ値取り込み部
３０２ コントローラ部
３０３ 最小値検出部
３０４ 非対称率更新部
３０５ 非対称率出力部
４０１ セレクタ
４０２ 比較器
４０３ 加算器
４０４ 減算器
４０５ 遅延素子
４０６〜４０８ イネーブル付遅延素子
４０９ ＡＮＤ回路
５０１，５０２ マルチプレクサ
５０３ 選択信号生成部
５０４，５０５ 乗算器
５０６，５０７ デマルチプレクサ
５１１〜５１４，５１６〜５１９ 遅延素子
５２１〜５２４，５２６〜５２９ イネーブル付遅延素子
６０１ タイミング調整用レジスタ
６０２〜６０４，６０６〜６０８ セレクタ
６０５，６０６ 遅延素子
１１１ 記録媒体
１１２ ＡＧＣ
１１３ アナログ等化フィルタ
１１４ オフセット調整回路
１１５ Ａ／Ｄ変換器
１１６ 適応型ＦＩＲフィルタ
１１７ ビタビ復号器
１１８ ＰＬＬ
１２０ アナログローパスフィルタ
１２１ デジタル等化フィルタ
（実施の形態１）
以下に、本発明の実施の形態１に係るフィルタ係数調整回路について図１を用いて説明する。図１（ａ）は、本実施の形態１によるフィルタ係数調整回路の構成を示すものである。
図１（ａ）に示すフィルタ係数調整回路は、入力される再生信号１ｓに対して等化係数に応じたフィルタ処理を行うＦＩＲフィルタ１と、上記ＦＩＲフィルタ１の出力１ａをもとに上記再生信号と同期したクロック３ｃを抽出するＰＬＬ３と、上記ＰＬＬ３のロック状態を検出するロック検出器４と、上記ＦＩＲフィルタ１の等化性能を検出する等化性能検出手段（ジッタ検出器）５と、上記ジッタ検出器５の出力値５ａに応じて上記ＦＩＲフィルタ１の等化係数系列２ａを決定する等化係数決定手段（係数調整回路）２とを備えたものである。
図２は、図１（ａ）のフィルタ係数調整回路におけるＦＩＲフィルタ１の詳細な構成を示す図である。なお、本実施の形態では説明の容易化のため、ＦＩＲフィルタ１のタップ数を９とする。
上記ＦＩＲフィルタ１は、再生信号１ｓを１クロック分ずつ遅延させる遅延素子２１〜２９と、該遅延素子２１〜２９の各出力と上記係数調整回路２から出力される各等化係数１０１ａ〜１０９ａ（等化係数系列２ａ）との積を算出する乗算器３１〜３９と、該乗算器３１〜３９の出力の総和を算出する加算器４０とを備えたものである。
図３は、図１（ａ）のフィルタ係数調整回路におけるフィルタ係数調整回路２の詳細な構成を示す図である。
上記係数調整回路２は、上記ＦＩＲフィルタ１の等化係数系列２ａの初期値１１ａ〜１９ａを保持する遅延素子１１〜１９と、上記ＦＩＲフィルタ１の等化係数系列２ａの非対称率を決定する非対称率決定回路２０１と、該非対称率決定回路２０１にて決定された非対称率と上記遅延素子１１〜１９に保持されている等化係数初期値１１ａ〜１９ａとを乗算することにより、新たな等化係数１０１ａ〜１０９ａを生成する乗算部２０２とを備えたものである。なお、上記遅延素子１１〜１９の保持されている等化係数初期値１１ａ〜１９ａは、ＦＩＲフィルタ１のセンタータップに対し、左右対称に設定されているものとする。
次に、動作について説明する。
入力された再生信号１ｓは、ＦＩＲフィルタ１により等化され、等化された信号１ａは、データ検出部（図示せず）とＰＬＬ３に出力される。ＰＬＬ３では、上記ＦＩＲフィルタ１の出力１ａから上記再生信号１ｓの同期クロック３ｃを抽出する。このとき、ロック検出器４では、ＰＬＬ３がロック状態であるか否かを監視し、ロック状態であることを検出したときは、係数調整回路２及びジッタ検出器５にロック検出信号４ａを出力する。
ジッタ検出器５では、ＰＬＬ３がクロック抽出の際に検出する位相誤差３ｂをある一定個数積算して平均化し、再生信号１ｓと抽出したクロック３ｃとの間のジッタ値５ａを算出する。この演算過程を図１（ｂ）に示す。図中では、位相誤差３ｂの積算数を３２としている。一般的な位相誤差は、再生信号のゼロクロスポイントをもとに算出されるため、３２のゼロクロスポイントが検出されるごとにジッタ値は更新される。また、このジッタ値の更新タイミングを示すジッタ値更新タイミング信号５ｂを生成する。
係数調整回路２では、上記ジッタ検出器５から出力されるジッタ値５ａを、上記ジッタ更新タイミング信号５ｂに基づいて取り込み、その値が最小となるよう上記ＦＩＲフィルタ１の等化係数系列２ａを調整する。
ここで、係数調整回路２による等化係数調整方法について詳細に説明する。
まず、非対称率決定回路２０１にて上記ジッタ検出器５から出力されるジッタ値５ａを上記ジッタ値更新タイミング５ｂで取り込み、ジッタ値５ａが最小となるようにＦＩＲフィルタ１の等化係数系列２ａの非対称率を決定する。この非対称率は、上記ＦＩＲフィルタ１のセンタータップに対し、右半面の乗数２０１ａと左半面の乗数２０１ｂとの比をｎ：（２−ｎ）で表すものである（ｎは０以上２以下の実数であるとする）。
乗算部２０２では、上記決定された非対称率に基づいて、遅延素子１１〜１９のうち、左半面の遅延素子１１〜１４に保持されている等化係数初期値１１ａ〜１４ａをｎ倍、右半面の遅延素子１６〜１９に保持されている等化係数初期値１６ａ〜１９ａを（２−ｎ）倍する。図４に、重み付けｎの値（非対称値）を変化させたときのＦＩＲフィルタ１のゲイン特性を示す。また、このときのＦＩＲフィルタ１の群遅延特性を図５に示す。これらの図から分かるように、重み付けｎの値を変化させることでゲイン特性をほとんど変化させることなく、広域部分における群遅延特性を調整することができる。
なお、ロック検出器４がＰＬＬ３のロック状態を検出するまでは、つまり、ＰＬＬ３がロック状態になる前までは、非対称率決定回路２０１は、重み付けｎ＝１とし、ＦＩＲフィルタ１の等化係数系列２ａとしてあらかじめ設定されている初期値、すなわち遅延素子１１〜１９に保持されている等化係数初期値１１ａ〜１９ａが出力されるように制御する。これにより、ＰＬＬ３のロックイン動作の安定性を維持することができる。
このような実施の形態１では、入力される再生信号に対して等化係数に応じたフィルタ処理を行うＦＩＲフィルタ１と、上記ＦＩＲフィルタ１の出力を用いて上記再生信号と同期したクロックを抽出するＰＬＬ３と、上記ＦＩＲフィルタ１の等化性能を検出するジッタ検出器５と、上記ジッタ検出器５の出力値に応じて上記ＦＩＲフィルタ１の等化係数を更新する係数調整回路２とを備えたことにより、回路内の制御が簡単で、かつ、付加回路を設けることなく再生信号の特性に応じて該再生信号の群遅延の最適化を図ることができ、その結果、再生性能を向上させることができる。
また、係数調整回路２は、上記ＦＩＲフィルタ１のタップ数が奇数であるとき、該ＦＩＲフィルタ１のセンタータップに対して左側に対応する等化係数の初期値をｎ倍（ｎは０以上２以下の実数）に重み付けし、右側に対応する等化係数の初期値を（２−ｎ）倍に重み付けし出力するようにしたので、上記ＦＩＲフィルタ１のゲイン特性をほとんど変えることなく、群遅延量のみを制御することができる。
（実施の形態２）
以下に、本発明の実施の形態２に係るフィルタ係数調整回路について図１〜図３、図６〜図７を用いて説明する。なお、図１〜図３については上記実施の形態１で説明したので、ここでは説明を省略する。
図６（ａ）は、図３の係数調整回路２における非対称率決定回路２０１の詳細な構成を示す図である。
図６（ａ）に示す非対称率決定回路２０１は、上記ジッタ検出器５から出力されるジッタ値５ａを取り込むジッタ値取り込み部３０１と、上記係数調整回路２内の制御信号を生成するコントローラ部３０２と、上記ジッタ値取り込み部３０１に取り込まれたジッタ値３０１ａの最小値を検出し、そのときの非対称率を保持する最小値検出部３０３と、上記コントローラ部３０２の出力３０２ｄ〜３０２ｇに応じて非対称率を更新する非対称率更新部３０４と、上記最小値検出部３０３に保持されている非対称値、上記非対称率更新部３０４にて更新された非対称値、または初期値のいずれかを選択し出力する非対称値出力部３０５とを備えたものである。
図７は、図６（ａ）における非対称率更新部３０４の詳細な構成を示す図である。
上記非対称率更新部３０４は、セレクタ４０１と、比較器４０２と、加算器４０３と、減算器４０４と、遅延素子４０５と、イネーブル付遅延素子４０６〜４０８と、ＡＮＤ回路４０９とを備えたものである。
図８は、図６（ａ）における非対称率出力部３０５の詳細な構成の一例を示す図である。
上記非対称率出力部３０５は、タイミング調整用レジスタ６０１と、セレクタ６０２〜６０４，６０６〜６０８と、遅延素子６０５，６０９とを備えたものであり、イネーブル信号３０２ａ、学習完了信号３０２ｂ、及びリセット信号３０２ｃに応じた非対称率を出力するものである。つまり、非対称率の学習期間中は、非対称率更新部３０４から出力される更新後の非対称値３０４ａ，３０４ｂを選択し、学習完了時には、最小値検出部３０３から出力される非対称値３０３ａ，３０３ｂを選択し、リセット信号３０２ｃが入力された時には、初期値（重み付けｎ＝１）を選択し出力する。
次に、非対称率決定回路２０１による非対称率決定方法について説明する。
コントローラ部３０２では、ジッタ検出器５から出力されるジッタ値更新タイミング信号５ｂをもとにイネーブル信号３０２ａを生成する。
ここで、ジッタ値取り込み部３０１のタイミングチャートを図６（ｂ）に示す。ジッタ値５ａは、上記実施の形態１でも述べたように、予め決められた個数の位相誤差３ｂを積算し平均化することで生成されるものであるが、ＦＩＲフィルタ１の等化係数系列２ａが更新されると、ＦＩＲフィルタ１の群遅延特性が変動するので、ＰＬＬ３はその特性の変化に追従しようとする。そのため、ＰＬＬ３はロック状態を保っているが、ＰＬＬ３が定常状態となるために引き込み動作を行う。従って、ＰＬＬ３が定常状態になるまではジッタ値５ａのばらつきが生じることが考えられる。
そこで、コントローラ部３０２では、ＦＩＲフィルタ１の等化係数系列２ａが更新された場合、該等化係数系列２ａの更新直後のジッタ値（ｊ１，ｊ３，ｊ５，ｊ７）が取り込まれないように、イネーブル信号３０２ａを生成し、ジッタ値取り込み部３０１に出力する。そして、ジッタ値取り込み部３０１では、上記イネーブル信号３０２ａに基づいてジッタ値（ｊ２，ｊ４，ｊ６，ｊ８）の取り込みを実行する。
このように等化係数系列２ａが更新された場合、ジッタ値が定常となった後に、ジッタ値取り込み部３０１にジッタ値５ａが取り込まれるようにイネーブル信号３０２ａを生成するようにしたので、ＦＩＲフィルタ１の等化係数系列２ａが更新された直後の引き込み期間中に生じる、ＰＬＬ３の引き込み動作によるジッタ値のばらつきを、ジッタ値を取り込むタイミングを遅延させることで防ぐことができる。なお、ここでは引き込みの間隔を１として説明しているが、２以上の間隔であっても同様の効果が得られる。つまり、等化係数系列２ａを更新してからある程度の時間が経過した後にジッタ値を取り込むほうが、より正確なジッタ値を得ることができる。
また、コントローラ部３０２では、外部入力である学習設定用制御信号２１ｓの入力により、非対称値の上限３０２ｄ、下限３０２ｅ、更新ステップ３０２ｆを、非対称率更新部３０４へ出力する。また、動作設定用制御信号２２ｓの入力により、初期化信号３０２ｇを非対称率更新部３０４へ、リセット信号３０２ｃを最小値検出部３０３及び非対称率出力部３０５へ出力する。さらに、非対称率更新部３０４から探索終了信号３０４ｃが出力された場合は、コントローラ部３０２から最小値検出部３０３及び非対称率出力部３０５に学習完了信号３０２ｂが出力される。
非対称率更新部３０４では、コントローラ部３０２から出力される初期化信号３０２ｇがＨＩの場合、セレクタ４０１にてコントローラ部３０２から出力される非対称値下限３０２ｅが選択される。そして、ジッタ値取り込みのタイミングでコントローラ部３０２から出力されるイネーブル信号３０２ａに基づいて、イネーブル付遅延素子４０６に上記セレクタ４０１から出力される非対称値下限３０２ｅが取り込まれる。このイネーブル付遅延素子４０６では、上記取り込んだ非対称値下限３０２ｅを初期値とし、ジッタ値の取り込みが行われる毎、すなわちイネーブル信号３０２ａがＨＩとなるタイミングで、等化係数を更新ステップ（更新間隔）３０２ｆずつ増加（更新）し、この更新された値がイネーブル付遅延素子４０７、４０８へ取り込まれる。なお、比較器４０２では、上記イネーブル付遅延素子４０６の出力と上記コントローラ部３０２から出力される非対称値上限３０２ｄとを比較し、該比較の結果、イネーブル付遅延素子４０６の出力が非対称値上限３０２ｄ以上のときは、非対称値の探索が完了したことを示す探索終了信号３０４ｃを出力する。
最小値検出部３０３では、コントローラ部３０２から出力されるイネーブル信号３０２ａがＬＯＷからＨＩになるタイミングでジッタ値取り込み部３０１に取り込まれたジッタ値３０１ａの中から最小値を検出し、その値、及びそのときの非対称率の値を保持する。また、コントローラ部３０２からリセット信号３０２ｃが出力された場合には、保持している最小値とそのときの非対称率がリセットされる。
非対称値出力部３０５では、コントローラ部３０２から出力されるリセット信号３０２ｃがＨＩの場合は、ｎ＝１として非対称率を出力し、コントローラ部３０２から出力される学習完了信号３０２ｂがＨＩの場合には、最小値検出部３０３から出力されるジッタ値３０３ａ，３０３ｂが最小となる非対称率を出力し、それ以外の場合には非対称率更新部３０４から出力される非対称率の更新値３０４ａ，３０４ｂを出力する。
このような実施の形態２では、非対称率決定回路２０１は、ジッタ検出器５から出力されるジッタ値を取り込むジッタ値取り込み部３０１と、係数調整回路２内の制御信号を生成するコントローラ部３０２と、上記ジッタ値取り込み部３０１に取り込まれたジッタ値の最小値を検出し、そのときの非対称率の値を保持する最小値検出部３０３と、上記コントローラ部３０２の出力に応じて非対称率を更新する非対称率更新部３０４と、上記最小値検出部３０３に保持されている非対称値、上記非対称率更新部３０４にて更新された非対称値、または初期値のいずれかを選択し出力する非対称値出力部３０５とを備えたことにより、あらかじめ設定された非対称率設定範囲からジッタ値が最小となる非対称率を決定することができ、再生性能の向上を図ることが可能である。
なお、本実施の形態２において、係数調整回路２は、コントローラ部３０２から最小値検出部３０３、非対称率更新部３０４、及び非対称率出力部３０５へ出力されるリセット信号がＨＩからＬＯＷに切り変わるタイミングで等化係数の学習動作を行っているが、該リセット信号を、再生信号の特性に応じてコントローラ部３０２に入力される動作設定用制御信号を用いて生成するようにすれば、より効率よく、群遅延調整を行うことが可能である。
例えば、記録型ＤＶＤなどのようにセクタ単位で区切られて記録媒体にデータが記録されたメディアからデータを再生する場合、セクタ毎にメディアに記録されているデータの再生特性が異なる場合がある。すなわち、ＦＩＲフィルタ１の等化係数の非対称率の最適値が異なる場合が生じる。従って、セクタに同期したゲート信号を制御信号（動作設定用）としてコントローラ部３０２に入力し、これに基づいてリセット信号を生成することで、各セクタに対して群遅延の最適値を求めることが可能である。さらに、再生信号に欠陥等が生じた場合には、欠陥検出信号を用いて、リセット信号を生成させて再学習を行うようにすれば、群遅延の補正の信頼度をより向上させることができる。
（実施の形態３）
以下に、本発明の実施の形態３に係るフィルタ係数調整回路について図１〜図３、および図９を用いて説明する。なお、図１〜図３については上記実施の形態１にて説明したので、ここでは説明を省略する。
図９は、図３の係数調整回路２における乗算部２０２の構成を示す図である。
図９に示す乗算部２０２は、非対称率決定回路２０１から出力されるタイミング信号２０１ｃに基づいてセレクト信号５０３ａ、イネーブル信号５０３ｂを生成する選択信号生成部５０３と、上記セレクト信号５０３ａに基づいて等化係数初期値１１ａ〜１４ａのいずれかを選択するマルチプレクサ５０１と、上記セレクト信号５０３ａに基づいて等化係数初期値１５ａ〜１９ａのいずれかを選択するマルチプレクサ５０２と、上記マルチプレクサ５０１の出力と非対称値２０１ａとを乗算する乗算器５０４と、上記マルチプレクサ５０２の出力と非対称値２０１ｂとを乗算する乗算器５０５と、上記セレクト信号５０３ａに基づいて上記乗算器５０４の出力を後段の遅延素子５１１〜５１４のいずれかに接続するデマルチプレクサ５０６と、上記セレクト信号５０３ａに基づいて上記乗算器５０５の出力を後段の遅延素子５１６〜５１９のいずれかに接続するデマルチプレクサ５０７と、上記デマルチプレクサ５０６から出力される値を格納する遅延素子５１１〜５１４と、上記デマルチプレクサ５０７から出力される値を格納する遅延素子５１６〜５１９と、上記イネーブル信号５０３ｂに基づいて、保持している等化係数を上記遅延素子５１１〜５１４に格納されている値に更新するイネーブル付遅延素子５２１〜５２４と、上記イネーブル信号５０３ｂに基づいて、保持している等化係数を上記遅延素子５１６〜５１９に格納されている値に更新するイネーブル付遅延素子５２６〜５２９とを備え、非対称率決定回路２０１から出力されるタイミング信号２０１ｃに基づいて非対称率の更新タイミングを検知し、入力データをタイミングシェアリングして使用することで新たな等化係数系列２ａを生成する。すなわち、等化係数初期値１１ａ〜１４ａをｎ倍に重み付けしたものを等化係数１０１ａ〜１０４ａとして、等化係数初期値１５ａを等化係数１０５ａとして、等化係数初期値１６ａ〜１９ａを（２−ｎ）倍に重み付けしたものを等化係数１０６ａ〜１０９ａとしてＦＩＲフィルタ１へ出力する。
次に、乗算部２０２の動作について説明する。
非対称率を、ＦＩＲフィルタ１のセンタータップ２５を中心として左右対称になるように設定する場合、選択信号生成部５０３では、セレクト信号５０３ａを用いてマルチプレクサ５０１，５０２及びデマルチプレクサ５０６，５０７の出力制御を行い、遅延素子５１１〜５１４には、等化係数初期値１１ａ〜１４ａをｎ倍に重み付けしたものを格納し、遅延素子５１６〜５１９には、等化係数初期値１６ａ〜１９ａを（２−ｎ）倍に重み付けしたものを格納する。
そして、遅延素子５１１〜５１４および遅延素子５１６〜５１９への格納が終了すると、選択信号生成部５０３からイネーブル信号５０３ｂが出力され、イネーブル付遅延素子５２１〜５２４および５２６〜５２９では、上記イネーブル信号５０３ｂの入力により、一括して保持している等化係数の更新を行い、この更新後の等化係数を新たな等化係数１０１ａ〜１０４ａ，１０６ａ〜１０９ａとして出力する。なお、ＦＩＲフィルタ１の遅延素子２５に対応する等化係数は、初期値のままである。
このようにして等化係数の更新を繰り返し行い、ジッタ値が最小となる非対称率を検出することで、群遅延補正を行なうことが可能である。
また、ＦＩＲフィルタ１の遅延素子２５に対して等しい位置にある遅延素子をペアとし、各々のペアで独立に非対称率を設定するようにしても良い。例えば、まずＦＩＲフィルタ１の遅延素子２１と遅延素子２９のペアに対する非対称率の最適値を検出し、次に遅延素子２２と遅延素子２８のペアに対する非対称率の最適値を検出し、以下同様の動作を全てのペアに対して繰り返す。これにより、更に高精度な群遅延調整を行うことが可能である。
このような実施の形態３では、乗算部２０２は、マルチプレクサ５０１，５０２と、非対称率決定回路２０１から出力されるタイミング信号２０１ｃに基づいてセレクト信号５０３ａ，イネーブル信号５０３ｂを生成する選択信号生成部５０３と、乗算器５０４，５０５と、デマルチプレクサ５０６，５０７と、遅延素子５１１〜５１４，５１６〜５１９と、イネーブル付遅延素子５２１〜５２４，５２６〜５２９とを備え、非対称率決定回路２０１から出力されるタイミング信号２０１ｃに基づいて非対称率の更新タイミングを検知し、入力データをタイムシェアリングして使用することで新たな等化係数系列を生成するようにしたので、ＦＩＲフィルタ１のフィルタ係数をセンタータップを中心として左右対称に設定することができ、その結果、ＦＩＲフィルタ１のゲイン特性をほとんど変化させることなく、フィルタ係数を更新させることができる。
なお、上記実施の形態１〜３では、ＦＩＲフィルタのタップ数が９、すなわち奇数の場合について説明したが、このタップ数が偶数の場合にも（これは上記実施の形態においてセンタータップがないものと考えた場合に相当する）、上記各実施の形態と同様の効果を得ることが可能である。また、ＦＩＲフィルタ１のタップ数が偶数である場合は、係数調整回路２は、上記ＦＩＲフィルタ１の遅延線の中央より左側の上記等化係数の初期値をｎ倍（ｎは０以上２以下の実数）、右側の上記等化係数の初期値を（２−ｎ）倍に重み付けし出力するようにする。
また、上記実施の形態１〜３では、等化性能検出手段として、ＦＩＲフィルタ１の出力とＰＬＬ３が抽出した同期クロックとの間のジッタを検出するジッタ検出器５を用いて説明をしたが、等化誤差検出手段などを用いて同様の機能を実現することができることはいうまでもない。
本発明にかかる再生信号処理装置は、ジッタ値が最小となるようにＦＩＲフィルタの等化係数を調整することのできる遅延補正回路として有用である。
【０００３】
値との間に群遅延以外の影響による誤差が発生し、ＰＬＬ回路１１８のジッタ特性が悪くなるという可能性がある。
【００１１】 ２点目は、デジタル等化フィルタ１２１のタップ係数を非対称に制御させる場合、センタータップに対して右と左で完全に独立に制御させると、デジタル等化フィルタ１２１のゲイン特性も大幅に変化してしまうため、ゲイン特性を補正するための機能が別途必要になる。
【００１２】 本発明は、上記問題点を解決するためになされたものであり、クロック抽出用のＰＬＬに入力される再生信号の群遅延特性を最適化することのできるフィルタ係数調整回路を提供することを目的とする。
【課題を解決するための手段】
【００１３】 本発明の請求項１に記載のフィルタ係数調整回路は、入力信号に対して等化係数に応じたフィルタ処理を行うＦＩＲフィルタと、上記ＦＩＲフィルタの出力を用いて上記入力信号と同期したクロックを抽出するＰＬＬと、上記ＦＩＲフィルタの等化性能を検出する等化性能検出手段と、上記等化性能検出手段の出力値に応じて、予め設定された上記ＦＩＲフィルタの等化係数に対し、上記ＦＩＲフィルタのタップ数が奇数の場合はセンタータップを中心として、上記ＦＩＲフィルタのタップ数が偶数の場合は中央の遅延線に対して、左右のタップに重み付けをして出力する等化係数決定手段とを備えたことを特徴とする。
これにより、回路内の制御を簡易化し、かつ付加回路を設けることなく入力信号の特性に応じて等化性能検出手段の出力値が最適となるように、ＦＩＲフィルタの等化係数に対して左右に重み付けを行うことで、ＦＩＲフィルタの群遅延を調整し、その結果、再生性能を向上させることができる。
【００１４】 また、本発明の請求項２に記載のフィルタ係数調整回路は、請求項１に記載のフィルタ係数調整回路において、上記等化係数決定手段は、上記ＰＬＬがロック状態になる前は、上記ＦＩＲフィルタのタップ数が奇数の場合はセンタータップを中心として、上記ＦＩＲフィルタのタップ数が偶数の場合は中央の遅延線に対して、対称となるよう上記ＦＩＲフィルタの等化係数の重み付けを行うことを特徴とする。
これにより、ＰＬＬがロックする前の状態での等化係数の重み付けを対称とすることで、以降の等化係数の最適値探索をスムーズに行うことができる。
【００１５】 また、本発明の請求項３に記載のフィルタ係数調整回路は、請求項１に記載のフィルタ係数調整回路において、上記等化係数決定手段は、上記ＦＩＲフィルタのタップ数が奇数であり、上記ＦＩＲフィルタのセンタータップより左側の上記等化係数の初期値をｎ倍（ｎは０以上２以下の実数）に、右側の上記等化係数の初Ｍ値を（２−ｎ）倍に

３／１
本発明は、ＦＩＲ（Ｆｉｎｉｔｅ Ｉｍｐｕｌｓｅ Ｒｅｓｐｏｎｓｅ）フィルタを用いた光ディスクなどの記録媒体からデータを再生する記録情報再生装置に関し、特に再生信号の群遅延歪みをＦＩＲフィルタにより補正するフィルタ係数調整回路に関する。
図１０に、ＤＶＤを例にとった一般的な記録情報再生装置を示す。
図１０に示す記録情報再生装置は、記録媒体１１１、ＡＧＣ（Ａｕｔｏｍａｔｉｃ Ｇａｉｎ Ｃｏｎｔｒｏｌ）回路１１２、アナログ等化フィルタ１１３、オフセット調整回路１１４、Ａ／Ｄ変換器１１５、適応型ＦＩＲフィルタ１１６、ビタビ復号器１１７、及びＰＬＬ（Ｐｈａｓｅ Ｌｏｃｋｅｄ Ｌｏｏｐ）回路１１８を有するものである。
この装置の各部における機能を簡単に説明する。
ＡＧＣ回路１１２とオフセット調整回路１１４では、再生信号の特性が、Ａ／Ｄ変換器１１５の入力範囲に収まるように、再生信号の振幅・オフセットを調整する。アナログ等化フィルタ１１３は、再生信号のノイズ除去、および再生信号の特性が後段のビタビ復号器が有する特性とマッチするように波形等化処理（主にブースト処理）を行う。
次に、Ａ／Ｄ変換器１１５によって量子化された再生データは、適応型ＦＩＲフィルタ１１６に入力され、残留等化誤差の補正処理が施される。この適応型ＦＩＲフィルタ１１６には、ＬＭＳ（Ｌｅａｓｔ Ｍｅａｎ Ｓｑｕａｒｅ）などの適応等化アルゴリズムが用いられており、タップ係数が最適となるように自動調整処理が行われる。
アナログ等化フィルタ１１３とＦＩＲフィルタ１１６によって波形等化処理が施された再生信号は、ビタビ復号器１１７へ入力され、記録媒体１１１に記録されていたデジタルデータの検出処理が行われる。このデータと同期したクロックは、Ａ／Ｄ変換器１１５や適応型ＦＩＲフィルタ１１６の出力を用いて、ＰＬＬ回路１１８によって抽出される。
さらに、このような記録情報再生装置において、省面積化を図るため、アナログ機能をデジタル化する手法が挙げられる。具体的には、図１１に示すように、図１０におけるアナログ等化フィルタ１１３のノイズ除去機能と波形等化処理機能とを分割し、ノイズ除去機能のみをアナログローパスフィルタ１２０に持たせ、波形等化処理機能（具体的にはブースト処理機能）をＡ／Ｄ変換器１１５の次段に接続されるデジタル等化フィルタ１２１にて実現する。このようなアナログ機能のデジタル化は、アナログ面積の大幅な削減が実現でき、ひいてはシステムの面積削減に大きく寄与することとなる。
図１１に示すような記録情報再生装置では、波形等化処理としてブースト処理のほかに、再生信号の群遅延特性を補正する機能もデジタル領域で実現したほうが、よりアナログ面積の削減を図ることができる。この再生信号の群遅延特性を補正する機能は、データと同期したクロックを抽出するＰＬＬ回路１１８が再生信号を用いて動作するために必要なものであり、この機能により、ＰＬＬ回路１１８に入力される再生信号の群遅延特性を平坦にすることができ、その結果、ＰＬＬ回路１１８のジッタ性能を抑制することができる。
このようなシステムにおける従来の群遅延調整方法としては、等化した再生信号の振幅レベルと理想値との差分値に基づいてフィルタ係数を補正する手法があった（例えば、特許文献１参照）。
特開平１１−１９１２０２号公報
しかしながら、図１１に示す従来の記録情報再生装置では、ＰＬＬ回路１１８に入力される再生信号の群遅延特性が平坦になるように、デジタル等化フィルタ１２１の出力とそれに対応する期待値との差分値を用いてデジタル等化フィルタ１２１のタップ係数に非対称な値を設定する構成をとっているため、以下に挙げるような問題点があった。
１点目は、デジタル等化フィルタ１２１の出力と理想値との差分値を用いて逐次的にデジタル等化フィルタ１２１のタップ係数を変化させるループ構成をとろうとすると、このループとクロック抽出用のＰＬＬが２重ループ動作を行う必要があり、制御が複雑となる。さらには、入力した再生信号が群遅延以外の非理想的な要素、例えば、歪みや再生ジッタなどの影響を受けることにより、デジタル等化フィルタ１２１の出力と理想値との間に群遅延以外の影響による誤差が発生し、ＰＬＬ回路１１８のジッタ特性が悪くなるという可能性がある。
２点目は、デジタル等化フィルタ１２１のタップ係数を非対称に制御させる場合、センタータップに対して右と左で完全に独立に制御させると、デジタル等化フィルタ１２１のゲイン特性も大幅に変化してしまうため、ゲイン特性を補正するための機能が別途必要になる。
本発明は、上記問題点を解決するためになされたものであり、クロック抽出用のＰＬＬに入力される再生信号の群遅延特性を最適化することのできるフィルタ係数調整回路を提供することを目的とする。
本発明の請求項１に記載のフィルタ係数調整回路は、入力信号に対して等化係数に応じたフィルタ処理を行うＦＩＲフィルタと、上記ＦＩＲフィルタの出力を用いて上記入力信号と同期したクロックを抽出するＰＬＬと、上記ＦＩＲフィルタの等化性能を検出する等化性能検出手段と、上記等化性能検出手段の出力値に応じて、予め設定された上記ＦＩＲフィルタの等化係数に対し、上記ＦＩＲフィルタのタップ数が奇数の場合はセンタータップを中心として、上記ＦＩＲフィルタのタップ数が偶数の場合は中央の遅延線に対して、左右のタップに重み付けをして出力する等化係数決定手段とを備えたことを特徴とする。
これにより、回路内の制御を簡易化し、かつ付加回路を設けることなく入力信号の特性に応じて等化性能検出手段の出力値が最適となるように、ＦＩＲフィルタの等化係数に対して左右に重み付けを行うことで、ＦＩＲフィルタの群遅延を調整し、その結果、再生性能を向上させることができる。
また、本発明の請求項２に記載のフィルタ係数調整回路は、請求項１に記載のフィルタ係数調整回路において、上記等化係数決定手段は、上記ＰＬＬがロック状態になる前は、上記ＦＩＲフィルタのタップ数が奇数の場合はセンタータップを中心として、上記ＦＩＲフィルタのタップ数が偶数の場合は中央の遅延線に対して、対称となるよう上記ＦＩＲフィルタの等化係数の重み付けを行うことを特徴とする。
これにより、ＰＬＬがロックする前の状態での等化係数の重み付けを対称とすることで、以降の等化係数の最適値探索をスムーズに行うことができる。
また、本発明の請求項３に記載のフィルタ係数調整回路は、請求項１に記載のフィルタ係数調整回路において、上記等化係数決定手段は、上記ＦＩＲフィルタのタップ数が奇数であり、上記ＦＩＲフィルタのセンタータップより左側の上記等化係数の初期値をｎ倍（ｎは０以上２以下の実数）に、右側の上記等化係数の初期値を（２−ｎ）倍に重み付けして出力することを特徴とするものである。
これにより、ＦＩＲフィルタのゲイン特性をほとんど変化させることなく等化係数を更新することができ、その結果、従来のようにゲイン調整回路を設ける必要がない。
また、本発明の請求項４に記載のフィルタ係数調整回路は、請求項１に記載のフィルタ係数調整回路において、上記等化係数決定手段は、上記ＦＩＲフィルタのタップ数が偶数であり、上記ＦＩＲフィルタの遅延線の中央より左側の上記等化係数の初期値をｎ倍（ｎは０以上２以下の実数）に、右側の上記等化係数の初期値を（２−ｎ）倍に重み付けして出力することを特徴とするものである。
これにより、ＦＩＲフィルタのゲイン特性をほとんど変化させることなく等化係数を更新することができ、その結果、従来のようにゲイン調整回路を設ける必要がない。
また、本発明の請求項５に記載のフィルタ係数調整回路は、請求項３に記載のフィルタ係数調整回路において、上記重み付けｎの値は、上記ＦＩＲフィルタのセンタータップからの距離が等しい２つのタップよりなる各ペアで独立に設定することを特徴とするものである。
これにより、群遅延を細かく調整することができる。
また、本発明の請求項６に記載のフィルタ係数調整回路は、請求項４に記載のフィルタ係数調整回路において、上記重み付けｎの値は、上記ＦＩＲフィルタの遅延線の中央からの距離が等しい２つのタップよりなる各ペアで独立に設定することを特徴とする。
これにより、群遅延を細かく調整することができる。
また、本発明の請求項７に記載のフィルタ係数調整回路は、請求項３ないし請求項６のいずれか１項に記載のフィルタ係数調整回路において、上記等化係数決定手段は、上記等化性能検出手段の出力値の最適値を検出し、該等化性能検出手段の出力値が最適となる上記重み付けｎの値を決定することを特徴とするものである。
これにより、簡単に等化係数を決定することができる。
また、本発明の請求項８に記載のフィルタ係数調整回路は、請求項７に記載のフィルタ係数調整回路において、上記等化係数決定手段は、可変の時間間隔で上記等化性能検出手段の出力を取り込み、該取り込んだ値に基づいて上記重み付けｎの値を決定することを特徴とする。
これにより、より正確に等化係数の調整を行うことができる。
また、本発明の請求項９に記載のフィルタ係数調整回路は、請求項７に記載のフィルタ係数調整回路において、上記等化係数決定手段は、上記重み付けｎの値の上限値、下限値、及び更新間隔をそれぞれ独立に設定し、設定した範囲内で上記重み付けｎの値を決定することを特徴とする。
これにより、非対称率を細かく設定することができる。
また、本発明の請求項１０に記載のフィルタ係数調整回路は、請求項７に記載のフィルタ係数調整回路において、上記等化係数決定手段は、上記入力信号の特性に応じた動作設定用制御信号に基づいて上記等化性能検出手段の出力値が最適となる上記重み付けｎの値を検出する動作を設定することを特徴とする。
これにより、例えば、入力信号中から欠陥を検出する信号や、入力信号のデータフォーマットに依存したゲート信号を用いて動作設定を行うことができる。
本発明にかかるフィルタ係数調整回路によれば、従来の群遅延補正回路と比較して、制御手法を簡易化することができ、かつ、付加回路も必要とせずに、再生信号の特性に応じて再生信号の群遅延の最適化を図ることができ、再生性能の向上を図ることが可能である。
（実施の形態１）
以下に、本発明の実施の形態１に係るフィルタ係数調整回路について図１を用いて説明する。図１（ａ）は、本実施の形態１によるフィルタ係数調整回路の構成を示すものである。
図１（ａ）に示すフィルタ係数調整回路は、入力される再生信号１ｓに対して等化係数に応じたフィルタ処理を行うＦＩＲフィルタ１と、上記ＦＩＲフィルタ１の出力１ａをもとに上記再生信号と同期したクロック３ｃを抽出するＰＬＬ３と、上記ＰＬＬ３のロック状態を検出するロック検出器４と、上記ＦＩＲフィルタ１の等化性能を検出する等化性能検出手段（ジッタ検出器）５と、上記ジッタ検出器５の出力値５ａに応じて上記ＦＩＲフィルタ１の等化係数系列２ａを決定する等化係数決定手段（係数調整回路）２とを備えたものである。
図２は、図１（ａ）のフィルタ係数調整回路におけるＦＩＲフィルタ１の詳細な構成を示す図である。なお、本実施の形態では説明の容易化のため、ＦＩＲフィルタ１のタップ数を９とする。
上記ＦＩＲフィルタ１は、再生信号１ｓを１クロック分ずつ遅延させる遅延素子２１〜２９と、該遅延素子２１〜２９の各出力と上記係数調整回路２から出力される各等化係数１０１ａ〜１０９ａ（等化係数系列２ａ）との積を算出する乗算器３１〜３９と、該乗算器３１〜３９の出力の総和を算出する加算器４０とを備えたものである。
図３は、図１（ａ）のフィルタ係数調整回路における係数調整回路２の詳細な構成を示す図である。
上記係数調整回路２は、上記ＦＩＲフィルタ１の等化係数系列２ａの初期値１１ａ〜１９ａを保持する遅延素子１１〜１９と、上記ＦＩＲフィルタ１の等化係数系列２ａの非対称率を決定する非対称率決定回路２０１と、該非対称率決定回路２０１にて決定された非対称率と上記遅延素子１１〜１９に保持されている等化係数初期値１１ａ〜１９ａとを乗算することにより、新たな等化係数１０１ａ〜１０９ａを生成する乗算部２０２とを備えたものである。なお、上記遅延素子１１〜１９の保持されている等化係数初期値１１ａ〜１９ａは、ＦＩＲフィルタ１のセンタータップに対し、左右対称に設定されているものとする。
次に、動作について説明する。
入力された再生信号１ｓは、ＦＩＲフィルタ１により等化され、等化された信号１ａは、データ検出部（図示せず）とＰＬＬ３に出力される。ＰＬＬ３では、上記ＦＩＲフィルタ１の出力１ａから上記再生信号１ｓの同期クロック３ｃを抽出する。このとき、ロック検出器４では、ＰＬＬ３がロック状態であるか否かを監視し、ロック状態であることを検出したときは、係数調整回路２及びジッタ検出器５にロック検出信号４ａを出力する。
ジッタ検出器５では、ＰＬＬ３がクロック抽出の際に検出する位相誤差３ｂをある一定個数積算して平均化し、再生信号１ｓと抽出したクロック３ｃとの間のジッタ値５ａを算出する。この演算過程を図１（ｂ）に示す。図中では、位相誤差３ｂの積算数を３２としている。一般的な位相誤差は、再生信号のゼロクロスポイントをもとに算出されるため、３２のゼロクロスポイントが検出されるごとにジッタ値は更新される。また、このジッタ値の更新タイミングを示すジッタ値更新タイミング信号５ｂを生成する。
係数調整回路２では、上記ジッタ検出器５から出力されるジッタ値５ａを、上記ジッタ更新タイミング信号５ｂに基づいて取り込み、その値が最小となるよう上記ＦＩＲフィルタ１の等化係数系列２ａを調整する。
ここで、係数調整回路２による等化係数調整方法について詳細に説明する。
まず、非対称率決定回路２０１にて上記ジッタ検出器５から出力されるジッタ値５ａを上記ジッタ値更新タイミング５ｂで取り込み、ジッタ値５ａが最小となるようにＦＩＲフィルタ１の等化係数系列２ａの非対称率を決定する。この非対称率は、上記ＦＩＲフィルタ１のセンタータップに対し、右半面の乗数２０１ａと左半面の乗数２０１ｂとの比をｎ：（２−ｎ）で表すものである（ｎは０以上２以下の実数であるとする）。
乗算部２０２では、上記決定された非対称率に基づいて、遅延素子１１〜１９のうち、左半面の遅延素子１１〜１４に保持されている等化係数初期値１１ａ〜１４ａをｎ倍、右半面の遅延素子１６〜１９に保持されている等化係数初期値１６ａ〜１９ａを（２−ｎ）倍する。図４に、重み付けｎの値（非対称値）を変化させたときのＦＩＲフィルタ１のゲイン特性を示す。また、このときのＦＩＲフィルタ１の群遅延特性を図５に示す。これらの図から分かるように、重み付けｎの値を変化させることでゲイン特性をほとんど変化させることなく、広域部分における群遅延特性を調整することができる。
なお、ロック検出器４がＰＬＬ３のロック状態を検出するまでは、つまり、ＰＬＬ３がロック状態になる前までは、非対称率決定回路２０１は、重み付けｎ＝１とし、ＦＩＲフィルタ１の等化係数系列２ａとしてあらかじめ設定されている初期値、すなわち遅延素子１１〜１９に保持されている等化係数初期値１１ａ〜１９ａが出力されるように制御する。これにより、ＰＬＬ３のロックイン動作の安定性を維持することができる。
このような実施の形態１では、入力される再生信号に対して等化係数に応じたフィルタ処理を行うＦＩＲフィルタ１と、上記ＦＩＲフィルタ１の出力を用いて上記再生信号と同期したクロックを抽出するＰＬＬ３と、上記ＦＩＲフィルタ１の等化性能を検出するジッタ検出器５と、上記ジッタ検出器５の出力値に応じて上記ＦＩＲフィルタ１の等化係数を更新する係数調整回路２とを備えたことにより、回路内の制御が簡単で、かつ、付加回路を設けることなく再生信号の特性に応じて該再生信号の群遅延の最適化を図ることができ、その結果、再生性能を向上させることができる。
また、係数調整回路２は、上記ＦＩＲフィルタ１のタップ数が奇数であるとき、該ＦＩＲフィルタ１のセンタータップに対して左側に対応する等化係数の初期値をｎ倍（ｎは０以上２以下の実数）に重み付けし、右側に対応する等化係数の初期値を（２−ｎ）倍に重み付けし出力するようにしたので、上記ＦＩＲフィルタ１のゲイン特性をほとんど変えることなく、群遅延量のみを制御することができる。
（実施の形態２）
以下に、本発明の実施の形態２に係るフィルタ係数調整回路について図１〜図３、図６〜図７を用いて説明する。なお、図１〜図３については上記実施の形態１で説明したので、ここでは説明を省略する。
図６（ａ）は、図３の係数調整回路２における非対称率決定回路２０１の詳細な構成を示す図である。
図６（ａ）に示す非対称率決定回路２０１は、上記ジッタ検出器５から出力されるジッタ値５ａを取り込むジッタ値取り込み部３０１と、上記係数調整回路２内の制御信号を生成するコントローラ部３０２と、上記ジッタ値取り込み部３０１に取り込まれたジッタ値３０１ａの最小値を検出し、そのときの非対称率を保持する最小値検出部３０３と、上記コントローラ部３０２の出力３０２ｄ〜３０２ｇに応じて非対称率を更新する非対称率更新部３０４と、上記最小値検出部３０３に保持されている非対称値、上記非対称率更新部３０４にて更新された非対称値、または初期値のいずれかを選択し出力する非対称値出力部３０５とを備えたものである。
図７は、図６（ａ）における非対称率更新部３０４の詳細な構成を示す図である。
上記非対称率更新部３０４は、セレクタ４０１と、比較器４０２と、加算器４０３と、減算器４０４と、遅延素子４０５と、イネーブル付遅延素子４０６〜４０８と、ＡＮＤ回路４０９とを備えたものである。
図８は、図６（ａ）における非対称率出力部３０５の詳細な構成の一例を示す図である。
上記非対称率出力部３０５は、タイミング調整用レジスタ６０１と、セレクタ６０２〜６０４，６０６〜６０８と、遅延素子６０５，６０９とを備えたものであり、イネーブル信号３０２ａ、学習完了信号３０２ｂ、及びリセット信号３０２ｃに応じた非対称率を出力するものである。つまり、非対称率の学習期間中は、非対称率更新部３０４から出力される更新後の非対称値３０４ａ，３０４ｂを選択し、学習完了時には、最小値検出部３０３から出力される非対称値３０３ａ，３０３ｂを選択し、リセット信号３０２ｃが入力された時には、初期値（重み付けｎ＝１）を選択し出力する。
次に、非対称率決定回路２０１による非対称率決定方法について説明する。
コントローラ部３０２では、ジッタ検出器５から出力されるジッタ値更新タイミング信号５ｂをもとにイネーブル信号３０２ａを生成する。
ここで、ジッタ値取り込み部３０１のタイミングチャートを図６（ｂ）に示す。ジッタ値５ａは、上記実施の形態１でも述べたように、予め決められた個数の位相誤差３ｂを積算し平均化することで生成されるものであるが、ＦＩＲフィルタ１の等化係数系列２ａが更新されると、ＦＩＲフィルタ１の群遅延特性が変動するので、ＰＬＬ３はその特性の変化に追従しようとする。そのため、ＰＬＬ３はロック状態を保っているが、ＰＬＬ３が定常状態となるために引き込み動作を行う。従って、ＰＬＬ３が定常状態になるまではジッタ値５ａのばらつきが生じることが考えられる。
そこで、コントローラ部３０２では、ＦＩＲフィルタ１の等化係数系列２ａが更新された場合、該等化係数系列２ａの更新直後のジッタ値（ｊ１，ｊ３，ｊ５，ｊ７）が取り込まれないように、イネーブル信号３０２ａを生成し、ジッタ値取り込み部３０１に出力する。そして、ジッタ値取り込み部３０１では、上記イネーブル信号３０２ａに基づいてジッタ値（ｊ２，ｊ４，ｊ６，ｊ８）の取り込みを実行する。
このように等化係数系列２ａが更新された場合、ジッタ値が定常となった後に、ジッタ値取り込み部３０１にジッタ値５ａが取り込まれるようにイネーブル信号３０２ａを生成するようにしたので、ＦＩＲフィルタ１の等化係数系列２ａが更新された直後の引き込み期間中に生じる、ＰＬＬ３の引き込み動作によるジッタ値のばらつきを、ジッタ値を取り込むタイミングを遅延させることで防ぐことができる。なお、ここでは引き込みの間隔を１として説明しているが、２以上の間隔であっても同様の効果が得られる。つまり、等化係数系列２ａを更新してからある程度の時間が経過した後にジッタ値を取り込むほうが、より正確なジッタ値を得ることができる。
また、コントローラ部３０２では、外部入力である学習設定用制御信号２１ｓの入力により、非対称値の上限３０２ｄ、下限３０２ｅ、更新ステップ３０２ｆを、非対称率更新部３０４へ出力する。また、動作設定用制御信号２２ｓの入力により、初期化信号３０２ｇを非対称率更新部３０４へ、リセット信号３０２ｃを最小値検出部３０３及び非対称率出力部３０５へ出力する。さらに、非対称率更新部３０４から探索終了信号３０４ｃが出力された場合は、コントローラ部３０２から最小値検出部３０３及び非対称率出力部３０５に学習完了信号３０２ｂが出力される。
非対称率更新部３０４では、コントローラ部３０２から出力される初期化信号３０２ｇがＨＩの場合、セレクタ４０１にてコントローラ部３０２から出力される非対称値下限３０２ｅが選択される。そして、ジッタ値取り込みのタイミングでコントローラ部３０２から出力されるイネーブル信号３０２ａに基づいて、イネーブル付遅延素子４０６に上記セレクタ４０１から出力される非対称値下限３０２ｅが取り込まれる。このイネーブル付遅延素子４０６では、上記取り込んだ非対称値下限３０２ｅを初期値とし、ジッタ値の取り込みが行われる毎、すなわちイネーブル信号３０２ａがＨＩとなるタイミングで、等化係数を更新ステップ（更新間隔）３０２ｆずつ増加（更新）し、この更新された値がイネーブル付遅延素子４０７、４０８へ取り込まれる。なお、比較器４０２では、上記イネーブル付遅延素子４０６の出力と上記コントローラ部３０２から出力される非対称値上限３０２ｄとを比較し、該比較の結果、イネーブル付遅延素子４０６の出力が非対称値上限３０２ｄ以上のときは、非対称値の探索が完了したことを示す探索終了信号３０４ｃを出力する。
最小値検出部３０３では、コントローラ部３０２から出力されるイネーブル信号３０２ａがＬＯＷからＨＩになるタイミングでジッタ値取り込み部３０１に取り込まれたジッタ値３０１ａの中から最小値を検出し、その値、及びそのときの非対称率の値を保持する。また、コントローラ部３０２からリセット信号３０２ｃが出力された場合には、保持している最小値とそのときの非対称率がリセットされる。
非対称値出力部３０５では、コントローラ部３０２から出力されるリセット信号３０２ｃがＨＩの場合は、ｎ＝１として非対称率を出力し、コントローラ部３０２から出力される学習完了信号３０２ｂがＨＩの場合には、最小値検出部３０３から出力されるジッタ値３０３ａ，３０３ｂが最小となる非対称率を出力し、それ以外の場合には非対称率更新部３０４から出力される非対称率の更新値３０４ａ，３０４ｂを出力する。
このような実施の形態２では、非対称率決定回路２０１は、ジッタ検出器５から出力されるジッタ値を取り込むジッタ値取り込み部３０１と、係数調整回路２内の制御信号を生成するコントローラ部３０２と、上記ジッタ値取り込み部３０１に取り込まれたジッタ値の最小値を検出し、そのときの非対称率の値を保持する最小値検出部３０３と、上記コントローラ部３０２の出力に応じて非対称率を更新する非対称率更新部３０４と、上記最小値検出部３０３に保持されている非対称値、上記非対称率更新部３０４にて更新された非対称値、または初期値のいずれかを選択し出力する非対称値出力部３０５とを備えたことにより、あらかじめ設定された非対称率設定範囲からジッタ値が最小となる非対称率を決定することができ、再生性能の向上を図ることが可能である。
なお、本実施の形態２において、係数調整回路２は、コントローラ部３０２から最小値検出部３０３、非対称率更新部３０４、及び非対称率出力部３０５へ出力されるリセット信号がＨＩからＬＯＷに切り変わるタイミングで等化係数の学習動作を行っているが、該リセット信号を、再生信号の特性に応じてコントローラ部３０２に入力される動作設定用制御信号を用いて生成するようにすれば、より効率よく、群遅延調整を行うことが可能である。
例えば、記録型ＤＶＤなどのようにセクタ単位で区切られて記録媒体にデータが記録されたメディアからデータを再生する場合、セクタ毎にメディアに記録されているデータの再生特性が異なる場合がある。すなわち、ＦＩＲフィルタ１の等化係数の非対称率の最適値が異なる場合が生じる。従って、セクタに同期したゲート信号を制御信号（動作設定用）としてコントローラ部３０２に入力し、これに基づいてリセット信号を生成することで、各セクタに対して群遅延の最適値を求めることが可能である。さらに、再生信号に欠陥等が生じた場合には、欠陥検出信号を用いて、リセット信号を生成させて再学習を行うようにすれば、群遅延の補正の信頼度をより向上させることができる。
（実施の形態３）
以下に、本発明の実施の形態３に係るフィルタ係数調整回路について図１〜図３、および図９を用いて説明する。なお、図１〜図３については上記実施の形態１にて説明したので、ここでは説明を省略する。
図９は、図３の係数調整回路２における乗算部２０２の構成を示す図である。
図９に示す乗算部２０２は、非対称率決定回路２０１から出力されるタイミング信号２０１ｃに基づいてセレクト信号５０３ａ、イネーブル信号５０３ｂを生成する選択信号生成部５０３と、上記セレクト信号５０３ａに基づいて等化係数初期値１１ａ〜１４ａのいずれかを選択するマルチプレクサ５０１と、上記セレクト信号５０３ａに基づいて等化係数初期値１５ａ〜１９ａのいずれかを選択するマルチプレクサ５０２と、上記マルチプレクサ５０１の出力と非対称値２０１ａとを乗算する乗算器５０４と、上記マルチプレクサ５０２の出力と非対称値２０１ｂとを乗算する乗算器５０５と、上記セレクト信号５０３ａに基づいて上記乗算器５０４の出力を後段の遅延素子５１１〜５１４のいずれかに接続するデマルチプレクサ５０６と、上記セレクト信号５０３ａに基づいて上記乗算器５０５の出力を後段の遅延素子５１６〜５１９のいずれかに接続するデマルチプレクサ５０７と、上記デマルチプレクサ５０６から出力される値を格納する遅延素子５１１〜５１４と、上記デマルチプレクサ５０７から出力される値を格納する遅延素子５１６〜５１９と、上記イネーブル信号５０３ｂに基づいて、保持している等化係数を上記遅延素子５１１〜５１４に格納されている値に更新するイネーブル付遅延素子５２１〜５２４と、上記イネーブル信号５０３ｂに基づいて、保持している等化係数を上記遅延素子５１６〜５１９に格納されている値に更新するイネーブル付遅延素子５２６〜５２９とを備え、非対称率決定回路２０１から出力されるタイミング信号２０１ｃに基づいて非対称率の更新タイミングを検知し、入力データをタイミングシェアリングして使用することで新たな等化係数系列２ａを生成する。すなわち、等化係数初期値１１ａ〜１４ａをｎ倍に重み付けしたものを等化係数１０１ａ〜１０４ａとして、等化係数初期値１５ａを等化係数１０５ａとして、等化係数初期値１６ａ〜１９ａを（２−ｎ）倍に重み付けしたものを等化係数１０６ａ〜１０９ａとしてＦＩＲフィルタ１へ出力する。
次に、乗算部２０２の動作について説明する。
非対称率を、ＦＩＲフィルタ１のセンタータップ２５を中心として左右対称になるように設定する場合、選択信号生成部５０３では、セレクト信号５０３ａを用いてマルチプレクサ５０１，５０２及びデマルチプレクサ５０６，５０７の出力制御を行い、遅延素子５１１〜５１４には、等化係数初期値１１ａ〜１４ａをｎ倍に重み付けしたものを格納し、遅延素子５１６〜５１９には、等化係数初期値１６ａ〜１９ａを（２−ｎ）倍に重み付けしたものを格納する。
そして、遅延素子５１１〜５１４および遅延素子５１６〜５１９への格納が終了すると、選択信号生成部５０３からイネーブル信号５０３ｂが出力され、イネーブル付遅延素子５２１〜５２４および５２６〜５２９では、上記イネーブル信号５０３ｂの入力により、一括して保持している等化係数の更新を行い、この更新後の等化係数を新たな等化係数１０１ａ〜１０４ａ，１０６ａ〜１０９ａとして出力する。なお、ＦＩＲフィルタ１の遅延素子２５に対応する等化係数は、初期値のままである。
このようにして等化係数の更新を繰り返し行い、ジッタ値が最小となる非対称率を検出することで、群遅延補正を行なうことが可能である。
また、ＦＩＲフィルタ１の遅延素子２５に対して等しい位置にある遅延素子をペアとし、各々のペアで独立に非対称率を設定するようにしても良い。例えば、まずＦＩＲフィルタ１の遅延素子２１と遅延素子２９のペアに対する非対称率の最適値を検出し、次に遅延素子２２と遅延素子２８のペアに対する非対称率の最適値を検出し、以下同様の動作を全てのペアに対して繰り返す。これにより、更に高精度な群遅延調整を行うことが可能である。
このような実施の形態３では、乗算部２０２は、マルチプレクサ５０１,５０２と、非対称率決定回路２０１から出力されるタイミング信号２０１ｃに基づいてセレクト信号５０３ａ，イネーブル信号５０３ｂを生成する選択信号生成部５０３と、乗算器５０４,５０５と、デマルチプレクサ５０６,５０７と、遅延素子５１１〜５１４,５１６〜５１９と、イネーブル付遅延素子５２１〜５２４,５２６〜５２９とを備え、非対称率決定回路２０１から出力されるタイミング信号２０１ｃに基づいて非対称率の更新タイミングを検知し、入力データをタイムシェアリングして使用することで新たな等化係数系列を生成するようにしたので、ＦＩＲフィルタ１のフィルタ係数をセンタータップを中心として左右対称に設定することができ、その結果、ＦＩＲフィルタ１のゲイン特性をほとんど変化させることなく、フィルタ係数を更新させることができる。
なお、上記実施の形態１〜３では、ＦＩＲフィルタのタップ数が９、すなわち奇数の場合について説明したが、このタップ数が偶数の場合にも（これは上記実施の形態においてセンタータップがないものと考えた場合に相当する）、上記各実施の形態と同様の効果を得ることが可能である。また、ＦＩＲフィルタ１のタップ数が偶数である場合は、係数調整回路２は、上記ＦＩＲフィルタ１の遅延線の中央より左側の上記等化係数の初期値をｎ倍（ｎは０以上２以下の実数）、右側の上記等化係数の初期値を（２−ｎ）倍に重み付けし出力するようにする。
また、上記実施の形態１〜３では、等化性能検出手段として、ＦＩＲフィルタ１の出力とＰＬＬ３が抽出した同期クロックとの間のジッタを検出するジッタ検出器５を用いて説明をしたが、等化誤差検出手段などを用いて同様の機能を実現することができることはいうまでもない。
本発明にかかる再生信号処理装置は、ジッタ値が最小となるようにＦＩＲフィルタの等化係数を調整することのできる遅延補正回路として有用である。
図１（ａ）は、本発明のフィルタ係数調整回路の構成を示す図である。 図１（ｂ）は、ジッタ検出器のタイミングチャートを示す図である。 図２は、ＦＩＲフィルタの構成を示す図である。 図３は、本発明の係数調整回路の構成を示す図である。 図４は、重み付けｎの値を変化させたときのＦＩＲフィルタのゲイン特性を示す図である。 図５は、重み付けｎの値を変化させたときのＦＩＲフィルタの群遅延特性を示す図である。 図６（ａ）は、本発明の非対称率決定回路の構成を示す図である。 図６（ｂ）は、本発明の非対称率決定回路の動作を説明するための図である。 図７は、本発明の非対称率更新部の構成を示す図である。 図８は、本発明の非対称率決定回路の非対称率出力部の構成を示す図である。 図９は、本発明の乗算部の構成を示す図である。 図１０は、従来の記録情報再生装置の構成例１を示す図である。 図１１は、従来の記録情報再生装置の構成例２を示す図である。
符号の説明
１ ＦＩＲフィルタ
２ 係数調整回路
３ ＰＬＬ
４ ロック検出器
５ ジッタ検出器
１１〜１９、２１〜２９ 遅延素子
３１〜３９ 乗算器
４０ 加算器
２０１ 非対称率決定回路
２０２ 乗算部
３０１ ジッタ値取り込み部
３０２ コントローラ部
３０３ 最小値検出部
３０４ 非対称率更新部
３０５ 非対称率出力部
４０１ セレクタ
４０２ 比較器
４０３ 加算器
４０４ 減算器
４０５ 遅延素子
４０６〜４０８ イネーブル付遅延素子
４０９ ＡＮＤ回路
５０１，５０２ マルチプレクサ
５０３ 選択信号生成部
５０４，５０５ 乗算器
５０６，５０７ デマルチプレクサ
５１１〜５１４，５１６〜５１９ 遅延素子
５２１〜５２４，５２６〜５２９ イネーブル付遅延素子
６０１ タイミング調整用レジスタ
６０２〜６０４，６０６〜６０８ セレクタ
６０５，６０６ 遅延素子
１１１ 記録媒体
１１２ ＡＧＣ
１１３ アナログ等化フィルタ
１１４ オフセット調整回路
１１５ Ａ／Ｄ変換器
１１６ 適応型ＦＩＲフィルタ
１１７ ビタビ復号器
１１８ ＰＬＬ
１２０アナログローパスフィルタ
１２１ デジタル等化フィルタ

Claims (10)

  1. 入力信号に対して等化係数に応じたフィルタ処理を行うＦＩＲフィルタと、
    上記ＦＩＲフィルタの出力を用いて上記入力信号と同期したクロックを抽出するＰＬＬと、
    上記ＦＩＲフィルタの等化性能を検出する等化性能検出手段と、
    上記等化性能検出手段の出力値に応じて上記ＦＩＲフィルタの等化係数を決定する等化係数決定手段とを備えた、
    ことを特徴とするフィルタ係数調整回路。
  2. 請求項１に記載のフィルタ係数調整回路において、
    上記等化係数決定手段は、上記ＰＬＬがロック状態になる前は、上記ＦＩＲフィルタの等化係数として予め設定されている初期値を出力する、
    ことを特徴とするフィルタ係数調整回路。
  3. 請求項１に記載のフィルタ係数調整回路において、
    上記等化係数決定手段は、上記ＦＩＲフィルタのタップ数が奇数であり、上記ＦＩＲフィルタのセンタータップより左側の上記等化係数の初期値をｎ倍（ｎは０以上２以下の実数）に、右側の上記等化係数の初期値を（２−ｎ）倍に重み付けして出力する、
    ことを特徴とするフィルタ係数調整回路。
  4. 請求項１に記載のフィルタ係数調整回路において、
    上記等化係数決定手段は、上記ＦＩＲフィルタのタップ数が偶数であり、上記ＦＩＲフィルタの遅延線の中央より左側の上記等化係数の初期値をｎ倍（ｎは０以上２以下の実数）、右側の上記等化係数の初期値を（２−ｎ）倍に重み付けして出力する、
    ことを特徴とするフィルタ係数調整回路。
  5. 請求項３に記載のフィルタ係数調整回路において、
    上記重み付けｎの値は、上記ＦＩＲフィルタのセンタータップからの距離が等しい２つのタップよりなる各ペアで独立に設定する、
    ことを特徴とするフィルタ係数調整回路。
  6. 請求項４に記載のフィルタ係数調整回路において、
    上記重み付けｎの値は、上記ＦＩＲフィルタの遅延線の中央からの距離が等しい２つのタップよりなる各ペアで独立に設定する、
    ことを特徴とするフィルタ係数調整回路。
  7. 請求項３ないし請求項６のいずれか１項に記載のフィルタ係数調整回路において、
    上記等化係数決定手段は、上記等化性能検出手段の出力値の最適値を検出し、該等化性能検出手段の出力値が最適となる上記重み付けｎの値を決定する、
    ことを特徴とするフィルタ係数調整回路。
  8. 請求項７に記載のフィルタ係数調整回路において、
    上記等化係数決定手段は、可変の時間間隔で上記等化性能検出手段の出力を取り込み、該取り込んだ値に基づいて上記重み付けｎの値を決定する、
    ことを特徴とするフィルタ係数調整回路。
  9. 請求項７に記載のフィルタ係数調整回路において、
    上記等化係数決定手段は、上記重み付けｎの値の上限値、下限値、及び更新間隔をそれぞれ独立に設定し、設定した範囲内で上記重み付けｎの値を決定する、
    ことを特徴とするフィルタ係数調整回路。
  10. 請求項７に記載のフィルタ係数調整回路において、
    上記等化係数決定手段は、上記入力信号の特性に応じた動作設定用制御信号に基づいて上記等化性能検出手段の出力値が最適となる上記重み付けｎの値を検出する動作を設定する、
    ことを特徴とするフィルタ係数調整回路。
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