JPH0993130A - 並列型ａｄ変換器 - Google Patents
並列型ａｄ変換器Info
- Publication number
- JPH0993130A JPH0993130A JP24417295A JP24417295A JPH0993130A JP H0993130 A JPH0993130 A JP H0993130A JP 24417295 A JP24417295 A JP 24417295A JP 24417295 A JP24417295 A JP 24417295A JP H0993130 A JPH0993130 A JP H0993130A
- Authority
- JP
- Japan
- Prior art keywords
- converter
- comparators
- signal
- parallel
- circuit
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
Links
Landscapes
- Analogue/Digital Conversion (AREA)
Abstract
(57)【要約】
【課題】 信号が圧縮される部分の分解能を荒くするこ
とで、並列型ＡＤ変換器の省電力化を可能とする。 【解決手段】 複数のコンパレータＣ１〜Ｃ１５からな
る比較回路（コンパレータ列）２２を有し、アナログ映
像信号を複数の基準電圧の各々と比較することによって
ディジタル化する並列型ＡＤ変換器において、γ補正で
信号が圧縮される側のコンパレータを間引くことによっ
て信号圧縮側の分解能を荒くする。
とで、並列型ＡＤ変換器の省電力化を可能とする。 【解決手段】 複数のコンパレータＣ１〜Ｃ１５からな
る比較回路（コンパレータ列）２２を有し、アナログ映
像信号を複数の基準電圧の各々と比較することによって
ディジタル化する並列型ＡＤ変換器において、γ補正で
信号が圧縮される側のコンパレータを間引くことによっ
て信号圧縮側の分解能を荒くする。
Description
【０００１】
【発明の属する技術分野】本発明は、非線形変換特性を
有するＡＤ変換器に関し、特に各々異なる電圧値の複数
の基準電圧とアナログ入力電圧とを一括して比較する構
成の並列型ＡＤ変換器に関する。
有するＡＤ変換器に関し、特に各々異なる電圧値の複数
の基準電圧とアナログ入力電圧とを一括して比較する構
成の並列型ＡＤ変換器に関する。
【０００２】
【従来の技術】カラーＴＶシステムにおいて、その受像
管の入出力特性は電光変換特性とも呼ばれ、その入出力
信号に比例関係がないことから、ＣＣＤ(Charge Couple
d Device) 型固体撮像素子などの撮像デバイスの撮像出
力をそのまま受像管に入力したのでは、忠実な色再現が
できないことになる。このため、送像側における信号処
理系には、γ（ガンマ）補正回路が挿入されている。ま
た、このγ補正回路を含む信号処理系をディジタル回路
で構成する場合には、アナログ映像信号をディジタル化
する際に、高速なＡＤ変換器が用いられることになる。
また、ＨＤＴＶ(high definition television)の如き高
速信号を扱うためには、従来、並列型ＡＤ変換器が用い
られてきた。
管の入出力特性は電光変換特性とも呼ばれ、その入出力
信号に比例関係がないことから、ＣＣＤ(Charge Couple
d Device) 型固体撮像素子などの撮像デバイスの撮像出
力をそのまま受像管に入力したのでは、忠実な色再現が
できないことになる。このため、送像側における信号処
理系には、γ（ガンマ）補正回路が挿入されている。ま
た、このγ補正回路を含む信号処理系をディジタル回路
で構成する場合には、アナログ映像信号をディジタル化
する際に、高速なＡＤ変換器が用いられることになる。
また、ＨＤＴＶ(high definition television)の如き高
速信号を扱うためには、従来、並列型ＡＤ変換器が用い
られてきた。
【０００３】
【発明が解決しようとする課題】従来は、この並列型Ａ
Ｄ変換器として、一様な分解能（解像度）を持つものが
用いられていたが、一様な分解能を持つＡＤ変換器でア
ナログ映像信号をディジタル化しかつγ補正した信号
を、最終的に逆γ特性を持ったＣＲＴ等の受像管で表示
すると、解像度の疎密が発生する。そして、この疎な部
分、即ち信号が伸長される部分の解像度がシステム全体
の特性を決めている。別の見方をすると、蜜な部分、即
ち信号が圧縮される部分では必要以上に解像度があるこ
とになる。すなわち、一様な分解能を持つ並列型ＡＤ変
換器では、信号が圧縮される部分で必要以上の分解能に
て変換動作が行われ、したがって電力もその分だけ余分
に消費していた。
Ｄ変換器として、一様な分解能（解像度）を持つものが
用いられていたが、一様な分解能を持つＡＤ変換器でア
ナログ映像信号をディジタル化しかつγ補正した信号
を、最終的に逆γ特性を持ったＣＲＴ等の受像管で表示
すると、解像度の疎密が発生する。そして、この疎な部
分、即ち信号が伸長される部分の解像度がシステム全体
の特性を決めている。別の見方をすると、蜜な部分、即
ち信号が圧縮される部分では必要以上に解像度があるこ
とになる。すなわち、一様な分解能を持つ並列型ＡＤ変
換器では、信号が圧縮される部分で必要以上の分解能に
て変換動作が行われ、したがって電力もその分だけ余分
に消費していた。
【０００４】本発明は、上記課題に鑑みてなされたもの
であり、その目的とするところは、信号が圧縮される部
分の分解能を荒くすることで、省電力化を可能とした並
列型ＡＤ変換器を提供することにある。
であり、その目的とするところは、信号が圧縮される部
分の分解能を荒くすることで、省電力化を可能とした並
列型ＡＤ変換器を提供することにある。
【０００５】
【課題を解決するための手段】本発明による並列型ＡＤ
変換器は、γ補正回路を含む信号処理系において、各々
異なる電圧値の基準電圧を持つ複数のコンパレータから
なるコンパレータ列を有し、アナログ映像信号を各基準
電圧と比較することによってディジタル化する並列型Ａ
Ｄ変換器であって、コンパレータ列においてγ補正回路
で信号が圧縮される側（以下、信号圧縮側と称する）の
コンパレータが伸長される側（以下、信号伸長側）のコ
ンパレータよりも少なく設けられた構成となっている。
変換器は、γ補正回路を含む信号処理系において、各々
異なる電圧値の基準電圧を持つ複数のコンパレータから
なるコンパレータ列を有し、アナログ映像信号を各基準
電圧と比較することによってディジタル化する並列型Ａ
Ｄ変換器であって、コンパレータ列においてγ補正回路
で信号が圧縮される側（以下、信号圧縮側と称する）の
コンパレータが伸長される側（以下、信号伸長側）のコ
ンパレータよりも少なく設けられた構成となっている。
【０００６】上記構成の並列型ＡＤ変換器において、信
号圧縮側のコンパレータの数を信号伸長側のコンパレー
タの数よりも少なくする、換言すれば信号圧縮側のコン
パレータを間引くことで、信号圧縮側の分解能を荒くす
る。システム全体の特性は信号伸長側の分解能で決まる
ことから、信号圧縮側の分解能を荒くしても、システム
全体の特性をほとんど劣化させることはない。そして、
コンパレータを間引いた分だけ回路構成を簡略化できる
とともに、消費電力を低減できる。
号圧縮側のコンパレータの数を信号伸長側のコンパレー
タの数よりも少なくする、換言すれば信号圧縮側のコン
パレータを間引くことで、信号圧縮側の分解能を荒くす
る。システム全体の特性は信号伸長側の分解能で決まる
ことから、信号圧縮側の分解能を荒くしても、システム
全体の特性をほとんど劣化させることはない。そして、
コンパレータを間引いた分だけ回路構成を簡略化できる
とともに、消費電力を低減できる。
【０００７】
【発明の実施の形態】以下、本発明の実施の形態につい
て図面を参照しつつ詳細に説明する。図１は、カラーＴ
Ｖシステムの送像側におけるγ補正回路を含む信号処理
系の構成の一例を示すブロック図である。図１におい
て、撮像デバイスである例えばＣＣＤ型固体撮像素子１
１の撮像出力、即ちアナログ映像信号は、本発明に係る
並列型ＡＤ変換器１２でディジタル化され、γ補正回路
１３でγ補正された後、ＤＳＰ(Digital Signal Proces
sor)回路１４に供給される。
て図面を参照しつつ詳細に説明する。図１は、カラーＴ
Ｖシステムの送像側におけるγ補正回路を含む信号処理
系の構成の一例を示すブロック図である。図１におい
て、撮像デバイスである例えばＣＣＤ型固体撮像素子１
１の撮像出力、即ちアナログ映像信号は、本発明に係る
並列型ＡＤ変換器１２でディジタル化され、γ補正回路
１３でγ補正された後、ＤＳＰ(Digital Signal Proces
sor)回路１４に供給される。
【０００８】並列型ＡＤ変換器１２は、各々異なる電圧
値の複数の基準電圧を有し、アナログ入力電圧をこれら
基準電圧の各々と一括して比較することによってディジ
タル化する構成のものであり、その具体的な回路構成に
ついては後述する。γ補正回路１３では、入力電圧のγ
乗根に比例した出力電圧が得られるようにするためのγ
補正が行われる。このγ補正回路１３の入出力特性を図
２に示す。この入出力特性では、入力信号が０付近にあ
るときは直線に近似している。γ値としては、２．２前
後の値が用いられる。ＤＳＰ回路１４では、変調などの
種々の信号処理が行われる。
値の複数の基準電圧を有し、アナログ入力電圧をこれら
基準電圧の各々と一括して比較することによってディジ
タル化する構成のものであり、その具体的な回路構成に
ついては後述する。γ補正回路１３では、入力電圧のγ
乗根に比例した出力電圧が得られるようにするためのγ
補正が行われる。このγ補正回路１３の入出力特性を図
２に示す。この入出力特性では、入力信号が０付近にあ
るときは直線に近似している。γ値としては、２．２前
後の値が用いられる。ＤＳＰ回路１４では、変調などの
種々の信号処理が行われる。
【０００９】ここで、並列型ＡＤ変換器の基本的な回路
構成について考える。図３は、例えば４ビットの並列型
ＡＤ変換器の一例の回路図である。図３において、互い
に縦続接続された１６個の抵抗Ｒ１〜Ｒ１６によって基
準電圧発生回路２１が構成されている。最下位の抵抗Ｒ
１の開放端にはボトム側の基準電圧ＶｒｅｆB が印加さ
れ、最上位の抵抗Ｒ１６の開放端にはトップ側の基準電
圧ＶｒｅｆT が印加されている。
構成について考える。図３は、例えば４ビットの並列型
ＡＤ変換器の一例の回路図である。図３において、互い
に縦続接続された１６個の抵抗Ｒ１〜Ｒ１６によって基
準電圧発生回路２１が構成されている。最下位の抵抗Ｒ
１の開放端にはボトム側の基準電圧ＶｒｅｆB が印加さ
れ、最上位の抵抗Ｒ１６の開放端にはトップ側の基準電
圧ＶｒｅｆT が印加されている。
【００１０】この基準電圧発生回路２１において、抵抗
Ｒ１〜Ｒ１６の各抵抗値は、拡散抵抗やポリシリコン抵
抗などにより、可能な限り同一の抵抗値になるように作
成される。これにより、抵抗Ｒ１〜Ｒ１６の各接続点に
は、等間隔な基準電圧が得られることになる。これらの
各基準電圧は、比較回路２２の１５個のコンパレータＣ
１〜Ｃ１５の各反転（−）入力端に比較基準電圧として
印加されている。１５個のコンパレータＣ１〜Ｃ１５
は、各非反転（＋）入力端に印加されるアナログ入力電
圧Ｖｉｎを各比較基準電圧と一括して比較する。
Ｒ１〜Ｒ１６の各抵抗値は、拡散抵抗やポリシリコン抵
抗などにより、可能な限り同一の抵抗値になるように作
成される。これにより、抵抗Ｒ１〜Ｒ１６の各接続点に
は、等間隔な基準電圧が得られることになる。これらの
各基準電圧は、比較回路２２の１５個のコンパレータＣ
１〜Ｃ１５の各反転（−）入力端に比較基準電圧として
印加されている。１５個のコンパレータＣ１〜Ｃ１５
は、各非反転（＋）入力端に印加されるアナログ入力電
圧Ｖｉｎを各比較基準電圧と一括して比較する。
【００１１】この比較回路２２において、１５個のコン
パレータＣ１〜Ｃ１５がアナログ入力電圧Ｖｉｎと各比
較基準電圧とを比較することで、あるコンパレータより
も上位側のコンパレータの比較出力は全て論理“０”、
下位側のコンパレータは全て論理“１”という状態とな
る。コンパレータＣ１〜Ｃ１５の各比較出力は論理回路
２３に供給される。この論理回路２３は、隣り合う２つ
の比較出力を２入力とし、下位側の比較出力が論理
“１”でかつ上位側の比較出力が論理“０”のときに論
理“１”の出力を発生する１４個のゲートＡ１〜Ａ１４
と、最上位の比較出力のみを２入力とするゲート１５と
から構成されている。
パレータＣ１〜Ｃ１５がアナログ入力電圧Ｖｉｎと各比
較基準電圧とを比較することで、あるコンパレータより
も上位側のコンパレータの比較出力は全て論理“０”、
下位側のコンパレータは全て論理“１”という状態とな
る。コンパレータＣ１〜Ｃ１５の各比較出力は論理回路
２３に供給される。この論理回路２３は、隣り合う２つ
の比較出力を２入力とし、下位側の比較出力が論理
“１”でかつ上位側の比較出力が論理“０”のときに論
理“１”の出力を発生する１４個のゲートＡ１〜Ａ１４
と、最上位の比較出力のみを２入力とするゲート１５と
から構成されている。
【００１２】論理回路２３の各論理出力はエンコーダ２
４に供給される。このエンコーダ２４は、論理回路２３
からの論理“１”の出力をコード化し、４ビットのディ
ジタル信号Ｄ０〜Ｄ３として出力する。このように、並
列型ＡＤ変換器において、互いに縦続接続された抵抗Ｒ
１〜Ｒ１６の各抵抗値を同一に設定したことで、一様な
直線の変換特性を得ることができる。
４に供給される。このエンコーダ２４は、論理回路２３
からの論理“１”の出力をコード化し、４ビットのディ
ジタル信号Ｄ０〜Ｄ３として出力する。このように、並
列型ＡＤ変換器において、互いに縦続接続された抵抗Ｒ
１〜Ｒ１６の各抵抗値を同一に設定したことで、一様な
直線の変換特性を得ることができる。
【００１３】しかしながら、上述した基本的な回路構成
の並列型ＡＤ変換器では、一様な分解能を持つことか
ら、後段のγ補正回路１３で信号が圧縮される部分にお
いて必要以上の分解能にて変換動作が行われることにな
る。そこで、本発明では、並列型ＡＤ変換器において、
後段のγ補正回路１３で信号が圧縮される側のコンパレ
ータの数を信号が伸長される側のコンパレータの数より
も少なくする、即ち信号圧縮側のコンパレータを間引く
ようにしている。具体的には、図２に示すγ補正回路１
３の入出力特性の対応から、信号レベルの大なる方（明
るい方）で入力の傾きに応じてコンパレータを間引くよ
うにすれば良い。
の並列型ＡＤ変換器では、一様な分解能を持つことか
ら、後段のγ補正回路１３で信号が圧縮される部分にお
いて必要以上の分解能にて変換動作が行われることにな
る。そこで、本発明では、並列型ＡＤ変換器において、
後段のγ補正回路１３で信号が圧縮される側のコンパレ
ータの数を信号が伸長される側のコンパレータの数より
も少なくする、即ち信号圧縮側のコンパレータを間引く
ようにしている。具体的には、図２に示すγ補正回路１
３の入出力特性の対応から、信号レベルの大なる方（明
るい方）で入力の傾きに応じてコンパレータを間引くよ
うにすれば良い。
【００１４】図４は、例えば４ビットの並列型ＡＤ変換
器に適用された本発明の一実施形態を示す回路図であ
り、図中、図３と同等部分には同一符号を付して示して
ある。本実施形態では、一例として、信号レベルの大な
る方（明るい方）でコンパレータを１つおきに間引くよ
うにしている。図３と対比して見ると、比較回路（コン
パレータ列）２２において例えばコンパレータＣ１０，
Ｃ１２，Ｃ１４が削除され、これに伴って論理回路２３
のゲートＡ１０，Ａ１２，Ａ１４も削除されている。な
お、この回路構成は、本発明の概念を説明するためのも
のに過ぎず、これに限定されるものではない。
器に適用された本発明の一実施形態を示す回路図であ
り、図中、図３と同等部分には同一符号を付して示して
ある。本実施形態では、一例として、信号レベルの大な
る方（明るい方）でコンパレータを１つおきに間引くよ
うにしている。図３と対比して見ると、比較回路（コン
パレータ列）２２において例えばコンパレータＣ１０，
Ｃ１２，Ｃ１４が削除され、これに伴って論理回路２３
のゲートＡ１０，Ａ１２，Ａ１４も削除されている。な
お、この回路構成は、本発明の概念を説明するためのも
のに過ぎず、これに限定されるものではない。
【００１５】このように、並列型ＡＤ変換器において、
信号圧縮側のコンパレータを入力の傾きに応じて間引く
ことにより、微分非直線性（ＤＮＬ）は入力レベルで異
なるものの、出力コードの１ＬＳＢの大きさは一定であ
る。逆に言うと、積分直線性がある。コンパレータを間
引く量は、単純ルールとしては、入力Ｖが０付近のとき
のγ特性の直線近似部の傾きをｋとするとき、コンパレ
ータの数が、
信号圧縮側のコンパレータを入力の傾きに応じて間引く
ことにより、微分非直線性（ＤＮＬ）は入力レベルで異
なるものの、出力コードの１ＬＳＢの大きさは一定であ
る。逆に言うと、積分直線性がある。コンパレータを間
引く量は、単純ルールとしては、入力Ｖが０付近のとき
のγ特性の直線近似部の傾きをｋとするとき、コンパレ
ータの数が、
【数１】 になるようにする。
【００１６】ここで、入力Ｖは０から１の範囲に正規化
されていると考える。例えば、Ｖ＝０．５でγ＝２．
２，ｋ＝４とすると、
されていると考える。例えば、Ｖ＝０．５でγ＝２．
２，ｋ＝４とすると、
【数２】 から、およそ１／６にコンパレータを省略できることが
わかる。実際には、削除効果や実装上の都合から性能上
の低下量等を考慮して省略するコンパレータを決める。
図５に、例えば８ビットの並列型ＡＤ変換器の場合の削
除例を示す。図５において、（ ）が削除するコンパレ
ータを示している。２つ飛び、もしくは４つ飛びにコン
パレータを間引くことにより、エンコーダの下位ビット
を省略できることになる。
わかる。実際には、削除効果や実装上の都合から性能上
の低下量等を考慮して省略するコンパレータを決める。
図５に、例えば８ビットの並列型ＡＤ変換器の場合の削
除例を示す。図５において、（ ）が削除するコンパレ
ータを示している。２つ飛び、もしくは４つ飛びにコン
パレータを間引くことにより、エンコーダの下位ビット
を省略できることになる。
【００１７】上述したように、並列型ＡＤ変換器におい
て、信号圧縮側のコンパレータを間引いて信号圧縮側の
分解能を荒くしたことにより、システム全体の特性は信
号伸長側の分解能で決まることから、システム全体の特
性をほとんど劣化させることはなく、コンパレータを間
引いた分だけ比較回路およびエンコーダの回路構成を簡
略化でき、しかもこれに伴って無駄な回路動作がなくな
るため消費電力を低減できる。図６に、例えば５ビット
の並列型ＡＤ変換器の入出力特性を示す。
て、信号圧縮側のコンパレータを間引いて信号圧縮側の
分解能を荒くしたことにより、システム全体の特性は信
号伸長側の分解能で決まることから、システム全体の特
性をほとんど劣化させることはなく、コンパレータを間
引いた分だけ比較回路およびエンコーダの回路構成を簡
略化でき、しかもこれに伴って無駄な回路動作がなくな
るため消費電力を低減できる。図６に、例えば５ビット
の並列型ＡＤ変換器の入出力特性を示す。
【００１８】図７に、例えば１０ビットの並列型ＡＤ変
換器に本発明を適用した場合の性能例を示す特性図であ
る。図７において、横軸は入力レベルであり、縦軸は逆
γ後に１０ビット変換したと仮定した場合を単位とした
各ステップの大きさである。また、実線が本発明に係る
ＡＤ変換器の特性を、破線が従来のＡＤ変換器の特性を
示している。この例では、並列型ＡＤ変換器の間引き
は、Ｖ＞０．７５で１／４、０．５＜Ｖ＜０．７５で１
／２である。また、γ＝２．２である。図６から明らか
なように、微分非直線性（ＤＮＬ）の最大値を変えない
ことが分かる。
換器に本発明を適用した場合の性能例を示す特性図であ
る。図７において、横軸は入力レベルであり、縦軸は逆
γ後に１０ビット変換したと仮定した場合を単位とした
各ステップの大きさである。また、実線が本発明に係る
ＡＤ変換器の特性を、破線が従来のＡＤ変換器の特性を
示している。この例では、並列型ＡＤ変換器の間引き
は、Ｖ＞０．７５で１／４、０．５＜Ｖ＜０．７５で１
／２である。また、γ＝２．２である。図６から明らか
なように、微分非直線性（ＤＮＬ）の最大値を変えない
ことが分かる。
【００１９】また、入力にフルスケールの正弦波を与え
たときのＳＩＮＡＤ(Signal to Noise and Distortion
Ratio)は、数値計算によれば、理想的な１０ビットＡＤ
変換器で５３．８ｄＢのものが、本発明のようにコンパ
レータを間引いた場合５３．４ｄＢと、わずか０．５ｄ
Ｂ未満で済むことになる。正確な値は、γ補正のやり方
で若干異なる。他方、間引きによる効果は、コンパレー
タ数で、
たときのＳＩＮＡＤ(Signal to Noise and Distortion
Ratio)は、数値計算によれば、理想的な１０ビットＡＤ
変換器で５３．８ｄＢのものが、本発明のようにコンパ
レータを間引いた場合５３．４ｄＢと、わずか０．５ｄ
Ｂ未満で済むことになる。正確な値は、γ補正のやり方
で若干異なる。他方、間引きによる効果は、コンパレー
タ数で、
【数３】（３／４＋１／２）＊（１／４）＝５／１６ で、およそ３１％削減できる。また、これに伴い、ＡＤ
変換器全体では、消費電力を２割程度低減できる。
変換器全体では、消費電力を２割程度低減できる。
【００２０】
【発明の効果】以上説明したように、本発明によれば、
並列型ＡＤ変換器において、信号圧縮側のコンパレータ
数を信号伸長側のコンパレータ数よりも少なくして信号
圧縮側の分解能を荒くするようにしたので、システム全
体の特性をほとんど劣化させることなく、コンパレータ
を間引いた分だけ回路構成の簡略化および省電力化が図
れることになる。
並列型ＡＤ変換器において、信号圧縮側のコンパレータ
数を信号伸長側のコンパレータ数よりも少なくして信号
圧縮側の分解能を荒くするようにしたので、システム全
体の特性をほとんど劣化させることなく、コンパレータ
を間引いた分だけ回路構成の簡略化および省電力化が図
れることになる。
【図１】カラーＴＶシステムの送像側におけるγ補正回
路を含む信号処理系の構成の一例を示すブロック図であ
る。
路を含む信号処理系の構成の一例を示すブロック図であ
る。
【図２】γ補正回路の入出力特性図である。
【図３】並列型ＡＤ変換器の基本的な構成を示す回路図
である。
である。
【図４】本発明による並列型ＡＤ変換器の一実施形態を
示す回路図である。
示す回路図である。
【図５】８ビット並列型ＡＤ変換器の間引き例を示す図
である。
である。
【図６】５ビット並列型ＡＤ変換器の入出力特性図であ
る。
る。
【図７】γ後の量子化ステップを示す特性図である。
１１ ＣＣＤ型固体撮像素子 １２ 並列型ＡＤ
変換器 １３ γ補正回路 ２１ 基準電圧発
生回路 ２２ 比較回路 ２３ 論理回路 ２４ エンコーダ
変換器 １３ γ補正回路 ２１ 基準電圧発
生回路 ２２ 比較回路 ２３ 論理回路 ２４ エンコーダ
Claims (1)
- 【請求項１】 γ補正回路を含む信号処理系において、
各々異なる電圧値の基準電圧を持つ複数のコンパレータ
からなるコンパレータ列を有し、アナログ映像信号を各
基準電圧と比較することによってディジタル化する並列
型ＡＤ変換器であって、 前記コンパレータ列において前記γ補正回路で信号が圧
縮される側のコンパレータが伸長される側のコンパレー
タよりも少なく設けられていることを特徴とする並列型
ＡＤ変換器。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP24417295A JPH0993130A (ja) | 1995-09-22 | 1995-09-22 | 並列型ａｄ変換器 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP24417295A JPH0993130A (ja) | 1995-09-22 | 1995-09-22 | 並列型ａｄ変換器 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH0993130A true JPH0993130A (ja) | 1997-04-04 |
Family
ID=17114846
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP24417295A Pending JPH0993130A (ja) | 1995-09-22 | 1995-09-22 | 並列型ａｄ変換器 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH0993130A (ja) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR20020065063A (ko) * | 2001-02-05 | 2002-08-13 | 엘지이노텍 주식회사 | 다중 채널 데이터 프로세싱을 위한 인터페이스 장치 |
| US6798370B1 (en) * | 2001-09-20 | 2004-09-28 | Matsushita Electric Industrial Co., Ltd. | Parallel A/D converter |
-
1995
- 1995-09-22 JP JP24417295A patent/JPH0993130A/ja active Pending
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR20020065063A (ko) * | 2001-02-05 | 2002-08-13 | 엘지이노텍 주식회사 | 다중 채널 데이터 프로세싱을 위한 인터페이스 장치 |
| US6798370B1 (en) * | 2001-09-20 | 2004-09-28 | Matsushita Electric Industrial Co., Ltd. | Parallel A/D converter |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| US9450596B2 (en) | Ramp and successive approximation register analog to digital conversion methods, systems and apparatus | |
| US7671777B2 (en) | AD converter | |
| US9077358B2 (en) | Successive approximation AD converter and noise generator | |
| US6084539A (en) | Digital to analog converter | |
| US10079989B2 (en) | Image capturing device | |
| JPS61120530A (ja) | アナログ・デジタル変換器 | |
| JP2010074331A (ja) | 固体撮像装置 | |
| JPH0993130A (ja) | 並列型ａｄ変換器 | |
| JP3893474B2 (ja) | 画像データ形成方法および画像データ記録装置 | |
| US7116360B2 (en) | Image signal processing circuit and semiconductor device | |
| US20080246642A1 (en) | Digital-to-analog signal converter, and digital-to-analog signal converting method | |
| JP2671351B2 (ja) | 撮像信号処理回路 | |
| JPH10108041A (ja) | 非線形処理回路 | |
| KR19990036595A (ko) | 선형성을 향상시키기 위한 멀티플라잉 디지털-아날로그 변환기 | |
| JP4014825B2 (ja) | 信号直流電圧安定化回路 | |
| KR100384872B1 (ko) | 씨모스 이미지 센서에서의 아날로그 감마 보정을 위한감마 보정 회로 | |
| JPS62123831A (ja) | Ａ−ｄ変換器 | |
| JPH11346153A (ja) | 非線形処理回路 | |
| Opris et al. | A fast analog front-end processor for digital imaging systems | |
| JPH066227A (ja) | アナログ−デジタルコンバータ | |
| JP2004048327A (ja) | Ａ／ｄ変換器 | |
| JPH07121109B2 (ja) | 画像信号量子化装置 | |
| JPH09219643A (ja) | Ａ／ｄコンバータ | |
| JP3112349B2 (ja) | アナログ−デジタルコンバータ | |
| JPH05176221A (ja) | ガンマ補正回路 |