KR20020065063A

KR20020065063A - 다중 채널 데이터 프로세싱을 위한 인터페이스 장치

Info

Publication number: KR20020065063A
Application number: KR1020010005408A
Authority: KR
Inventors: 정영삼
Original assignee: 엘지이노텍 주식회사
Priority date: 2001-02-05
Filing date: 2001-02-05
Publication date: 2002-08-13

Abstract

본 발명은 다중 채널의 아날로그 신호를 디지털 신호로 변환하여 처리하는 분야에서 디지털 신호 처리기(DSP)와 아날로그 디지털 변환기(ADC)의 인터페이스 회로에 관한 것이다.

본 발명에 따른 데이터 컨버터는 메인 클럭(MAIN_CLK)과 스타트 신호(START), 회신 클럭(CLK_BACK) 및 ADC 알림 신호(ADC_FSO)를 입력으로 하여 ADC 클럭(ADC_CLKIN)과 ADC 동기신호(ADC_FSI) 및 인터럽트 신호(IIOF_)를 생성하고 데이터 래치 인에이블 제어를 수행하기 위한 타이밍 발생기(7)와, 상기 래치 인에이블 제어에 따라 상기 아날로그 디지털 변환기의 디지털 직렬 데이터(SDO0∼SDO9)를 래치하고, 상기 디지털 신호 처리기로부터 디코더를 거쳐서 입력되는 출력 인에이블 신호(OEN0∼OEN9)에 따라 상기 래치된 직렬 데이터(SDO0∼SDO9)를 병렬 데이터(D0∼D15)로 변환하여 출력하기 위한 직렬/병렬 데이터 변환기(8)와, 상기 출력 인에이블 신호를 디코딩하여 테스트 신호(/OE_TEST)를 생성하기 위한 AND 게이트 회로(9,10)를 포함하여 이루어진다.

Description

다중 채널 데이터 프로세싱을 위한 인터페이스 장치{INTERFACE CIRCUIT FOR MULTI CHANNEL DATA PROCESSING}

본 발명은 다중 채널 데이터 프로세싱을 위한 인터페이스 장치에 관한 것으로서 특히, 다중 채널의 아날로그 신호를 디지털 신호로 변환하여 처리하는 분야에서 디지털 신호 처리기(DSP)와 아날로그 디지털 변환기(ADC)의 인터페이스 회로에 관한 것이다.

더욱 상세하게는 본 발명은 37채널의 ADC 데이터를 병렬 데이터로 변환하여DSP가 주어진 시간 안에서 고속으로 37채널의 ADC 데이터를 읽어들일 수 있도록 한 다중 채널 데이터 프로세싱을 위한 인터페이스 장치에 관한 것이다.

전자,전기,통신 장비에서 다중 채널의 데이터를 수집하여 실시간으로 처리하기 위하여 DSP를 응용하고 있다. DSP은 디지털 데이터를 수집,가공,분석하여 소망하는 정보로 처리하거나 수집된 정보를 분석한 결과에 따라 소망하는 제어를 수행하는 응용에 널리 적용되고 있는데, DSP에 수집된 데이터를 공급할 때 통상 아날로그 디지털 변환기를 사용하고 있다. 수집되는 정보의 양이 다양하고 방대한 것에 대응하기 위해서는 다중 채널 기법을 사용해서 수십 채널 이상의 ADC 데이터를 DSP에 공급하고, DSP에서는 이 데이터들을 적절한 타이밍에서 읽어들여 처리하게 된다.

그런데, 다중 채널의 데이터를 DSP가 읽어들여서 처리하는 속도와 성능은 주어진 시간 안에 얼마나 효율적으로 데이터를 읽어들일 수 있는가에 의존적이며, 실시간 처리를 가능하게 하는지의 여부 또한 데이터의 인터페이스에 달려 있다.

그러므로 다중 채널의 ADC 데이터를 DSP가 주어진 시간 안에 효율적으로 읽어갈 수 있도록 해주기 위한 고속 실시간의 인터페이스 수단이 요구된다.

본 발명은 다중 채널의 ADC 데이터를 고속으로 DSP가 읽어갈 수 있도록 하기 위한 인터페이스 장치를 제안한다.

특히 본 발명은 37채널의 ADC 직렬 데이터를 병렬 데이터로 변환하여 다중 채널의 병렬 데이터로 DSP가 수집 데이터를 주어진 시간 안에 고속으로 읽어갈 수있도록 해주는 다중 채널 데이터 프로세싱을 위한 인터페이스 장치를 제안한다.

또한 본 발명은 다중 채널의 아날로그 신호를 디지털 신호로 변환하여 디지털 신호처리를 수행하도록 할 때, 다중 채널의 ADC 직렬 데이터를 병렬 데이터로 변환하여 DSP가 읽어갈 수 있도록 함으로써 데이터 패턴 간의 간섭 현상을 줄이고 DSP의 프로세싱 신뢰도를 향상시킬 수 있도록 하며, DSP를 응용한 데이터 프로세싱 장치에서 데이터 처리(수집) 시간을 절약하고 고속 실시간 처리를 가능하게 하는 다중 채널 데이터 프로세싱을 위한 인터페이스 장치를 제안한다.

도1은 본 발명의 인터페이스 장치를 포함하는 다중 채널 데이터 프로세싱 회로의 블럭도

도2는 본 발명의 다중 채널 데이터 프로세싱을 위한 인터페이스 장치의 구성을 나타낸 블럭도

도3은 본 발명에서 타이밍 발생부의 구성을 나타낸 블럭도

도4는 본 발명에서 초기 DSP 및 데이터 컨버터의 자체 테스트 타이밍도

도5는 본 발명에서 직렬/병렬 변환 동작을 설명하기 위한 타이밍도

본 발명의 다중 채널 데이터 프로세싱을 위한 인터페이스 장치를 포함하는 데이터 프로세싱 회로의 응용 예를 도1에 나타내었다.

도1에서는 37채널의 ADC 직렬 데이터를 병렬 데이터로 변환하여 DSP에 공급하기 위한 데이터 컨버터와 ADC 및 DSP를 보여준다.

도1을 참조하면 본 발명의 다중 채널 데이터 프로세싱을 위한 인터페이스 장치는, 37채널의 아날로그 입력신호를 디지털 신호로 변환하는 아날로그 디지털 변환부(1)와, 상기 아날로그 디지털 변환부(1)에 의해서 변환된 37채널의 디지털 직렬 데이터를 병렬 데이터로 변환하여 출력해주는 데이터 컨버터부(2)와, 상기 데이터 컨버터부(2)에 클럭을 공급하기 위한 클럭 발생부(3)와, 상기 데이터 컨버터부(2)로부터 제공되는 디지털 병렬 데이터를 처리하기 위한 디지털 신호 처리기(4)와, 상기 데이터 컨버터부(2)에서 디지털 신호 처리기(4)에 인터럽트를 걸기 위한 신호를 게이팅하여 디지털 신호 처리기(4)에 인가하는 ADN게이트부(5)와,상기 디지털 신호 처리기(4)에서 출력되는 제어신호를 디코딩하여 상기 데이터 컨버터부(2)를 제어하기 위한 디코더(6)를 포함하여 이루어진다.

아날로그 디지털 변환부(1)는 입력 37채널의 아날로그 신호를 디지털 신호로 변환하여 37채널의 디지털 직렬 데이터 SDO[0∼36] 를 출력한다. 데이터 컨버터부(2)는 입력된 37채널의 디지털 직렬 데이터를 16비트의 병렬 데이터 D[0∼15]로 변환하여 디지털 신호 처리기(4)에 공급한다.

즉, 데이터 컨버터부(2)에서는 아날로그 디지털 변환부(1)에 ADC 동기신호 ADC_FSI를 제공하여 37채널의 아날로그 디지털 변환 동작 시점을 동기시키고, ADC 클럭신호 ADC_CLKIN를 공급하여 아날로그 디지털 변환이 이루어질 수 있도록 한다.

그리고, 아날로그 디지털 변환부(1)에서는 37채널의 변환된 디지털 직렬 데이터의 출력을 알리는 신호 ADC_FSO를 데이터 컨버터부(2)에 공급해 주고 회신 클럭 CLK_BACK을 공급해 주며, 변환된 37채널의 디지털 직렬 데이터 SDO[0∼36]를 데이터 컨버터부(2)에 공급해 주게 된다.

이 때 데이터 컨버터부(2)는 클럭 발생부(3)에서 생성되어 공급되는 메인 클럭(MAIN_CLK)을 입력받아 내부의 타이밍 발생기를 이용해서 데이터 변환 및 출력 타이밍이 적절하게 제어되고, 변환된 데이터에 대해서는 인터럽트 신호(IIOF0∼3)를 출력해서 앤드 게이트부(5)를 통해 디지털 신호 처리기(4)에 인터럽트를 걸어서 디지털 신호 처리기(4)가 해당 데이터를 읽어갈 수 있도록 한다.

그리고, 디지털 신호 처리기(4)는 스트로브 신호(#STRB) 및 데이터 컨버팅 선택과 제어를 위한 어드레스 신호(ADD[0∼5])를 출력하여 디코더(6)에서 디코딩된출력 인에이블 신호(OEN[0∼36])로 데이터 컨버터부(2)의 데이터 출력 D[0∼15]을 제어한다.

도1의 본 발명 실시예에서는 37채널의 ADC[0∼36] 데이터 처리를 하며, 데이터 컨버터부(2)는 상기 37채널의 ADC 데이터를 각각 10개 채널씩 컨버팅하기 위하여 4개의 데이터 컨버터(DATA CONVERTER[0∼3])를 사용하고 있다.

도2에 10개 채널에 대한 데이터 컨버터의 내부 구성을 나타내었다. 도2에 도시한 바와같이 본 발명에 따른 데이터 컨버터는 메인 클럭(MAIN_CLK)과 스타트 신호(START), 회신 클럭(CLK_BACK) 및 ADC 알림 신호(ADC_FSO)를 입력으로 하여 ADC 클럭(ADC_CLKIN)과 ADC 동기신호(ADC_FSI) 및 인터럽트 신호(IIOF_)를 생성하고 데이터 래치 인에이블 제어를 수행하기 위한 타이밍 발생기(7)와, 상기 래치 인에이블 제어에 따라 상기 아날로그 디지털 변환기의 디지털 직렬 데이터(SDO0∼SDO9)를 래치하고, 상기 디지털 신호 처리기로부터 디코더를 거쳐서 입력되는 출력 인에이블 신호(OEN0∼OEN9)에 따라 상기 래치된 직렬 데이터(SDO0∼SDO9)를 병렬 데이터(D0∼D15)로 변환하여 출력하기 위한 직렬/병렬 데이터 변환기(8)와, 상기 출력 인에이블 신호를 디코딩하여 테스트 신호(/OE_TEST)를 생성하기 위한 AND 게이트 회로(9,10)를 포함하여 이루어진다.

도2에서, 타이밍 발생기(7)는 메인 클럭(MAIN_CLK), 스타트 신호(START), 회신 클럭(CLK_BACK), ADC 직렬 데이터 출력 알림신호(ADC_FSO)를 입력받아 내부의 타이밍 발생 로직에 의해 ADC 클럭신호(ADC_CLKIN)와 ADC 동기신호(ADC_FSI), 그리고 인터럽트 신호(IIOF_)를 생성하여 출력한다.

ADC 클럭신호(ADC_CLKIN)는 아날로그 디지털 변환부(1)에 제공되며, 인터럽트 신호(IIOF_)는 AND게이트부(5)에서 게이팅되어 디지털 신호 처리기(4)로 공급되고, ADC 동기신호(ADC_FSI)는 아날로그 디지털 변환부(1)에 공급되어 아날로그 디지털 변환 동작 시점을 동기시켜 준다.

한편, 타이밍 발생기(7)는 상기 입력신호를 이용해서 직렬/병렬 데이터 변환기(8)의 래치 인에이블 신호(LATCHEN)를 버퍼(7a)를 통해 직렬/병렬 데이터 변환기(8)에 공급한다.

직렬/병렬 데이터 변환기(8)는 D플립플롭(래치)으로 이루어 지는 쉬프트 레지스터 회로로 구성되는데, 상기 래치 인에이블 신호(LATCHEN)에 따라 상기 아날로그 디지털 변환기(1)로부터의 디지털 직렬 데이터(SDO0∼SDO9)를 래치하고, 출력 인에이블 신호(OEN0∼OEN9)에 따라 상기 래치된 데이터를 16비트의 병렬 데이터(D0∼D15)로 변환하여 출력한다. 이 병렬 데이터는 디지털 신호 처리기(4)에 공급된다.

한편, 상기 출력 인에이블 신호(OEN0∼OEN9)는 AND 게이트 회로(9,10)에서 논리곱으로 조합되어 테스트 신호(/OE_TEST)를 생성하여 출력한다.

도3은 본 발명에서 타이밍 발생기(7)의 내부 구성을 나타낸 실시예 회로이다. 도3에 의하는 바와같이 본 발명의 타이밍 발생기(7)는 상기 클럭 발생부(3)로부터의 메인 클럭(MAIN_CLK)을 4분주하여 ADC 클럭(ADC_CLKIN)으로 변환하는 분주기(11)와, 상기 스타트 신호(START)를 상기 회신 클럭(CLK_BACK) 타이밍에 맞춰 래치하기 D플립플롭(12,13) 및, 상기 래치된 신호 출력을 논리 조합하여동기신호(ADC_FSI)를 생성하기 위한 인버터(14) 및 AND게이트(15)와, 상기 래치된 스타트 신호를 회신 클럭(CLK_BACK)의 타이밍에 맞춰 데이터 변환 제어신호(SCO_)를 출력하는 D플립플롭(16) 및 NAND게이트(17)와, 상기 스타트 신호(START)와 ADC 직렬 데이터 출력 알림신호(ADC_FSO)를 논리 조합하여 래치 인에이블 신호(LATCH_EN)를 출력하는 NAND게이트(18)와, 상기 스타트 신호(START)와 회신 클럭(CLK_BACK) 및 래치 인에이블 신호(LATCH_EN)를 이용해서 인터럽트 신호(IIOF_)를 생성하기 위한 인버터(19) 및 래치(20)를 포함하여 이루어진다.

상기 분주기(11)는 메인 클럭(MAIN_CLK)을 4분주하여 ADC 클럭신호(ADC_CLKIN)를 생성하고, 이 ADC 클럭신호(ADC_CLKIN)는 아날로그 디지털 변환부(1)에 공급된다.

D플립플롭(12)은 회신 클럭(CLK_BACK)을 클럭으로 해서 상기 스트타 신호(START)를 래치하고, D플립플롭(12)에 래치된 신호는 ADN게이트(15)의 일단에 입력되는 것과 함게, 후단의 D플립플롭(13)에 입력되어 래치된다. D플립플롭(13)은 상기 전단의 D플립플롭(12)의 출력을 회신 클럭(CLK_BACK)에 따라 래치하여 출력하고, D플립플롭(13)에서 출력된 신호는 인버터(14)를 통해서 AND게이트(15)의 타단에 입력되어 AND게이트(15)에서 ADC 동기신호(ADC_FSI)를 생성하게 되고, 이 ADC 동기신호(ADC_FSI)는 아날로그 디지털 변환부에 인가된다.

그리고, D플립플롭(16)은 상기 D플립플롭(13)의 출력을 회신 클럭(CLK_BACK)에 따라 래치하여 출력하고, NAND게이트(17)는 상기 D플립플롭(13,16)의 출력과 상기 회신 클럭(CLK_BACK)을 논리 조합하여 데이터 변환 제어신호(SCO_)를 출력하고,이 신호는 도2에서 직렬/병렬 데이터 변환기(8)에 공급된다.

한편, NAND게이트(18)는 스타트 신호(START)와 ADC 직렬 데이터 출력 알림신호(ADC_FSO)를 논리조합하여 래치 인에이블신호(LATCH_EN)를 출력하고, 이 래치 인에이블 신호는 도2에서 직렬/병렬 데이터 변환기(8)에 공급된다.

인버터(19)는 회신 클럭(CLK_BACK)을 반전시켜 래치(20)의 클럭으로 공급하고, 래치(20)는 NAND 게이트(18)의 출력(래치 인에이블 신호)을 데이터로 하고 상기 스타트 신호(START)를 프리셋 신호로 하여 인터럽트 신호(IIOF_)를 출력하게 된다. 이 인터럽트 신호는 도1에서 AND게이트부(5)에서 논리 조합되어 디지털 신호 처리기(4)에 인터럽트를 걸어주게 된다.

도4는 본 발명의 다중 채널 데이터 프로세싱을 위한 인터페이스 장치에서 초기 디지털 신호 처리기와 데이터 컨버터의 자체 테스트 타이밍을 나타낸 도면으로서, 디지털 신호 처리기 제어신호인 스타트 신호(START_Low)(①)에 따라 데이터 컨버터부(2) 내부의 병렬 데이터 래치(직렬/병렬 데이터 변환기)에 프리 세팅된 각각의 다른 값을 읽어서 소자간의 연결 이상 여부를 점검할 수 있도록 한 것을 보여주고 있다.

도5는 본 발명의 다중 채널 데이터 프로세싱을 위한 인터페이스 장치에서 직렬/병렬 데이터 변환을 설명하기 위한 타이밍도이다.

디지털 신호 처리기 제어신호(START_High)에 따라 37채널의 아날로그 디지털 변환 동작 시점을 동기시키기 위한 신호(ADC_FSI_High)가 발생된다(①). 이 동기신호가 아날로그 디지털 변환부(1)의 아날로그 디지털 변환기들에 인가되면 ADC 직렬데이터 출력을 알리기 위한 신호(ADC_FSO_High)가 발생되고(②), 이 신호가 데이터 컨버터부(2)에 인가된다.

상기 ADC_FSO_High신호에 따라 최신 변환된 병렬 데이터를 출력단 래치에 일시 저장하기 위한 데이터 래치신호(DATA_LATCH_Low)가 발생되며(③), 이에 따라 데이터 변환용 클럭신호가 데이터 변환기에 인가되면서 데이터 변환이 시작된다(④).

그리고, ADC_FSO_High를 쉬프트시켜서 디지털 신호 처리기(4)에 인터럽트를 인가하기 위한 신호(IIOF_)가 발생하고(⑤), 이 신호는 디지털 신호 처리기 내부 CPU 인터럽트 처리 시간을 이용하기 위해서 데이터 최신화를 위한 데이터 래치신호(DATA_LATCH_Low) 보다 먼저 발생한다.

이어서, 한 프레임의 데이터 변환이 종료되면 데이터 변환의 종료와 동시에 새로운 프레임의 데이터 출력의 시작을 알리는 신호(ADC_FSO_Hugh)가 출력되고(⑥), 이 신호가 발생되면 바로 전 프레임의 직렬/병렬 변환된 데이터가 출력단 데이터 래치에 입력된다. 그러면 인터럽트 신호(IIOF_Low)에 따라 디지털 신호 처리기(4)가 상기 변환된 데이터를 데이터 컨버터부 출력단 래치에서 읽어간다(⑦).

위와같은 동작이 반복되어 37채널의 데이터에 변환이 이루어지고, 또 그 변환된 데이터를 디지털 신호 처리기(4)에서 읽어가게 되는 것이다.

데이터 변환의 종료시에는 디지털 신호 처리기(4)의 제어신호(START_Low)(ⓔ)에 따라 데이터 컨버터부(2) 내부의 데이터 변환용 클럭 발생이 종료되고 모든 기능이 종료되어 초기화된다.

상기한 본 발명의 다중 채널 데이터 프로세싱을 위한 인터페이스 장치는 EPLD 뿐만 아니라 PLD를 이용해서 구현될 수 있으며, 직렬 데이터를 병렬 데이터로 변한시키기 위한 쉬프트 레지스터는 74계열의 커스텀IC 심볼을 이용해서 구성할 수도 있다.

본 발명은 다중 채널의 아날로그 신호를 디지털 신호로 변환하여 디지털 신호처리를 할 때 16비트의 병렬 데이터 대신 직렬 데이터로 대체함을써, 데이터 패턴간의 간섭현상을 줄이고 이에 따른 동작 신뢰도 향상을 기할 수 있다.

또한, 다중 채널을 실시간 처리하는 경우 데이터 처리(수집) 시간을 절약할 수 있고, 이에 따른 실시간 고속 데이터 처리를 가능하게 한다.

Claims

다중 채널의 아날로그 입력신호를 디지털 신호로 변환하는 아날로그 디지털 변환수단과, 상기 아날로그 디지털 변환수단에 의해서 변환된 다중채널의 디지털 직렬 데이터를 병렬 데이터로 변환하여 출력해주는 데이터 변환수단과, 상기 데이터 변환수단에 클럭을 공급하기 위한 클럭 발생수단과, 상기 데이터 변환수단으로부터 제공되는 디지털 병렬 데이터를 처리하기 위한 디지털 신호 처리수단과, 상기 데이터 변환수단에서 디지털 신호 처리수단에 인터럽트를 걸기 위한 신호를 게이팅하여 디지털 신호 처리수단에 인가하는 게이트수단과, 상기 디지털 신호 처리수단에서 출력되는 제어신호를 디코딩하여 상기 데이터 변환수단을 제어하기 위한 디코딩수단을 포함하여 이루어진 것을 특징으로 하는 다중 채널 데이터 프로세싱을 위한 인터페이스 장치.
제 1 항에 있어서, 상기 데이터 변환수단은; 메인 클럭(MAIN_CLK)과 스타트 신호(START), 회신 클럭(CLK_BACK) 및 ADC 알림 신호(ADC_FSO)를 입력으로 하여 ADC 클럭(ADC_CLKIN)과 ADC 동기신호(ADC_FSI) 및 인터럽트 신호(IIOF_)를 생성하고 데이터 래치 인에이블 제어를 수행하기 위한 타이밍 발생기와, 상기 래치 인에이블 제어에 따라 상기 아날로그 디지털 변환기의 디지털 직렬 데이터를 래치하고, 상기 디지털 신호 처리기로부터 디코더를 거쳐서 입력되는 출력 인에이블 신호에 따라 상기 래치된 직렬 데이터를 병렬 데이터로 변환하여 출력하기 위한 직렬/병렬데이터 변환기와, 상기 출력 인에이블 신호를 디코딩하여 테스트 신호(/OE_TEST)를 생성하기 위한 AND 게이트 회로(9,10)를 포함하여 이루어진 것을 특징으로 하는 다중 채널 데이터 프로세싱을 위한 인터페이스 장치.
제 2 항에 있어서, 상기 타이밍 발생기는; 상기 메인 클럭(MAIN_CLK)을 4분주하여 ADC 클럭(ADC_CLKIN)으로 변환하는 분주기와, 상기 스타트 신호(START)를 상기 회신 클럭(CLK_BACK) 타이밍에 맞춰 래치하기 D플립플롭 및, 상기 래치된 신호 출력을 논리 조합하여 동기신호(ADC_FSI)를 생성하기 위한 인버터 및 AND게이트와, 상기 래치된 스타트 신호를 회신 클럭(CLK_BACK)의 타이밍에 맞춰 데이터 변환 제어신호(SCO_)를 출력하는 D플립플롭 및 NAND게이트와, 상기 스타트 신호(START)와 ADC 직렬 데이터 출력 알림신호(ADC_FSO)를 논리 조합하여 래치 인에이블 신호(LATCH_EN)를 출력하는 NAND게이트와, 상기 스타트 신호(START)와 회신 클럭(CLK_BACK) 및 래치 인에이블 신호(LATCH_EN)를 이용해서 인터럽트 신호(IIOF_)를 생성하기 위한 인버터 및 래치를 포함하여 이루어진 것을 특징으로 하는 다중 채널 데이터 프로세싱을 위한 인터페이스 장치.