JPH0738777A - ディジタル・ペデスタル・クランパ - Google Patents

Abstract

(57)【要約】 【目的】 簡単な回路構成で精度の高いディジタル・ペ
デスタル・クランパを提供すること。 【構成】 ディジタル出力信号をレベルデコーダ１０５
で予め設定されたペデスタル基準値と比較し、出力信号
レベルに応じて可逆計数器１０６の制御入力に、増減計
数指示Ｕ／Ｄ又は計数停止指示ＥＮ１を与える。計数器
１０６はクランプパルスのある期間、前記指示に従って
計数し、出力をＤＡ変換器１０７に供給する。ＤＡ変換
器１０７でアナログ信号に変換されＬＰＦ１０８で平滑
化された信号がペデスタルレベル制御電圧として差動増
幅器１０２に与えられる。

Description

【発明の詳細な説明】

【０００１】

【産業上の利用分野】本発明は、ビデオ信号のクランプ
回路に関し、特に、ＶＴＲ等のビデオ信号を扱う機器に
おけるＤＣレベルを一定にするためのクランプ回路に関
する。

【０００２】

【従来の技術】ビデオ信号をＡ／Ｄ（アナログ・ディジ
タル）変換する際には、映像信号のペデスタルレベルを
固定させることが必要であり、この目的のために、従来
は、図６に例示するようなアナログのペデスタルクラン
パが用いられていた。

【０００３】図６において、入力アナログビデオ信号は
差動増幅器６０１の正入力に印加され、該増幅器の負入
力に印加される後述する直流レベルと比較され、直流変
動分の除かれた信号がＡＤ変換器６０２に供給される。

【０００４】ＡＤ変換器６０２で前記アナログ・ビデオ
信号はディジタル・ビデオ信号に変換されて、後続の回
路に送出される。

【０００５】他方、差動増幅器６０１の出力が比較器６
０３の正入力に印加され、負入力に印加されているペデ
スタル基準電圧Ｅ_R と比較され、誤差出力がサンプリン
グホールド回路６０４に供給される。

【０００６】サンプリングホールド回路６０４は、端子
６０７に印加されるクランプパルスによって水平帰線期
間に黒レベル誤差信号をサンプリング保持して、その出
力６１３を差動増幅器６０１の負入力に供給し、前述の
とおり差動増幅器６０１において入力アナログビデオ信
号のレベル調整を行なうのに使われる。

【０００７】

【発明が解決しようとする課題】上述の従来のアナログ
・ペデスタル・クランパは精度、温度特性、過渡特性等
の面で不安定なところがあり、また、精度を上げるには
ペデスタル基準電圧Ｅ_Rを厳密に調整する必要があっ
た。

【０００８】近年、業務用ビデオ機器では、ＡＤ変換器
は、従来の８ビットＡＤ変換器に代わって、１０ビット
のＡＤ変換器が主流を占めるようになり、ペデスタルク
ランパにも一層高い精度が求められている。

【０００９】ところが、上述したような従来のアナログ
クランパでは１０ビット精度を実現するのは難しい。

【００１０】そこで、この問題を解決するためにペデス
タルクランパをディジタル化することが考えられる。し
かしながらアナログ回路をそのままディジタル回路に置
き換えたのでは回路が煩雑になる。

【００１１】この様子を図７に示す。

【００１２】図７において、７０３は誤差検出回路、７
０４はホールド回路である。

【００１３】誤差検出回路７０３は、出力ディジタルビ
デオ信号とペデスタル基準信号との差をとる減算器７２
０、レジスタ７１６の内容に前記減算器７２０からの出
力を加算する加算器７１９、クランプパルスがないとき
ＡＮＤ回路７１８を介してレジスタ７１６の内容を循環
し、クランプパルスが来たとき加算器７１９の出力をレ
ジスタ７１６に入力する切り換えスイッチ７１５、及び
加算平均値を出力するための１／Ｎ乗算器７１７から構
成される。

【００１４】ホールド回路７０４は、誤差検出回路７０
３からの誤差信号を保持するレジスタ７２２と、クラン
プパルスが来ていない時はレジスタ７２２の内容を循環
させ、クランプパルスが来たとき誤差検出回路７０３か
らの入力を取り入れる切り換えスイッチ７２１で構成さ
れる。

【００１５】ホールド回路７０４にホールドされたディ
ジタル誤差信号はディジタル・アナログ変換器７２３で
アナログ信号に変換され、低域通過フィルタで平滑化さ
れて出力７１３にペデスタル制御電圧として出力され
る。

【００１６】図７から明らかなとおり、図６の回路をそ
のままディジタル化すると、ペデスタル基準電圧との比
較器及び積分器７０３、サンプリングホールド回路７０
４をディジタル回路で表現しなければならず、回路構成
が複雑になる。

【００１７】また、ペデスタルレベル変動に対するダイ
ナミックレンジを確保するため、ペデスタル制御電圧は
アナログ部分で減算しなければならず、このためＤＡ変
換器７２３が必要である。

【００１８】このＤＡ変換器はクランプ回路が１０ビッ
ト精度を確保するためにはより高い精度（例えば１２ビ
ット）でなければならない。それゆえ回路構成は益々複
雑なものとなる。本発明は、上記の点に鑑み、簡単な回
路構成で精度の高いディジタル・ペデスタル・クランパ
を提供することを目的とする。

【００１９】

【課題を解決するための手段】本発明のペデスタル・ク
ランパは、入力アナログ信号をディジタル信号に変換し
て出力する回路に適用するペデスタルクランプ回路であ
って、前記ディジタル信号のレベルをデコードして、そ
のレベルに応じて、加算、減算、計数停止の出力を出す
所定の不感帯を有するレベルデコーダと、クランプパル
スが印加されている期間に前記レベルデコーダの出力信
号に従って、クロックパルスを計数する可逆計数器で成
るディジタル積分器と、該ディジタル積分器の出力をア
ナログ信号に変換してペデスタル制御電圧を発生するデ
ィジタル・アナログ変換器を備えたことを特徴とするデ
ィジタル・ペデスタル・クランパを提供する。

【００２０】好ましい実現形態として、本ディジタル・
ペデスタル・クランパは、前記レベルデコーダが読み出
し専用メモリで成ることを特徴とする。

【００２１】好ましい実現形態として、本ディジタル・
ペデスタル・クランパは、前記クランプパルスが印加さ
れていない期間に前記可逆計数器に周期的に繰り返され
るランプ電圧信号を印加して下位数ビットの増減計数を
行ない該可逆計数器の出力から前記下位数ビットを捨て
ることにより信号の丸めを行なうようにしたことを特徴
とする。

【００２２】

【作用】本発明の上記構成によれば、レベルデコーダ１
０５，４０５に不感帯を設けたので、雑音に対して安定
に動作するとともに、制御動作の収束が速い。

【００２３】レベルデコーダはＡＤ変換後の信号のペデ
スタルレベルを直接参照するので検出動作が極めて正確
である。

【００２４】ペデスタル基準は直接ＲＯＭ（読み出し専
用メモリ）に書き込まれているので装置は無調整であ
る。又ＩＣ化した場合でもワイヤードロジックで決めら
れているので無調整である。

【００２５】本発明の１例におけるＤＡ変換器はビット
数を少なくすることができるのでコストの削減になる。

【００２６】本発明のクランパは高速で動作する。例え
ば、可逆計数器のビット数をＮ、クランプパルスの幅を
Ｍ（サンプル／ライン）とすれば、最大追随ライン数Ｌ
_fmaxは、 Ｌ_fmax＝２^N ／Ｍ（ライン） である。Ｎ＝１２ビット、Ｍ＝３４サンプル／ライン
（５２５ライン、６０Ｈｚの場合）には、Ｌ_fmax＝１２
１ライン、即ち約１／２フィールドである。

【００２７】

【実施例】図１を参照して、本発明ディジタル・ペデス
タル・クランパの１例の説明をする。

【００２８】図１において、１０１はアナログビデオ信
号が供給される入力端子、１０２は差動増幅器、１０３
はＡＤ変換器、１０４はディジタルビデオ信号の出力端
子である。

【００２９】また、１０５はレベルデコーダで入力１１
６に印加されるＡＤ変換器１０３からのディジタル信号
に基いて、次の２つの出力を出す。すなわち、（ａ）入
力がペデスタル基準電圧より低ければロー信号Ｌ、入力
がペデスタル基準電圧よりも高ければハイ信号Ｈ、入力
がペデスタル基準電圧と等しければ無視される信号で成
る（反転Ｌ）／Ｈ信号と（ｂ）入力がペデスタル基準電
圧に等しければハイ、入力がペデスタル基準電圧に等し
くなければローの信号で成る出力ＥＱ信号を出す。

【００３０】このレベルデコーダ１０５はＲＯＭ又はワ
イヤードロジック（ＩＣ化する場合）で構成する。

【００３１】１０６は可逆計数器（アップ・ダウン・カ
ウンタ）で、その入力は、前記レベルデコーダからの出
力信号（反転Ｌ）／Ｈが印加されるＵ／Ｄ入力と、ＥＱ
信号が印加される反転ＥＮ１入力と、クランプパルスが
供給されるＥＮ２入力を備え、端子１１７に印加される
クロックによって可逆（ＵＰ／ＤＯＷＮ）計数をする。

【００３２】１０７はＤＡ変換器であり、その入力には
可逆計数器１０６から１２ビットのディジタル信号が供
給される。

【００３３】ＤＡ変換器１０７の出力は低域通過濾波器
１０８で平滑化して差動増幅器の負入力１１５に印加さ
れ、ペデスタル制御電圧として使われる。

【００３４】次に、図２を参照して本実施例の回路動作
の説明をする。

【００３５】動作スタートに続いて、ステップＳ１でク
ランプパルスがＨ（ハイ）かＬ（ロー）かを調べる。こ
のパルスがＨならば、即ち図１の端子１１２にクランプ
パルスが印加されていれば、ステップＳ２に進み、レベ
ル比較の結果を見る。すなわち、レベル・デコーダ１０
５の出力が入力とペデスタル基準が等しいことを示して
いればステップＳ３に進み、計数器１０６は前の状態を
保つ。

【００３６】再びクランプパルスがＨかＬかを調べる。
クランプパルスがＨならばステップＳ２に進み、入力が
ペデスタルレベル基準よりも大きければステップＳ４に
進み計数器１０６は増計数（加算）する。

【００３７】もし、入力がペデスタル基準よりも小さけ
ればステップＳ５に進み計数器１０６は減計数（減算）
する。

【００３８】ステップＳ１でクランプパルスがＬならば
ステップＳ３に進み、計数器１０６は前の状態を保つ。

【００３９】可逆計数器１０６の出力は１２ビットのデ
ィジタル信号としてＤＡ変換器１０７に供給され、そこ
でアナログ信号に変換される。

【００４０】このアナログ信号は低域通過フィルタ１０
８で平滑化された後差動増幅器１０２の負入力に印加さ
れ、ペデスタルクランプに使われる。即ち、入力ビデオ
信号のペデスタルレベルが高くなっているときは、ＤＡ
変換器からの出力も大きくなっており、入力ビデオ信号
のペデスタルレベルが低いときは、ＤＡ変換器からの出
力も小さくなっているので、差動増幅器１０２の出力は
ペデスタルレベルが基準値と一致した一定の値となるよ
うに制御される。

【００４１】図１の回路において、ペデスタルレベル誤
差の検出は、レベルデコーダ１０５と可逆計数器１０６
によって行われている。

【００４２】即ち、この回路では、ペデスタルレベルの
誤差そのものを検出しＤＡ変換して出力するものではな
く、まずレベルデコーダ１０５で入力のペデスタルレベ
ルが基準より高いか低いかだけを検出し、それを可逆計
数器１０６に供給している。

【００４３】可逆計数器１０６は、前回までのペデスタ
ルレベル誤差に対して今回の入力に従って追加的に加算
又は減算することによって誤差の更新を行なうようにな
っている。

【００４４】これによって、図１に示した本発明の回路
は従来のクランプ回路と比べて、その回路構成が非常に
簡単になっている。

【００４５】ペデスタルレベルの変動に瞬時に追随する
ことを要求しなければ、このように追随比較形で良く、
絶対値比較をしなくてもよい。

【００４６】レベルデコーダ１０５の入出力特性は、図
３に示す如く、或る範囲の入力変動に対して不感とする
不感帯を設けるのが好ましい。

【００４７】この様子を、図３を参照して説明する。図
３において、横軸は入力、縦軸は出力であり、点Ａがペ
デスタルレベルである。ＥＱ信号は、この不感帯では
“１”となり前回と同じ（即ち、変化なし）であること
を可逆計数器１０６に指示する。

【００４８】（反転Ｌ）／Ｈ信号は、前回が“０”なら
ば“０”のままに留まり、前回が“１”ならば“１”の
ままに留まる。不感帯の幅は、雑音の振幅よりも大きい
幅とする。通常はディジタル信号の最下位±１ビット程
度である。

【００４９】この不感帯を設けることにより雑音に対し
て回路が安定に動作し、制御動作の収束が速くなる。

【００５０】可逆計数器１０６とＤＡ変換器１０７を統
合した分解能はＡＤ変換器の分解能より大きくするのが
好ましい。例えばＡＤ変換器が１０ビットならば可逆計
数器とＤＡ変換器は１２ビット必要である。

【００５１】ところで、高分解能のＤＡ変換器は価格が
高いので、分解能の低いＤＡ変換器を使った方が有利で
ある。

【００５２】この観点に立って考えると、ペデスタル用
ＤＡ変換器は、それほど高速を必要としないので、時間
軸上で分解能をかせぐことが考えられる。

【００５３】次に、この考えに基いた本発明の他の実施
例について、図４を参照して、説明する。図４において
図１と同様の部分には同様の符号が付されており説明は
省略する。

【００５４】図４の回路において、４２３は切換回路で
クランプパルスがＨ（ハイ）の時レベルデコーダ４０５
の出力４１６に現れる（反転Ｌ）／Ｈ信号を可逆計数器
４０６に印加し、可逆計数器４０６はその間加算又は減
算計数を行なってペデスタル制御電圧を計算する。

【００５５】クランプパルスがＬ（ロー）になるとレベ
ルデコーダ４０５からの信号は可逆カウンタに入らず、
前の状態を保持している。

【００５６】この状態で端子４１９に下位２ビットのア
ップ・ダウン信号が印加されると、計数器４０６は２²
＝４回カウントアップし４回カウントダウンする。

【００５７】このことは、１２ビットのペデスタルデー
タの下位２ビットに２ビットのランプ信号を加算するこ
とを意味する。

【００５８】この加算の結果、下位２ビットの重みが３
ビット目（即ち、１０ビットの最下位ビット）に加わ
る。

【００５９】４０７はＤＡ変換器で１０ビットのディジ
タル信号をアナログ信号に転換するものである。従っ
て、可逆計数器４０６から出力される１２ビットのう
ち、最下位２ビットは捨てられ（丸められ）、上位１０
ビットがＤＡ変換器４０７に加えられる。

【００６０】ＤＡ変換器４０７の出力は低域通過フィル
タ４０８で平滑化されて差動増幅器４０２の負側入力に
印加される。この低域通過フィルタ４０８で平滑化され
たペデスタル制御信号は１２ビットの精度を持ってい
る。

【００６１】次にペデスタル制御信号発生部のレベルデ
コーダ４０５、可逆計数器４０６及び丸め信号加算回路
４１９について更に詳しい説明をする。

【００６２】ここで扱われる復号ビデオ信号は図８に示
すように、１水平期間ＮＴＳＣ方式で８５８回、ＰＡＬ
方式で８６４回サンプリングされるものとし、ペデスタ
ルレベル検出のためにＮＴＳＣ方式では３４回、ＰＡＬ
方式では３２回が割り当てられているものとする。

【００６３】１水平期間中のペデスタルレベル検出期間
以外のサンプリング数は、ＮＴＳＣ方式の場合、８５８
−３４＝８２４回で８の倍数になっている。同様にし
て、ＰＡＬ方式の場合は、８６４−３２＝８３２回でや
はり８の倍数に選ばれている。

【００６４】このことは、前述した、クランプパルスが
来ていない期間に、サンプリング周波数の１／８、即ち
サンプリング周期の８倍で可逆計数器４０６にランプ電
圧計数を行なわせるのに好都合にしている。

【００６５】なお、復号ビデオ信号の振幅は、１０ビッ
トのＡＤ変換器４０３を使う場合、１０ビットで表現さ
れるが、本発明と直接の関係はないので詳しい説明は省
略する。

【００６６】図４の回路の説明に戻って、まず、レベル
デコーダ４０５の説明をする。

【００６７】このレベルデコーダ４０５は、読み出し専
用メモリ（ＲＯＭ）で構成することができる。ＲＯＭの
入力には前記ディジタル・ビデオ信号が入力し、出力に
は前記（反転Ｌ）／Ｈ信号及びＥＱ信号が出力される。

【００６８】この場合も、前記図１の回路について説明
したと同様に、不感帯が設けられる。例えば、入力が１
６進法で０４０の点で出力が変化するとすると、不感帯
は１６進法で最下位ビット±１に選ばれる。即ち、０４
０±１に選ばれる。

【００６９】入力信号が１６進で０００〜０３Ｆまでは
ＥＱがＬ（ロー）、（反転Ｌ）／ＨもＬ（ロー）、入力
信号が１６進で０４１以上ではＥＱがＬ、（反転Ｌ）／
ＨがＨ（ハイ）、入力信号が１６進で０３Ｆと０４１の
間にあるときはＥＱがＨで（反転Ｌ）／Ｈが不定であ
る。

【００７０】レベルデコーダ４０５からの出力信号（反
転Ｌ）／Ｈは出力端子４１６から切換スイッチ４２３に
与えられ、４２０にクランプパルスがある間に可逆計数
器のＵ／Ｄ入力端子に印加される。

【００７１】同レベルデコーダ４０５からの出力信号Ｅ
Ｑは出力端子４１７からＡＮＤ回路４１８の１入力に印
加され、クランプパルスがある間に可逆計数器４０６の
反転ＥＮ１入力端子に印加される。

【００７２】ＥＱ信号は、不感帯にあることを示す信号
であるからこの信号が与えられたときには可逆計数器４
０６は計数動作を停止する。

【００７３】次に、丸め回路の説明をすると、端子４２
０にクランプパルスが無いとき、端子４１９からサンプ
リング周期の８倍の周期で２ビット期間のＨレベルと２
ビット期間のＬレベルから成るパルスがスイッチ４２３
に入力されると、これが可逆計数器のＵ／Ｐ入力端子に
印加され、最初のＨ期間に０から４まで加算し、次のＬ
期間に４から０まで減算する動作を繰り返す。

【００７４】可逆計数器４０６の計数内容は、クランプ
パルス到来時の計数値にクランプパルスが無い時に下位
２ビットに周期的に加減算される計数値によって、３ビ
ット目に桁上げ桁下げが起こる。

【００７５】この３ビット目に与える影響（桁上げ／桁
下げ）によって、可逆計数器４０６の出力１２ビットの
内の下位２ビットを捨てても、１２ビット並みの精度が
得られる。次に図４の回路の動作について、図５を参照
して簡単に説明する。

【００７６】スタート後、ステップＳ１において、クラ
ンプパルスがハイかローかを検出して、ハイならば、ス
テップＳ２に移り、レベルデコーダ４０５の出力のレベ
ル比較の結果を見る。

【００７７】もし、入力がペデスタルレベルよりも大き
ければステップＳ４に進む。このとき、レベルデコーダ
４０５の出力は（反転Ｌ）／Ｈ＝１，ＥＱ＝０なので、
計数器４０６は増計数（加算）する。

【００７８】もし、入力がペデスタルレベルと等しけれ
ば、ステップＳ３に進む。このとき、レベルデコーダ４
０５の出力は（反転Ｌ）／Ｈ＝Ｘ（Ｘはこの値を無視す
ることを示す）、ＥＱ＝１なので計数器４０６は計数を
停止し、前の値を保持する。

【００７９】もし、入力がペデスタルレベルよりも小さ
いと、ステップＳ５に進む。このときレベルデコーダの
出力は（反転Ｌ）／Ｈ＝０，ＥＱ＝０であるから計数器
４０６は減計数（減算）をする。

【００８０】以上は、図２を参照して前述したのと同じ
動作であるが、本実施例においては、ステップＳ１でク
ランプパルスがローのときステップＳ６に進んで丸め用
信号の加算を行なうようになっている点が異なる。

【００８１】ステップＳ６において、ＥＱ＝０であるか
ら可逆計数器は計数可能状態にあり、Ｌ／Ｈ信号はサン
プリング周波数ｆ_S の１／８の周波数でオン、オフする
のでこの間、計数器４０６は、下位２ビットの増減計数
を繰り返す。

【００８２】以上の動作を各クランプパルスの到来毎に
繰り返し、動作終了まで続ける。

【００８３】

【発明の効果】本発明のディジタル・ペデスタル・クラ
ンパは、構造が簡単で、安価に製作できるとともに、高
精度で正確なクランプ制御ができる。

【図面の簡単な説明】

【図１】本発明ディジタル・ペデスタル・クランパの１
例を示すブロック図である。

【図２】図１の回路の処理アルゴリズムを示すフローチ
ャートである。

【図３】レベルデコーダの入出力特性図である。

【図４】本発明ディジタル・ペデスタル・クランパの他
の例を示すブロック図である。

【図５】図４の回路の処理アルゴリズムを示すフローチ
ャートである。

【図６】従来のアナログ・ペデスタル・クランパを示す
ブロック図である。

【図７】ディジタル・ペデスタル・クランパの構成例を
示すブロック図である。

【図８】複合映像信号のサンプリングの説明図である。

【符号の説明】 １０３ ＡＤ変換器 １０５ レベルデコーダ １０６ 計数器 １０７ ＤＡ変換器 １０８ 低域通過フィルタ

Claims (3)

【特許請求の範囲】
1. 【請求項１】 入力アナログ信号をディジタル信号に変
   換して出力する回路のペデスタルクランプ回路であっ
   て、 前記ディジタル信号のレベルをデコードして、そのレベ
   ルに応じて、加算、減算、計数停止の出力を出す所定の
   不感帯を有するレベルデコーダと、 クランプパルスが印加されている期間に前記レベルデコ
   ーダの出力信号に従って、クロックパルスを計数する可
   逆計数器で成るディジタル積分器と、 該ディジタル積分器の出力をアナログ信号に変換してペ
   デスタル制御電圧を発生するディジタル・アナログ変換
   器を備えたことを特徴とするディジタル・ペデスタル・
   クランパ。
2. 【請求項２】 請求項１記載のディジタル・ペデスタル
   ・クランパにおいて、前記レベルデコーダが読み出し専
   用メモリで成ることを特徴とするディジタル・ペデスタ
   ル・クランパ。
3. 【請求項３】 請求項１又は２に記載のディジタル・ペ
   デスタル・クランパにおいて、前記クランプパルスが印
   加されていない期間前記可逆計数器に周期的に繰り返さ
   れるランプ電圧信号を印加して下位数ビットの増減計数
   を行ない該可逆計数器の出力から前記下位数ビットを捨
   てることにより信号の丸めを行なうようにしたことを特
   徴とするディジタル・ペデスタル・クランパ。