JPH082046B2 - デジタル・クワドラチュア信号対校正回路 - Google Patents

デジタル・クワドラチュア信号対校正回路

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JPH082046B2
JPH082046B2 JP1132534A JP13253489A JPH082046B2 JP H082046 B2 JPH082046 B2 JP H082046B2 JP 1132534 A JP1132534 A JP 1132534A JP 13253489 A JP13253489 A JP 13253489A JP H082046 B2 JPH082046 B2 JP H082046B2
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Description

【発明の詳細な説明】 （産業上の利用分野） この発明は、同期信号とクワドラチュア信号から構成
されるデジタル・クワドラチュア信号対の校正回路に関
する。
（従来の技術） アナログまたはデジタル・クワドラチュア信号対は、
二つの信号が一つの搬送波で伝送される場合、即ち通常
のカラーテレビジョンの標準方式または、デジタル・ク
ワドラチュア振幅変調によって伝送される場合に用いら
れるが、ある単一側波帯変換方式または、レーダ信号の
デジタル処理において、信号が異なる周波数に変換され
る場合、即ち任意に変調された信号の低IF変換に益々用
いられるようになった。この発明による校正回路は、角
度変調信号に対して有益に使用されることもできる。
これら全ての場合において、二つのクワドラチュア信
号成分の正確な処理は、アナログまたはデジタル・クワ
ドラチュア信号対の各周波数成分が全く同じ増幅度であ
り、位相差が正確に90゜である場合に可能となる。アナ
ログ・クワドラチュア ミキシングによって、クワドラ
チュア信号対が受信端で形成される低IF方式において、
二つの信号経路での避けられない不整合によって、許容
できない妨害となる変位を生じる。
これに対する対策は、クワドラチュア信号対の各増幅
度及び位相におけるエラー即ち、妨害要素を検出し、そ
れらエラーから校正信号を取出し、出来る限りエラーが
除去されることができる適切な検出器を有する校正回路
である。アナログ・クワドラチュア信号対についての、
このような校正回路は、RFテレビジョン信号がベースバ
ンドに変換される低IF変換についての出願EP−Ａ 122
657（＝US−Ａ 46 33 315）の中で説明されてい
る。
アナログからデジタルへの信号変換処理は、このよう
なクワドラチュア信号対に対して非常に有益である。こ
れはこの信号処理によって、二つの信号経路での、異な
る経年変化率、異なる温度による影響、調整での変化、
異なる内的または外的妨害、有用な信号のクロスカップ
リングなどの非対称性の大部分が除去され、またデジタ
ル技術を応用することによって、複雑なフィルタ及びア
ナログ技術ではほとんど実現不可能な処理回路を用いる
ことができるからである。しかしデジタル技術を応用す
ることによる利点は、デジタル・クワドラチュア信号対
の精度が、更に厳しい要求を満たした場合にのみ生じ
る。この目的に使用する複雑な校正回路に、デジタル技
術を用いることによって利点が生じる。位相及び増幅度
の校正のためのこのような校正回路は開示されている。
例えば、EP−Ａ 237 590（＝米国出願番号07/022,833
＝ITT case S.Mehrgardt18）である。各校正信号はクワ
ドラチュア構成要素の一方に制御回路によって、エラー
信号から得られた校正要素を掛けることによって形成さ
れ、また各校正信号は、加算器と減算器によって、各ク
ワドラチュア構成要素に加算及び、構成要素から減算さ
れる。
（発明が解決しようとする課題） あらゆる校正回路における問題は、エラー信号の組成
である。複合カラー信号のように、画像搬送波としても
利用されるRF搬送波が、各画像走査線内の水平同期パル
スの間に限定された増幅度で伝送され、またバースト信
号に関してRF搬送波が画像走査線上に、この時間内にお
いて振幅と位相が正確に定義された色差信号副搬送波と
共に変調された場合、変位の測定は簡単である。バース
ト信号によって定義されるクワドラチュア信号対は、一
定周波数で回転する一定長のベクトルを表す。
従って、同期信号中の画像搬送波、及びバースト信号
中の色差副搬送波は、低IF変換とカラー信号処理で参照
として用いられる。低IF変換の間の、例えば位相エラー
は同期信号にクワドラチュア信号を掛けることによって
決定され、増幅度エラーは同期信号とクワドラチュア信
号の増幅度の２乗平均値を比較する（差を取る）ことに
よって決定される。しかし、搬送波または副搬送波によ
って伝送されない信号が低IF変換される間では、この種
のエラー信号の形成は不可能である。それはクワドラチ
ュア信号対によって構成される結果は常に変調され、定
義された参照値を含むときが無いからである。
即ち、特許請求の範囲に示されるように、原信号また
はクワドラチュア信号対の中に、非変調搬送波または簡
単には検出できない副搬送波が存在しても、同期信号及
びクワドラチュア信号を正確に校正することができるデ
ジタル・クワドラチュア信号対に使用する校正回路を提
供することが、この発明の目的である。
（課題を解決するための手段と作用） この発明は、エラー信号が発生する回路に供給され
る、エラーを含んだクワドラチュア信号対ｕ、ｖは、位
置と軸比がクワドラチュア信号対ｕ、ｖのエラーによっ
て決定する、十分高い周波数で回転する場合の、極で示
され回転し、結果として生じるものと考えられるという
認識に基いている。このようなエラーが無い場合は、座
標原点を中心とする真円が得られる。原点を中心とする
理想的な円からの実際の楕円の変位を確認し、軌跡のエ
ラー特性を決定することによって、これに関連するコン
トローラを通過した後、同期及びクワドラチュア信号経
路Ｕ、Ｖの各校正回路を供給する、避けられないエラー
信号を検出することができる。
各エラーはまた、フィードバックを含まないシステム
によって補償することができる。しかし、コントローラ
構成により、非線形システムを含む簡単なシステムを採
用することができる。一般にコントローラは、ローパス
フィルタまたは積分器を包含する。これらローパスフィ
ルタは、制御信号として低周波及び直流成分を通過させ
る一方、短時間または継続的な妨害として見なされる高
周波を抑制する。
（実施例） 以下に添付図面を参照して、本発明によるデジタル・
クワドラチュア信号対の校正回路の一実施例について詳
細に説明する。
第１図に概略的に示される低IF変換回路は、アンテナ
で受信されたRF信号hfを直接、ベースバンドに変換する
クワドラチュア・ミキサーqmを含む。デジタル同期信号
（＝ｕ信号）ｕ′及びデジタル・クワドラチュア信号
（ｖ信号）ｖ′は、各々第１ A/D変換器w1及び第2A/D
変換器w2によって形成され、システムクロック（図に示
されていない）が一般にデジタル化を制御する。アンテ
ナから伝送されるRF信号hfは、RFバンドパスフィルタbp
によっておおよそ選択され、プリアンプvvによって出来
る限り少ない歪みでクワドラチュア・ミキサーqmによっ
てベースバンドに変換されるように、充分増幅される。
クワドラチュア・ミキサーqmは、入力がプリアンプvv
の出力に接続される第１ RFミキサーhm1及び第２ RF
ミキサーhm1を含む。二つのRFミキサーの搬送波入力
は、局部発振器loの０゜出力及び90゜出力に各々接続さ
れる。局部発振器loの許容できる混調波は、RFバンドパ
スフィルタbpの選択能力に依存しており、望まないチャ
ンネルからのミキサー信号がこのバンドパスフィルタ内
の有用なベースバンドに混入してはならない。このこと
はRFミキサーhm1、hm2のリニアリティについても当ては
まり、ミキサーが誘起する妨害周波が有用な帯域に発生
してはならない。二つのRFミキサの出力は、ローパスフ
ィルタt1、t2とベースバンド増幅器bv1、bv2を通過し、
このベースバンド増幅器の出力は、各々アナログｕ信号
とアナログｖ信号である。
低IF変換処理において、局部発振器loの周波数は、RF
チャンネルの周波数帯の中にある。この発明の校正回路
では、局部発振器loの周波数がRF搬送波の周波数付近に
設定されなければならない。例えば可聴周波の場合、低
周波に変換された搬送波の周波数は10kHzである。この
値はFMステレオ信号に対して有益である。それは増幅度
及び位相に残されたどのようなエラーも複調の後では、
20kHzで信号を干渉させることになり、それらは和信号
またはステレオ差信号のどちらの中にも存在しない。
第２図では、校正されたｕ信号uc及び校正されたｖ信
号vc（点線で示した曲線）と同様に、未校正のｕ信号
ｕ′及び未校正のｖ信号ｖ′が位相角度アルファの関数
としてアナログ表示されている。この図では、未校正の
クワドラチュア信号対ｕ′、ｖ′の絶対的増幅度及び絶
対的位相は意味を持たないと想定している。即ち、位相
エラーと増幅度エラーは、未校正ｕ信号ｕ′と参照され
る。したがって信号ｕ′は参照信号と見なされる。増幅
度エラー及び位相エラーは、未校正ｖ信号ｖ′において
のみ発生する。
この簡単ではあるが十分有効な方法は、以下の説明に
おいても保持されている。勿論、未校正ｖ信号ｖ′が参
照信号と見なされ、増幅度及び位相の校正が、未校正ｕ
信号ｕ′に関してのみ行われる校正方法もまた有効であ
る。コヒーレントな変調が採用される場合、未校正ｕ信
号と未校正ｖ信号の両方に、位相エラー及び（または）
増幅度エラーが生じるであろう。未校正ｕ信号ｕ′及び
未校正ｖ信号ｖ′は、校正回路によって位相と増幅度が
校正されなければならない。
第２図で示されるエラーは、未校正ｕ信号ｕ′におけ
る同期オフセットエラーdu、未校正ｖ信号ｖ′におけ
る、クワドラチュア・オフセットエラーdv、位相エラー
dp、及び実際のゲインエラーによる増幅度エラーdgであ
る。参照文字ｈは、ｕ及びｖ信号の所望の増幅度を意味
し、この増幅度は、低IF変換装置におけるRF搬送波の増
幅度に比例する。増幅度エラーdgを含む未校正ｖ信号
ｖ′の増幅値は、従ってｈ（１＋dg）となる。
増幅度エラーdgの原因は、局部発振器の二つの信号が
異なるレベルを持ち、また二つのRFミキサーhm1、hm2と
二つのローパスフィルタt1、t2と二つのベースバンド増
幅器bv1、bv2、及び二つのA/D変換器w1、w2のゲインが
各々異なるからである。従って、総合ゲインエラーは容
易に10％の増幅度エラーとなり得る。
位相エラーdpの原因は、主に局部発振器loから出力さ
れる二つの信号間の位相差が正確に90゜ではないからで
ある。
オフセットエラーdu、dvは、デジタル化される前の段
階でのA/D変換器とDC結合部によって生じる。しかし、A
C結合が採用された場合でも、オフセットに似たエラー
に対して注意が必要である。非常に低い遮断周波数をも
った交流増幅器は、交流電圧増幅器によって圧縮されて
はいるが、信号中にある低周波成分が減ぜられた直流増
幅器と考えられる。これは、信号に依存し、時間と伴に
徐々に変化するオフセット電圧の追加に対応する。従っ
て、ハイゲインを得るために必要な交流電圧増幅器もま
た、オフセットエラーdu、dvに対して影響がある。
第２図では、位相エラーdpが、未校正ｖ信号ｖ′の校
正されたｖ信号vcに対して遅れた値として示されてい
る。未校正ｕ信号ｕ′及び校正されたｕ信号ucはコサイ
ン波信号として示されているので、校正されたｖ信号vc
はサイン波の形で変化する。
復調された信号を処理するシステムと異なり、角度変
調された信号の低IF変換を含むシステムでは、ここで述
べたオフセットエラーを含むすべてのエラーは、多くの
場合復調された信号における非線形歪みとなる。局部発
振器loの適切な周波数の選択によって、一定の妨害信号
は、有用な信号の周波数帯以外の妨害とならない帯域へ
移すことができる。しかし、有用な信号の伝送中に生じ
る歪みを減少することはできない。従ってこの対策とし
ては、エラーを含むクワドラチュア信号対ｕ′、ｖ′を
校正する方法だけである。
システムがデジタル化構成の場合、正確なエラーの測
定は常にA/D変換器の後で行われるべきである。これに
よってA/D変換器のエラーもまた校正される。A/D変換器
の前段にアナログ回路によって信号の校正をすることが
でき、またA/D変換器の後段に、デジタル回路によって
校正することもできる。
しかしアナログ校正回路は、校正または制御信号の各
D/A変換を必要とし、デジタル校正システムではこの必
要がない。従って以下に示す方法は、デジタル校正回路
を参照する。この回路は特に加算器とマルチプライアで
構成される。デジタル校正回路に供給される信号または
データについて、２の補数コードを使用することは有益
である。
第２図の未校正クワドラチュア信号対ｕ′、ｖ′は、
次に示す式（１）及び（２）によって示される。
ｕ′＝ｈ・cos alpha＋du （１） ｖ′＝（１＋dg）ｈ・sin（alpha＋dp）＋dv （２） ここで、alpha:FM信号の実際の変調を含む時間依存位
相 ｈ（＞０）：前記したｕ及びｖ信号の所望の増幅度 du、dv、dp、dg:前記したクワドラチュア信号エラー 第３図は適切な校正信号が適用された場合に、全ての
クワドラチュア信号エラーを除去できる、理想的な校正
回路の略図である。理想的校正回路の出力に現われてい
るクワドラチュア信号対ｕ＊、ｖ＊は十分に校正された
所望のクワドラチュア信号対uc、uvである。第２図で示
されるクワドラチュア信号エラーを完全に除去するため
に、式（１）及び（２）から得られる次の校正信号が必
要である。
−同期オフセット校正信号;u校正信号、 su＝−du −クワドラチュア・オフセット校正信号； ｖ校正信号、sv＝−dv −位相校正信号、 sp＝−（１＋dg）sin dp、及び −増幅度校正信号、 sg＝−１＋1/（１＋dg）・cos dp。
例えば、クワドラチュア信号対ｕ′、ｖ′を校正する
従来の方法は、 −同期オフセットエラーduを校正するための未校正ｕ信
号ｕ′のDC成分、 −クワドラチュア・オフセットエラーdvを校正するため
の未校正ｖ信号ｖ′のDC成分、 −位相エラーdpを校正するための未校正クワドラチュア
信号対を掛合わせて得られるDC成分、 −増幅度エラーdgを校正するための、未校正クワドラチ
ュア信号対ｕ′、ｖ′から得られる用語ｕ′２−ｖ′２
または|u′｜−|v′｜のDC成分、 である。
各々関連する三角関数において、これらの項の成分は
加数を形成し、その加数は、校正されるべきエラーの奇
関数を表し、制御システムにおいてこの加数は、各校正
信号su、sv、sp、sgに正しい意味で影響を与える。この
ようなシステムは変調されていない搬送波によって適切
に動作するが、搬送波の変調は、付加的DC成分を生じ、
それはクワドラチュア・エラーによって決定されるDC成
分に重畳され、校正回路の誤差の原因となる。誤差は最
悪の場合、クワドラチュア・エラーを減少させるかわり
に増加させる。低IF変換の間に、変換されるチャンネル
の周波数スペクトルのスペクトル線が直接0Hzまで変換
される場合、このスペクトル線はベースバンド、即ち未
校正クワドラチュア信号対ｕ′、ｖ′におけるＤ成分と
して現れるであろう。また、このスペクトル線はオフセ
ットエラーのように、オフセット校正部で誤って校正さ
れるであろう。
この発明を特徴づける校正システムは上述したことの
代わりに、クワドラチュア信号対の適切に選択された値
を用い、それら値は角度変調から影響を受けないという
本質的な利点がある。これは第４図を用いてこれより説
明される。
上述した中では、クワドラチュア信号エラーは、第２
及び第２ A/D変換器w1、w2の出力から、直接得ること
ができる未校正クワドラチュア信号対ｕ′、ｖ′を参照
した。
次の校正回路は、異なる校正部co、pc、gcを有する同
期信号経路Ｕ及びクワドラチュア信号経路Ｖを包含し、
それら経路内で未校正クワドラチュア信号対ｕ′、ｖ′
が校正される。この出力には更に、次の処理に用いられ
るクワドラチュア信号対ｕ、ｖが発生いている。校正動
作にしたがってこの信号対は、望ましく校正されたクワ
ドラチュア信号対uc、vcかまたは、残留する、即ち変化
しなかったクワドラチュア信号エラーを含む信号対とな
り得る。以下の説明では、クワドラチュア対・信号経路
Ｕ、Ｖから得られる信号は、クワドラチュア信号エラー
を含むクワドラチュア信号対ｕ、ｖであると想定してい
る。
クワドラチュア信号対ｕ、ｖの二つの成分が、結果と
してデカルト座標上に解明され、またクワドラチュア信
号エラーがない場合、結果の軌跡は、中心Ｍが座標系の
原点に一致する半径ｈの円となる（第4a図参照）。オフ
セットエラーdu、dvは結果として、原点からの中心Ｍの
変位となるが軌跡は円のままである（第4b図参照ここで
ｈ＝１）。
増幅度エラーdgにより軌跡は、ｖ増幅度が、１に正規
化したｕ増幅度の半分しかない楕円形となる（第4c図参
照）。
位相エラーdpによってもまた楕円軌跡となるが、この
楕円の軸はこの座標系に関して回転している。軸の回転
に加えて、位相エラーはこの軸の長さを変化させている
（第4d図参照）。
全てのエラーが同時に存在する場合、これらの影響は
互いに重畳される。これら全てのエラーが第4e図に示さ
れており、ｕ増幅度ｈは値１に正規化されている。回転
した楕円の中心Ｍの座標は、ｕ＝−0.5 ｖ＝−0.125で
ある。二つの座標ｕ、ｖに関する極値は、 同期信号最大値（＝ｕ最大値） um、 同期信号最小値（＝ｕ最小値） un、 クワドラチュア最大値（＝ｖ最大値） vm、 クワドラチュア最小値（＝ｖ最小値） vn。
軌跡上の点P1もまた示されており、この点でｕ最小値
unが発生し、軌跡上の点P2ではｕ最大値umが発生する。
これに夫々属するｖの値は、第１及び第２クワドラチュ
アホールド値（＝ホールドｖ値）vh1及びvh2である。
第4e図のこれら特定な軌跡の値から、二つの式（１）
及び（２）に対する次の値が、式の変形によって決定さ
れる。
un＝−ｈ＋du （３） um＝ｈ＋du （４） vn＝−ｈ（１＋dg）＋dv （５） vm＝ｈ（１＋dg）＋dv （６） vh1＝−ｈ（１＋dg）sin dp＋dv （７） vh2＝ｈ（１＋dg）sin dp＋dv （８） これらの式の適切な組合わせによって、次の式が得ら
れる。
un＋um＝2du （９） vn＋vm＝2dv （10） vh2−vh1＝2h（１＋dg）sin dp （11） vm−vn−（um−um）＝2hdg （12） 式（９）乃至（12）は、前記した特定な四つのクワド
ラチュア信号エラーに関する、四つの状態式である。こ
れら各々は、補償されるエラーの奇関数を表す。自動制
御システムにおける信号のように、これらの項は、クワ
ドラチュア信号対ｕ、ｖが前記した校正回路によって校
正されるエラーについてのsu、sv、sp、sgのような校正
信号を生成する。コントローラの構造自体は、ここであ
まり問題ではない。
軌跡は、軌跡についての特性値の信頼できる概算値を
得るために、十分記述されなければならない。このこと
は、搬送波の周波数に関して、局部発振器loの十分に高
い周波数オフセットによってなされる。角度変調は軌跡
の位置には影響しない。
コントローラによって発生した校正信号は、第３図で
示される校正回路に供給される。オフセット校正部ocに
おいて、同期オフセット校正信号（＝ｕ校正信号）su及
びクワドラチュア・オフセット校正信号（＝ｖ校正信
号）svは、第１加算器ad1の一方の入力、及び第２加算
器の一方の入力に各々供給される。これら加算器の他方
の入力は、未校正ｕ信号ｕ′及び未校正ｖ信号ｖ′が夫
々供給される。
位相校正信号spは第１マルチプライアmpの一方の入力
に供給され、他方の入力は第１加算器ad1の出力に接続
される。第１マルチプライアmpの出力は第３加算器ad3
の一方の入力に接続され、ad3の他方の入力は第２加算
器ad2の出力に接続される。従って、位相校正部pcは信
号の通過方向に従って、オフセット校正部ocの次に位置
する。
第３図における最終部は、増幅度校正部gcである。増
幅度校正部gcは第２マルチプライアmg及び第４加算器ad
4によって校正され、ad4の一方の入力は第２マルチプラ
イアの出力に接続される。第４加算器の他方の入力と第
２マルチプライアmgの一方の入力は、第３加算器ad3の
出力に接続され、第２マルチプライアmgの他方の入力は
増幅度校正信号sgが供給される。オフセットが校正され
たｕ信号uoは、位相及び増幅度校正部pg、gcを変化する
ことなく通過する。
第３図に示される構成において、オフセット校正部oc
の出力はオフセットが校正されたｕ信号uo、及びオフセ
ットが校正されたｖ信号voであり、位相校正部pcの出力
は位相が校正されたｕ信号up、及び位相が校正されたｖ
信号vpであり、これら信号up、vpもまたオフセットが校
正されており、増幅度校正部gcの出力は、増幅度が校正
されたｕ信号ug及び増幅度が校正された信号vgであり、
これら信号ug、uvもまたオフセット及び位相が校正され
ている。各校正回路において、校正信号はエラーが存在
しないとき零であり、校正信号が零に設定された場合、
各校正回路は影響を及さなくなり、各クワドラチュア信
号対を変化することなく通過させる。
第５図では、値決定部ws及びエラー検出部fsが、式
（９）乃至式（12）により軌跡の特性値から各エラー信
号を得る方法が示されている。ｕ信号ｕは第１最小値検
出器n1、及び第１最大値検出器m1の入力に接続され、そ
れらn1、m1の出力は各々ｕ最小値un及びｕ最大値umであ
る。
ｖ信号ｖはホールド回路h1の入力に供給される。ホー
ルド回路h1の制御入力は第１検出信号d1によって駆動さ
れ、出力は第１ホールドｖ値vh1である。またｖ信号ｖ
は、制御入力が第２検出信号d2によって駆動される第２
ホールド回路h2の入力に供給される。第１及び第２検出
信号d1、d2は第１最小値検出器n2及び第２最大値検出器
m1から各々出力される。ｖ信号ｖはまた、第２最小値検
出器n2及び第２最大値検出器m2に供給され、それら検出
器の出力は、各々ｖ最小値vn及びｖ最大値vmである。
第１及び第２最小値検出器は、第３最大値検出器m3及
び第４最大値検出器m4として設計することもできる。こ
の場合信号入力には、ｕ信号ｕが第１インバータi1を介
して供給され、またｖ信号ｖが第２インバータi2を介し
て供給され、出力が第３インバータi3及び第４インバー
タi4を介して出力される。
第５図のエラー検出部fsにおいて、同期オフセットエ
ラー信号（＝ｕオフセット信号）ufは、ｕ最小値un及び
ｕ最大値umから第１加算器a1によって形成される。第２
加算器a2によって、クワドラチュア・エラー信号（ｖオ
フセット信号）vfは、ｖ最小値vn及びｖ最大値vmから形
成される。被減算入力及び減算入力が、各々第２ホール
ドｖ値hv2及び第１ホールドｖ値vh1である第１減算器sb
1は位相エラー信号pfを送出する。
被減算入力及び減算入力に、各々ｕ最大値um及びｕ最
小値unが供給される、第２減算器sb2によって、同期増
幅度（＝ｕ増幅度）uaが生成される。被減算入力及び減
算入力に、各々ｖ最大値vm及びｖ最小値vnが供給され
る。第３減算器sb3によって、クワドラチュア増幅値
（ｖ増幅度）vaが生成される。被減算入力及び減算入力
に、各々ｖ増幅値va及びｕ増幅値uaが供給される第４減
算器sb4によって増幅度エラー信号afが生成される。
前記した減算器は増幅器と入替えることができる。こ
の場合、減算入力に供給される信号は、インバータによ
って論理的に反転されなければならない。
ｕオフセット信号ufは、式（９）の項2duに相当す
る。ｖオフセット信号vfは、式（10）の項2dvに相当す
る。位相エラー信号pfは式（11）の項2h（１＋dg）sin
dpに相当する。増幅度エラー信号afは式（12）の項2d
gに相当する。
第６図は最大値検出器の好適実施例を示すブロック図
である。入力信号seは第５減算器sb5の被減算入力に接
続され、sb5の減算入力は、第６減算器sb6の減算入力及
び最大値検出器の出力に接続される。この最大値検出器
の出力は決定される最大値smを送出する。第５及び第６
減算器の出力は、第１コンスタント・マルチプライアma
及び第２コンスタント・マルチプライアmdに各々供給さ
れ、これらマルチプライアの出力は、電子スイッチsw1
の第２入力及び第１入力に接続される。
第５減算器の出力はまた、最も簡単な場合、出力信号
のサインビットとなる検出信号diである。このサインに
従って、第１電子スイッチsw1は第１ポジション１また
は第２ポジション２に切替わる。検出信号diはまた、第
１または第２ホールド回路h1、h2を駆動するのに用いら
れる。
第６図においてこれら副回路は、点線で囲まれてお
り、アナログ・ピーク検出器の場合と似た方法で、追随
部nsの出力が入力信号の最大値に追随する。第１及び第
２コンスタント・マルチプライアma、mbによって、上昇
時間及び下降時間が各々決定する。第６減算器sb6の被
減算入力にはプリセット値s1が供給される。プリセット
値s1は、入力信号seの最大値が負領域にあるとき、遅い
減衰追随信号が値０になりつづけるのを防ぐために必要
である。
二つのコンスタント・マルチプライアma、mdは、供給
された信号を小さい値、即ち２の累乗で減衰する算術的
シフトを行うだけである。第２コンスタント・マルチプ
ライアmdにおいて、この減衰は、第１コンスンタト・マ
ルチプライアの場合に比べかなり大きいので、減衰時間
は上昇追随時間よりもはるかに長い。
第１電子スイッチsw1の出力は、また追随部nsの出力
であり、第３加算器a3及び第１ディレイ素子z1よりなる
第１アキュムレータac1のデータ入力を供給する。軌跡
の幾らかの回転の後、決定される最大値smがディレイ素
子z1に生じる。ディレイ素子z1は、第１リセット信号に
よって、定められた初期状態となる。
前記した最大値検出器の利点は、短時間の妨害信号が
平均化され、最大値の形成に対して、ほとんど影響しな
いという事実である。他の利点は、妨害が持続する場
合、正確な最大値smがディレイ素子z1に格納された値が
大きすぎる場合でも、再び検出されるということであ
る。それは減衰追随の結果として、正確な最大値が、幾
らかの時間の後達成されるからである。
第７図は完全な校正回路のブロック図を示す。同期信
号及びクワドラチュア信号経路Ｕ、Ｖの校正回路は、第
３図のものと同じである。これら回路は制御回路の一部
を構成し、制御回路では、クワドラチュア出力信号Ｕ、
Ｖがｕ信号ｕ及びｖ信号ｖとして、値決定部wsに供給さ
れ、関連するエラー信号をエラー検出部fsによって検出
する。ｕオフセット信号uf及びｖオフセット信号vfは第
１コントローラr1及び第２コントローラr2に各々供給さ
れ、それらコントローラの出力は、ｕ校正信号su及びｖ
校正信号svである。位相エラー信号pfは、出力が位相校
正信号spである第３コントローラr3に供給され、増幅度
エラー信号afは、出力が増幅度校正信号sgである第４コ
ントローラr4に供給される。
第１及び第２マルチプライアmp、mgの出力は、位相校
正値kp及び増幅度校正値kgである。これら校正値は、各
々第３加算器a3の一方の入力及び第４加算器a4の一方の
入力に供給される。位相及び増幅度校正値kp、kg及びこ
れに関連する位相と増幅度校正信号sp、sgは、位相エラ
ーまたは増幅度エラーがクワドラチュア信号対ｕ、ｖに
存在しない場合、値０をとる。増幅度校正部gcの変形と
して、第４加算器a4の代わりに第２マルチプライアmgが
直接ｖ信号経路に挿入される場合、第４加算器a4を省略
することができる。増幅度エラーが無い場合、増幅度校
正信号sgの値は１となる。
第８図は、第７図で示される回路に有益に用いること
ができる、非線形コントローラの実施例を示す略図であ
る。このコントローラは、制御回路st及び第２アキュム
レータac2により構成され、これらは第８図で点線で囲
まれている。このコントローラにおて、第２アキュムレ
ータによって導入された、メモリアレイの内容は、エラ
ー信号fiのサインに依存する増加分Ｑの値によって増加
または減少する。増加分Ｑの異なる値は、アドレスワー
ドＩによって番地付けされるインクリメント・メモリrr
から増加分を読み出すことによって選択することができ
る。メモリアレイ（即ち第２アキュムレータac2）の出
力は校正信号siを出力する。メモリアレイによって形成
された構成信号siを妥当な範囲内にしておくために、信
号は外部から供給された範囲制限ワードＢと比較され、
範囲を越えた場合、その値を保持する。最も簡単な場
合、増加分Ｑは２の累乗（即ちＱ＝±２）となり、これ
は可聴周波において一般に用いられる−１〜＋１の範囲
の数値と比較される。
構成信号siの保持は又、ブロッキング信号ｂによって
達成され、それによって各コントローラの状態は“凍
結”したままである。このブロッキングは、妨害信号が
発生し、校正信号siがドリフトしないようにするために
有益である。一方、ブロッキング信号ｂによる制御状態
の凍結によって、コントローラ動作の簡単な検査をする
ことができる。それは例えば、校正信号siはデータバス
（図示されていない）に送出することもできるからであ
る。
第８図の実施例において、エラー信号fiのサインビッ
トは第２電子スイッチsw2の制御入力に供給される。第
２電子スイッチsw2の第１入力１はインクリメント・メ
モリrrの出力に直接接続される。一方、第２電子スイッ
チsw2の第２入力２は、第５インバータi5を介して、イ
ンクリメント・メモリrrの出力に接続される。エラー信
号fiが０より大きいか、または等しい場合、スイッチン
グ接点は入力２に接続され、校正信号siは減少する。エ
ラー信号fiが零以下の場合、スイッチング接点は入力１
に接続され、校正信号siは増加する。
第２電子スイッチsw2の出力は、第３電子スイッチsw3
の第２入力２に接続され、電子スイッチsw3の第１入力
１はデータワード“0"（零）が供給される。例えば、第
２アキュムレータac2を用いてメモリアレイが構成され
る。第２アキュムレータac2は、第４加算器a4及び第２
ディレイ素子z2より構成される。第２ディレイ素子z2
は、第２リセット入力rs2によってクリアすることがで
きる（即ち、定義された初期状態になる）。メモリアレ
イ（即ち、第２アキュムレータac2）の内容は、二つの
電子スイッチsw2、sw3によって、変化することができ
る。メモリ内容の“凍結”もまた、以下に示すように可
能である。
制御回路stは更に、二つのコンパレータc1、c2によっ
て形成されるロジック回路、ORゲートｏ、ANDゲートg
1、g2によって構成される。このロジック回路は、第３
電子スイッチsw3に制御信号を発生する。ロジック回路
は、第３電子スイッチsw3を次に示す場合に、ポジショ
ン１にする。：（１）エラー信号fiが０以下、及び校正
信号siが、供給される範囲制限ワードＢのポジティブな
極限値に等しいか又は大きい；または（２）エラー信号
fiが０に等しいか又は大きく、及び校正信号siが、供給
される範囲制限ワードＢのネガティブな極限値に等しい
か又は小さい；または（３）後にファンクション・テー
ブルに示されているように、ポジティブなブロッキング
信号ｂがスイッチsw3をポジション１にする。
範囲制限ワードＢは第１コンパレータc1の減算入力に
直接供給され、また第６インバータi6を介して第２コン
パレータc2の被減算入力に間接的に供給される。第１コ
ンレータc1の被減算入力及び第２コンパレータc2の減算
入力は校正信号siが供給される。第１コンパレータc1
は、siが＋Ｂに等しいかまたは大きい場合、論理“1"を
出力し、及び第２コンパレータc2は、siが−Ｂ以下か又
は等しい場合論理“1"を出力する。
第１コンパレータc1の被減算入力が減算入力に等しい
か又は大きい場合の出力は、第1ANDゲートg1の一方の入
力に供給され、第1ANDゲートg1の他方の入力はエラー信
号fiのサインビットが供給される。
第２コンパレータc2の減算入力が被減算入力より小さ
いか又は等しい場合の出力は第2ANDゲートg2の一方の入
力に供給され、第2ANDゲートg2の他方の入力はエラー信
号fiのサインビットが直接供給される反転入力である。
二つのANDゲートg1、g2の各出力は、ORゲートｏの入力
に各々供給される。ORゲートｏの第３入力はブロッキン
グ信号ｂが供給される。ORゲートｏの出力は第３電子ス
イッチsw3の制御入力に接続される。第３スイッチsw3の
スイッチング接点は、ORゲートｏの少なくとも一つの入
力が論理“1"である場合、入力１に接続される。
第３電子スイッチsw3の出力は制御回路stの出力であ
る。この出力は、第２アキュムレータac2の内容を増加
または減少するために、ポジティブ、ネガティブまたは
零の値として増加分Ｑを第２アキュムレータac2に供給
する。増加分Ｑの値は、校正信号siの値に比べると小さ
い。前記したようにデジタル信号処理では、一般に−１
〜＋１の範囲の数値が、可聴周波数帯での信号レベルに
対して用いられ、可能な最大分解能に対応する、二進法
でのビットの数が使用される。例えば、アドレスワード
Ｉが２ビットの場合、増加分Ｑに対する四つの異なる値
（即ちＱ＝2-13、2-14、2-15、2-16）を呼出すのに用い
ることができ、それら増加分はアキュムレータac2に供
給される。＋１〜−１の範囲で変化することができる校
正信号siは、範囲制限ワードＢによって、より狭い値の
範囲（即ち−2-2から＋2-2の範囲）に制限される。
次に示されているのは、si、fi、Ｂ、及びｂに基く増
加分Ｑに対する値を形成するためのファンクション・テ
ーブルである。
（発明の効果） この発明によって、原信号またはクワドラチュア信号
対の中に、非変調搬送波または簡単には検出できない副
搬送波が存在しても、同期信号及びクワドラチュア信号
を正確に校正することができる。
【図面の簡単な説明】
第１図は従来の低IF変換回路のブロック図、第２図は基
本的なエラーを表す、エラーを含むコサインまたはサイ
ン形状のクワドラチュア信号対、及びこれに関する校正
されたクワドラチュア信号対のアナログ表示、第３図は
同期信号とクワドラチュア信号経路内の校正回路一実施
例を示すブロック図、第４図は第４図で示されたクワド
ラチュア信号エラーの結果的な効果のアナログ表示、第
５図は値決定とエラー検出段の一実施例を示すブロック
図、第６図は最高値検出器の一実施例を示すブロック
図、第７図はこの発明による校正回路の一実施例を示す
ブロック図、第８図は非線形コントローラの一実施例を
示すブロック図である。 ad1〜ad4、及びa1〜a4……加算器、md・ma……マルチプ
ライア、d1・d2……ディレイ素子、m1〜m4……最大値検
出器、n1・n2……最小値検出器、sb1〜sb6……減算器、
r1〜r4……コントローラ、ws……値決定部、fs……エラ
ー検出部、c1・c2……コンパレータ、rr……インクリメ
ント・メモリ。

Claims (10)

    【特許請求の範囲】
  1. 【請求項１】同期信号（＝ｕ信号）及びクワドラチュア
    信号（＝ｖ信号）より構成されるデジタル信号対（ｕ、
    ｖ）に対して用いられる校正回路において、 （イ）同期オフセット校正信号（ｕ＝校正信号）（su）
    及びクワドラチュアオフセット校正信号（＝ｖ校正信
    号）（sv）が供給されるオフセット校正部（oc）と； （ロ）位相校正信号（sp）及び増幅度校正信号（sg）が
    各々供給される、位相校正部（pc）及び増幅度校正部
    （gc）と； （ハ）値決定部（ws）であって、 ・同期最小値（＝ｕ最小値）（un）を形成する第１最小
    値検出器（n1）、及び同期最大値（＝ｕ最大値）（um）
    を形成する第１最大値検出器（m1）を含み、前記n1及び
    m1に対して同期信号経路（Ｕ）からｕ信号（ｕ）を供給
    し、及び ・クワドラチュア最小値（＝ｖ最小値）（vn）を形成す
    るための第２最小値検出器（n2）と、クワドラチュア最
    大値（＝ｖ最大値）（vm）を形成するための第２最大値
    検出器（m2）と、前記ｕ最小値の発生と同時に第１ホー
    ルドクワドラチュア値（＝ホールドｖ値）（vh1）を格
    納する第１ホールド回路（h1）及びｕ最大値の発生と同
    時に第２ホールドクワドラチュア値（vh2）を格納する
    第２ホールド回路（h2）を含み、前記n2、m2、h1及びh2
    に対してｖ信号（ｖ）をクワドラチュア信号経路（Ｖ）
    から供給する； （ニ）以下の信号を発生するエラー検出部（fs）、 ・ｕ最大値（um）及びｕ最小値（un）から、第１加算器
    （a1）を用いて得られる同期オフセットエラー信号（＝
    ｕオフセット信号）（uf）と、 ・ｖ最大値（vm）とｖ最小値（vn）から第２加算器（a
    2）を用いて得られるクワドラチュアオフセットエラー
    信号（＝ｖオフセット信号）（vf）と、 ・被減算数としての第２ホールドクワドラチュア値（vh
    2）と減算数としての第１ホールドクワドラチュア値（v
    h1）を用いて、第１減算器（sb1）より得られる位相エ
    ラー信号（pf）と、 ・被減算数としてのｕ最大値（um）と減算数としてのｕ
    最小値（un）を用いて、第２減算器（sb2）より得られ
    る同期増幅度値（＝ｕ増幅度）（ua）と、 ・被減算数としてのｖ最大値（vm）と減算数としてのｖ
    最小値（vn）を用いて、第３減算器（sb3）より得られ
    るクワドラチュア増幅度値（＝ｖ増幅度）（va）と、及
    び ・被減算及び減算入力にｖ増幅度（va）及びｕ増幅度
    （ua）が各々供給され、増幅度コンパレータとして用い
    られる第４減算器（sb4）によって得られる増幅度エラ
    ー信号（af）；及び （ホ）前記ｕオフセット信号（uf）が供給され前記ｕ校
    正信号（su）を生成する第１コントローラ（r1）と、前
    記ｖオフセット信号（vf）が供給され前記ｖ校正信号
    （sv）を生成する第２コントローラ（r2）と、前記位相
    エラー信号（vf）が供給され前記位相校正信号（sp）を
    生成する第３コントローラ（r3）と、前記増幅度エラー
    信号（af）が供給され前記増幅度校正信号（sg）を生成
    する第４コントローラ（r4）、 以上（イ）〜（ホ）を具備することを特徴とする校正回
    路。
  2. 【請求項２】前記第１最小値検出器（n1）は、信号入力
    に前記ｕ信号（ｕ）が第１インバータ（i1）を介して供
    給され、出力が第３インバータ（i3）を介して出力され
    る第３最大値検出器（m3）を含み、及び前記第２最小値
    検出器（n2）は、信号入力に前記ｖ信号（ｖ）が第２イ
    ンバータ（i2）を介して供給され、出力が第４インバー
    タ（i4）を介して出力される第４最大値検出器（m4）を
    含むことを特徴とする請求項１記載の校正回路。
  3. 【請求項３】前記最大値検出器（m1〜m4）の中の少なく
    とも一つは、 最大値（sm）を格納し、第１リセット信号（rs1）によ
    ってリセット可能な最大値メモリと； 前記最大値（sm）が増加したとき、検出信号（di）を送
    出する手段；及び （イ）減算入力には前記最大値（sm）が共に供給され、
    被減算入力には入力信号（se）及びプリセット値（s1）
    が各々供給される第５減算器（sb5）及び第６減算器（s
    b6）と、（ロ）前記第５減算器（sb5）及び第６減算器
    （sb6）の出力に各々接続される第１コンスタント・マ
    ルチプライア（ma）及び第２コンスタント・マルチプラ
    イア（md）、及び（ハ）第１及び第２入力（１、２）が
    前記第２コンスタント・マルチプライア（md）及び前記
    第１コンスタント・マルチプライア（ma）の出力に各々
    接続され、前記第５減算器（sb5）から出力される前記
    検出信号（di）を切り替え信号として入力し、第５減算
    器（sb5）の出力が零より小さいとき前記第１入力
    （１）を出力し、第５減算器（sb5）の出力が零以上の
    とき前記第２入力（１）を出力する第１電子スイッチ
    （sw1）、以上（イ）、（ロ）、（ハ）を含む追従部（n
    s）； を具備することを特徴とする、請求項２記載の校正回
    路。
  4. 【請求項４】前記最大値メモリは第１アキュムレータ
    （ac1）であり、前記第１アキュムレータ（ac1）は、第
    １デュレイ素子（z1）と、一方の入力が前記第１電子ス
    イッチ（sw1）の出力に接続され他方の入力が前記第１
    ディレイ素子（z1）の出力に接続された第３加算器（a
    3）とを含み； 前記デイレイ素子（z1）は前記第３加算器（a3）の出力
    に接続される入力と、最大値（sm）を供給する出力とを
    有し、第１リセット信号（rs1）によりクリアすること
    ができることを特徴とする請求項３記載の校正回路。
  5. 【請求項５】前記オフセット校正部（oc）は、第１入力
    には未校正ｕ信号（ｕ′）及び未校正ｖ信号（ｖ′）が
    各々供給され、第２入力にはｕ校正信号（su）及びｖ校
    正信号（sv）が各々供給される第１加算器（ad1）及び
    第２加算器（ad2）を具備し、前記第１及び第２加算器
    の出力はオフセットが校正されたｕ信号（uo）及びオフ
    セットが校正されたｖ信号（vo）を各々供給することを
    特徴とする請求項１記載の校正回路。
  6. 【請求項６】前記位相校正部（pc）は第３加算器（ad
    3）及び第１マルチプライア（mp）を含み、 前記第３加算器（ad3）の第１及び第２入力は、好適に
    オフセットが校正されたｖ信号、及び前記第１マルチプ
    ライア（mp）の出力信号が各々供給され； 前記第１マルチプライアの第１及び第２入力には、位相
    が校正されたｕ信号（up）としても機能し好適にオフセ
    ットが校正されたｕ信号、及び位相校正信号（sp）が各
    々供給され；及び 前記第３加算器（ad3）の出力は位相が校正されたｖ信
    号（vp）として機能することを特徴とする請求項１記載
    の校正回路。
  7. 【請求項７】前記増幅度校正部（gc）は、第４加算器
    （ad4）及び第２マルチプライア（mg）を含み、 前記第４加算器及び第２マルチプライアの第１入力に
    は、好適にオフセットと位相が校正されたｖ信号が共に
    供給され； 前記第４加算器の第２入力は前記第２マルチプライアの
    出力に接続され、第２マルチプライアの第２入力には増
    幅度校正信号（sg）が供給され； 前記第４加算器の出力は増幅度が校正されたｖ信号（v
    g）として機能し；及び 前記増幅度校正部（gc）を変化しないで伝送する前記好
    適にオフセット及び位相が校正されたｕ信号は、増幅度
    が校正されたｕ信号（ug）として機能し；以上を特徴と
    する請求項１記載の校正回路。
  8. 【請求項８】前記４つのコントローラ（r1〜r4）の内、
    少なくとも一つのコントローラは、 エラー信号（fi）、ブロッキング信号（ｂ）、アドレス
    ワード（Ｉ）、範囲制限ワード（Ｂ）、及びこのコント
    ローラの出力から供給される校正信号（si）が供給され
    る制御回路（st）；及び 第２リセット信号（rs2）によってクリアすることがで
    き、データ入力が前記制御回路（st）の出力に接続さ
    れ、前記校正信号（si）を意味する内容を格納する第２
    アキュムレータ（ac2）、 を具備することを特徴とする請求項１記載の校正回路。
  9. 【請求項９】前記制御回路（st）は、 アドレアス・ワード（Ｉ）を供給することによって内容
    を読み出すことができ、各アドレスに対応する内容をエ
    ラー信号（fi）によって各ポジションが決定される第２
    電子スイッチ（sw2）の第１入力（１）に直接供給し、
    前記各アドレスに対応する内容を第５データインバータ
    （i5）を介して第２電子スイッチ（sw2）の第２入力
    （２）に供給するインクリメント・メモリ（rr）と、こ
    こで前記第２電子スイッチ（sw2）の各ポジションは前
    記エラー信号（fi）の符号により決定し； 減算入力には前記範囲制限ワード（Ｂ）が直接供給さ
    れ、被減算入力には前記校正信号（si）が供給される第
    １コンパレータ（c1）と、被減算入力には前記範囲制限
    ワード（Ｂ）が第６インバータ（i6）を介して供給さ
    れ、減算入力には前記校正信号（si）が供給される第２
    コンパレータ（c1）と、 ２つの入力には前記エラー信号（fi）及び前記第１コン
    パレータ（c1）からの出力が各々供給される第1ANDゲー
    ト（g1）と； 反転入力である一方の入力には前記エラー信号（fi）が
    供給され、非反転入力である他方の入力には前記第２コ
    ンパレータ（c2）からの出力が供給される第2ANDゲート
    （g2）；及び その出力が第３電子スイッチ（sw3）を制御するORゲー
    ト（ｏ）を具備することを特徴とし、 前記第３電子スイッチ（sw3）の第１及び第２入力
    （１、２）には、データ値“0"及び前記第２電子スイッ
    チ（sw2）からの出力信号が各々入力され、前記第３電
    子スイッチ（sw3）の出力は前記第２アキュムレータ（a
    c2）のデータ入力に接続され、前記ORゲート（ｏ）の入
    力はブロッキング信号（ｂ）と第１及び第2ANDゲート
    （g1、g2）の出力が各々供給される請求項８記載の校正
    回路。
  10. 【請求項１０】前記デジタル信号対（ｕ、ｖ又はｕ′、
    ｖ′）は、第1RFミキサ（hm1）と、第2RFミキサ（hm2）
    と、発振周波数がRF信号（hf）の有用な帯域の中にある
    が実際の搬送波周波数から所定の間隔だけ分離されてい
    る局部発振器（lo）とを有する低IF変換回路から得られ
    ることを特徴とする請求項１乃至９の一つに記載の校正
    回路。
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