JPH0230237A - デジタル・クワドラチュア信号対校正回路 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 （産業上の利用分野） この発明は、同期信号とクワドラチュア信号から構成さ
れるデジタル・クワドラチュア信号対の校正回路に関す
る。

（従来の技術） アナログまたはデジタル・クワドラチュア信号対は、二
つの信号が一つの搬送波で伝送される場合、即ち通常の
カラーテレビジョンの標準方式または、デジタル・クワ
ドラチュア振幅変調によって伝送される場合に用いられ
るが、ある単一側波帯変換方式または、レーダ信号のデ
ジタル処理において、信号が異なる周波数に変換される
場合、即ち任意に変調された信号の低ＩＦ変換に益々用
いられるようになった。この発明による校正回路は、角
度変調信号に対して有益に使用されることもできる。

これら全ての場合において、二つのクアドラチュア信号
成分の正確な処理は、アナログまたはデジタル・クワド
ラチュア信号対の各周波数成分が全く同じ増幅度であり
、位相差が正確に　９０″である場合に可能となる。ア
ナログ・クワドラチュア　ミキシングによって、クワド
ラチュア信号対が受信端で形成される低ＩＦ方式におい
て、二つの信号経路での避けられない不整合によ、つて
、許容できない妨害となる変位を生じる。

これに対する対策は、クワドラチュア信号対の各増幅度
及び位相におけるエラー即ち、妨害要素を検出し、それ
らエラーから校正信号を取出し、出来る限りエラーが除
去されることができる適切な検出器を有する校正回路で
ある。アナログ・クワドラチュア信号対についての、こ
のような校正回路は、ＲＦテレビジョン信号がベースバ
ンドに変換される低ＩＦ変換についての出願ＥＰ−Ａ　
　１２２　６５７　（謡ＵＳ−Ａ　　４６３３　３１５
）の中で説明されている。

アナログからデジタルへの信号変換処理は、このような
りワドラチュア信号対に対して非常に有益である。これ
はこの信号処理によって、二つの信号経路での、異なる
経年変化率、異なる温度による影響、調整での変化、異
なる内的または外的妨害、有用な信号のクロスカップリ
ングなどの非対称性の大部分が除去され、またデジタル
技術を応用することによって、複雑なフィルタ及びアナ
ログ技術ではほとんど実現不可能な処理回路を用いるこ
とができるからである。しかしデジタル技術を応用する
ことによる利点は、デジタルψクワドラチュア信号対の
精度が、更に厳しい要求を満たした場合にのみ生じる。

この目的に使用する複雑な校正回路に、デジタル技術を
用いることによって利点が生じる。位相及び増幅度の校
正のためのこのような校正回路は開示されている。例え
ば、ＥＰ−Ａ　　２３７　５９０　（−米国出願番号０
７１０２２、８３３−ＩＴＴ　ｃａｓｅ　Ｓ、Ｍｅｈｒ
ｇａｒｄｔ１８）である。各校正信号はクワドラチュア
構成要素の一方に制御回路によって、エラー信号から得
られた校正要素を掛けることによって形成され、また各
校正信号は、加算器と減算器によって、各クワドラチュ
ア構成要素に加算及び、構成要素から減算される。

（発明が解決しようとする課題） あらゆる校正回路における問題は、エラー信号の組成で
ある。複合カラー信号のように、画像搬送波としても利
用されるＲＦ搬送波が、各画像走査線内の水平同期パル
スの間に限定された増幅度で伝送され、またバースト信
号に関してＲＦ搬送波が画像走査線上に、この時間内に
おいて振幅と位相が正確に定義された色差信号副搬送波
と共に変調された場合、変位の測定は簡単である。バー
スト信号によって定義されるクワドラチュア信号対は、
一定周波数で回転する一定長のベクトルを表す。

従って、同期信号中の画像搬送波、及びバースト信号中
の色差副搬送波は、低ＩＦ変換とカラー信号処理で参照
として用いられる。低ＩＦ変換の間の、例えば位相エラ
ーは同期信号にクワドラチュア信号を掛けることによっ
て決定され、増幅度エラーは同期信号とクワドラチュア
信号の増幅度の２乗平均値を比較する（差を取る）こと
によって決定される。しかし、搬送波または副搬送波に
よって伝送されない信号が低ＩＦ変換される間では、こ
の種のエラー信号の形成は不可能である。

それはクワドラチュア信号対によって構成される結果は
常に変調され、定義された参照値を含むときが無いから
である。

即ち、特許請求の範囲に示されるように、原信号または
クワドラチュア信号対の中に、非変調搬送波または簡単
には検出できない副搬送波が存在しても、同期信号及び
クワドラチュア信号を正確に校正することができるデジ
タル・クワドラチュア信号対に使用する校正回路を提供
することが、この発明の目的である。

（課題を解決するための手段と作用） この発明は、エラー信号が発生する回路に供給される、
エラーを含んだクワドラチュア信号対ｕ１Ｖは、位置と
軸比がクワドラチュア信号対ｕ、、■のエラーによって
決定する、十分高い周波数で回転する場合の、極で示さ
れ回転し、結果として生じるものと考えられるという認
識に基いている。

このようなエラーが無い場合は、座標原点を中心とする
真円が得られる。原点を中心とする理想的な円からの実
際の楕円の変位を確認し、軌跡のエラー特性を決定する
ことによって、これに関連するコントローラを通過した
後、同期及びクワドラチュア信号経路Ｕ、Ｖの各校正回
路を供給する、避けられないエラー信号を検出すること
ができる。

各エラーはまた、フィードバックを含まないシステムに
よって補償することができる。しかし、コントローラ構
成により、非線形システムを含む簡単なシステムを採用
することができる。一般にコントローラは、ローパスフ
ィルタまたは積分器を包含する。これらローパスフィル
タは、制御信号として低周波及び直流成分を通過させる
一方、短時間または継続的な妨害として見なされる高周
波を抑制する。

（実施例） 以下に添付図面を参照して、本発明によるデジタル・ク
ワドラチュア信号対の校正回路の一実施例について詳細
に説明する。

第１図に概略的に示される低ＩＦ変換回路は、アンテナ
で受信されたＲＦ信号ｈｆを直接、ベースバンドに変換
するクワドラチュア・ミキサーｑｍを含む。デジタル同
期信号（＝ｕ信号）ｕ′及びデジタル・クワドラチュア
信号（ｖ信号）■　は、各々第１　　Ａ／Ｄ変換変換器
及１第２Ａ／Ｄ変換器ｗ２によって形成され、システム
クロック（図に示されていない）が一般にデジタル化を
制御する。アンテナから伝送されるＲＦ信号ｈｆは、Ｒ
Ｆバンドパスフィルタｂｐによっておおよそ選択され、
プリアンプＶＶによって出来る限り少ない歪みでクワド
ラチュア・ミキサーｑｍによってベースバンドに変換さ
れるように、充分増幅される。

クワドラチュア・ミキサーｑｍは、入力がプリアンプｖ
ｖの出力に接続される第１　　ＲＦミキナ−ｈｍｌ及び
第２　　ＲＦミキサーｈｍｌを含む。

二つのＲＦミキサーの搬送波入力は、局部発振器１ｏの
０″出力及び９０°出力に各々接続される。

局部発振器ｌＯの許容できる温調波は、ＲＦバンドパス
フィルタｂｐの選択能力に依存しており、望まないチャ
ンネルからのミキサー信号がこのバンドパスフィルタ内
の有用なベースバンドに混入してはならない。このこと
はＲＦミキサーｈｍ１、ｈｍ２のリニアリティについて
も当てはまり、ミキサーが誘起する妨害周波が有用な帯
域に発生してはならない。二つのＲＦミキサの出力は、
ローパスフィルタｔ１、ｔ２とベースバンド増幅器ｂ　
ｖ　１、ｂ　ｖ　２ヲ通１し、このベースバンド増幅器
の出力は、各々アナログＵ信号とアナログＶ信号である
。

低ＩＦ変換処理において、局部発振器１０の周波数は、
ＲＦチャンネルの周波数帯の中にある。

この発明の校正回路では、局部発振器１ｏの周波数がＲ
Ｆ搬送波の周波数付近に設定されなければならない。例
えば可聴周波の場合、低周波に変換された搬送波の周波
数は　１０ｋＨｚ　　である。

この値はＦＭステレオ信号に対して有益である。

それは増幅度及び位相に残されたどのようなエラーも復
調の後では、２０　ｋ　Ｈｚで信号を干渉させることに
なり、それらは和信号またはステレオ差信号のどちらの
中にも存在しない。

第２図では、校正されたＵ信号ｕｃ及び校正されたＶ信
号ｕｖ（点線で示した曲線）と同様に、未校正のＵ信号
Ｕ′及び未校正のＶ信号Ｖ′が位相角度アルファの関数
としてアナログ表示されている。この図では、未校正の
クワドラチュア信号対ｕ’　　ｖ’の絶対的増幅度及び
絶対的位相は意味を持たないと想定している。即ち、位
相エラーと増幅度エラーは、未校正Ｕ信号Ｕ′と参照さ
れる。したがって信号Ｕ′は参照信号と見なされる。

増幅度エラー及び位相エラーは、未校正Ｖ信号Ｖ′にお
いてのみ発生する。

この簡単ではあるが十分有効な方法は、以下の説明にお
いても保持されている。勿論、未校正Ｖ信号Ｖ′が参照
信号と見なされ、増幅度及び位相の校正が、未校正Ｕ信
号Ｕ　に関してのみ行われる校正方法もまた有効である
。コヒーレントな変調が採用される場合、未校正Ｖ信号
と未校正Ｖ信号の両方に、位相エラー及び（または）増
幅度エラーが生じるであろう。未校正Ｕ信号Ｕ′及び未
校正Ｖ信号Ｖ′は、校正回路によって位相と増幅度が校
正されなければならない。

第２図で示されるエラーは、未校正Ｕ信号Ｕ′における
同期オフセットエラーｄｕ、未校正■信号Ｖ′における
、クワドラチュア・オフセ・ットエラーｄｖ、位相エラ
ーｄｐ、及び実際のゲインエラーによる増幅度エラーｄ
ｇである。参照文字りは、Ｕ及びＶ信号の所望の増幅度
を意味し、この増幅度は、低ｌＦ嚢換装置におけるＲＦ
搬送波の増幅度に比例する。増幅度エラーｄｇを含む未
校正Ｖ信号Ｖ′の増幅値は、従って　ｈ　（１＋ｄｇ）
となる。

増幅度エラーｄｇの原因は、局部発振器の二つの信号が
異なるレベルを持ち、また二つのＲＦミキサーｈ　ｍ　
１　、ｈ　ｍ　２と二つのローパスフィルタｔ１、ｔ２
と二つのベースバンド増１器ｂｖ１、ｂｖ２、及び二つ
のＡ／Ｄ変換器Ｗ１、Ｗ２のゲインが各々異なるからで
ある。従って、総合ゲインエラーは容易に１０％　の増
幅度エラーとなり得る。

位相エラーｄｐの原因は、主に局部発振器ｌＯから出力
される二つの信号間の位相差が正確に９０°ではないか
らである。

オフセットエラーｄｕＳｄｖは、デジタル化される前の
段階でのＡ／Ｄ変換器とＤＣ結合部によって生じる。し
かし、ＡＣ結合が採用された場合でも、オフセットに似
たエラーに対して注意が必要である。非常に低い遮断周
波数をもった交流増幅器は、交流電圧増幅器によって圧
縮されてはいるが、信号中にある低周波成分が減ぜられ
た直流増幅器と考えられる。これは、信号に依存し、時
間と伴に徐々に変化するオフセット電圧の追加に対応す
る。従って、ハイゲインを得るために必要な交流電圧増
幅器もまた、オフセットエラーｄｕ、ｄｖに対して影響
がある。

第２図では、位相エラーａｐが、未校正Ｖ信号Ｖ′の校
正されたＶ信号ｖｃに対して遅れた値として示されてい
る。未校正Ｕ信号Ｕ′及び校正されたＵ信号ＵＣはコサ
イン波信号として示されているので、校正されたＶ信号
ｖｃはサイン波の形で変化する。

復調された信号を処理するシステムと異なり、角度変調
された信号の低ＩＦ変換を含むシステムでは、ここで述
べたオフセットエラーを含むすべてのエラーは、多くの
場合復調された信号における非線形歪みとなる。局部発
振器１ｏの適切な周波数の選択によって、一定の妨害信
号は、有用な信号の周波数帯以外の妨害とならない帯域
へ移すことができる。しかし、有用な信号の伝送中に生
じる歪みを減少することはできない。従ってこの対策と
しては、エラーを含むクワドラチュア信号対ｕ′　　ｖ
′を校正する方法だけである。

システムがデジタル化構成の場合、正確なエラーの７ｉ
ｐｌ定は常にＡ／Ｄ変換器の後で行われるべきである。

これによってＡ／Ｄ変換器のエラーもまた校正される。

Ａ／Ｄ変換器の前段にアナログ回路によって信号の校正
をすることができ、またＡ／Ｄ変換器の後段に、デジタ
ル回路によって校正することもできる。

しかしアナログ校正回路は、校正または制御信号の角Ｄ
／Ａ変換を必要とし、デジタル校正システムではこの必
要がない。従って以下に示す方法は、デジタル校正回路
を参照する。この回路は特に加算器とマルチプライヤで
構成される。デジタル校正回路に供給される信号または
データについて、２の補数コードを使用することは有益
である。

第２図の未校正りワドラチュア信号対Ｕ′Ｖ′は、次に
示す式（１）及び（２）によって示される。

ｕ′ｍｌＩｈ＠ｃｏｓａ１ｐｈａ＋ｄｕ（１）ｖ’　　
−（１＋ｄｇ）ｈ−ｓｌｎ（ａｌｐｈａ＋ｄｐ）＋ｄｖ
　　（２）ここで、ａｌｐｈａ二ＦＭ信号の実際の変調
を含む時間依存位相 ｈ（＞０）：前記したＵ及びＶ信号の所望の増幅度 ｄｕ、　ｄｖｓ　ｄｐｓ　ｄｇ　’前記したクワドラチ
ュア信号エラー 第３図は適切な校正信号が適用された場合に・全てのク
ワドラチュア信号エラーを除去できる・理想的な校正回
路の略図である。理想的校正回路の出力に現われている
クワドラチュア信号対ＵＶ　は十分に校正された所望の
クワドラチュア信号対ｕｃ、ｖｃである。第２図で示さ
れるクワドラチュア信号エラーを完全に除去するために
、式（１）及び（２）から得られる次の校正信号が必要
である。

一同期オフセット校正信号；Ｕ校正信号、ｕ−−ｄｕ −りワドラチュア・オフセット校正信号；Ｖ校正信号、
　５ｖ−−ｄｖ −位相校正信号、 Ｓｐ”−（１＋ｄｇ）ｓ　ｔｎ　　ｄｐ、及び−増幅度
校正信号、 ８ｇ−−１＋１／　（１＋ｄｇ）　　・ｃｏｓ　　ｄ１
）。

例えば、クワドラチュア信号対ｕ′　　ｖ′を校正する
従来の方法は、 一同期オフセットエラーｄｕを校正するための未校正Ｕ
信号Ｕ′のＤＣ成分、 一りワドラチュア・オフセットエラーｄｖを校正するた
めの未校正Ｖ信号Ｖ′のＤＣ成分、−位相エラーｄｐを
校正するための未校正りワドラチュア信号対をに掛合わ
せて得られるＤＣ成分、 一増幅度エラーｄｇを校正するための、未校正りワドラ
チュア信号対ｕ′　　ｖ′から得られる用語　ｕ１２−
ｖ′２　　または　ｌｕ’１−１ｖ’のＤＣ成分、 である。

各々関連する三角関数において、これらの項の成分は加
数を形成し、その加数は、校正されるべきエラーの奇関
数を表し、制御システムにおいてこの加数は、各校正信
号ｓｕ、５ｖＳＳｐ、Ｓｇに正しい意味で影響を与える
。このようなシステムは変調されていない搬送波によっ
て適切に動作が、前記した項で、搬送波の変調は、付加
的ＤＣ成分を生じ、それはクアドラチュア・エラーによ
って決定されるＤＣ成分に重畳され、校正回路の誤差の
原因となる。誤差は最悪の場合、クアドラチュア・エラ
ーを減少させるかわりに増加・させる。

低ＩＦ変換の間に、変換されるチャンネルの周波数スペ
クトルのスペクトル線が直接　ＯＨｚまで変換される場
合、このスペクトル線はベースバンド、即ち未校正りワ
ドラチュア信号対ｕ　’　　　Ｖ　’におけるＤＣ成分
として現れるであろう。また、このスペクトル線はオフ
セットエラーのように、オフセット校正部で誤って校正
されるであろう。

この発明を特徴づける校正システムは上述したことの代
わりに、クワドラチュア信号対の適切に選択された値を
用い、それら値は角度変調から影響を受けないという本
質的な利点がある。これは第４図用いてこれより説明さ
れる。

上述した中では、クワドラチュア信号エラーは、第１及
び第２　　Ａ／Ｄ変換器Ｗ１、Ｗ２の出力から、直接前
ることができる未校正りワドラチュア信号対ｕ　／　　
　ｖ　／を参照した。

次の校正回路は、異なる校正部ｏｃＳｐｃ。

ｇｃを有する同期信号経路Ｕ及びクワドラチュア信号経
路Ｖを包含し、それら経路内で未校正りワドラチュア信
号対ｕ′　　ｖ′が校正される。この出力には更に、次
の処理に用いられるクワドラチュア信号対ｕ　　　ｖ　
　が発生いている。校正動作にしたがってこの信号対は
、望ましく校正されたクワドラチュア信号対ｕｃ、ｖｃ
かまたは、残留する、即ち変化しなかったクワドラチュ
ア信号エラーを含む信号対どなり得る。以下の説明では
、クワドラチュア対・信号経路Ｕ、Ｖから得られる信号
（よ、クワドラチュア信号エラーを含むクワドラチュア
信号対Ｕ、Ｖであると想定している。

クワドラチュア信号対Ｕ、Ｖの二つの成分が、結果とし
てデカルト座標上に解明され、またクワドラチュア信号
エラーがない場合、結果の軌跡は、中心Ｍが座標系の原
点に一致する半径ｈ　の円となる（第４ａ図参照）。オ
フセットエラーｄｕ。

ｄｙは結果として、原点からの中心Ｍ　の変位となるが
軌跡は円のままである（第４ｂ図参照　二二で　ｈ−１
）。

増幅度エラーｄｇの軌跡は、■増幅度が、１に正規化し
たＵ増幅度の半分しかない楕円形となる（第４Ｃ図参照
）。

位相エラーｄｐもまた楕円軌跡となるが、この楕円の軸
はこの座標に関して回転している。軸の回転に加えて、
位相エラーはこの軸の長さを変化させている（第４ｄ図
参照）。

全てのエラーが同時に存在する場合、これらの影響は互
いに重畳される。これら全てのエラーが第４ｅ図に示さ
れており、Ｕ増幅度りは値１に正規化されている。回転
した楕円の中心Ｍの座標は、ｕ−−０，５ｖｍ−０，１
２５である。二つの座標ｕ、ｖに関する極値は、 同期信号最大値（ｍ　ｕ最大値）　　ｕｍ、同期信号最
小値（−ｍ　ｕ最小値）　　ｕｎ、クワドラチュア最大
値（ｍ　ｙ最大値）　　ｖｍ。

クワドラチュア最小値（−ｖ最小値）　　ｖｎ０軌跡上
の点Ｐ１もまた示されており、この点でＵ最小値ｕｎが
発生し、軌跡上の点Ｐ２ではＵ最大値ｕｎが発生する。

これに夫々属するＶの値は、第１及び第２クワドラチユ
アホールド直（−ホールドＶ値）　　ｖｈｌ及びｖｈ２
である。

第４ｅ図のこれら特定な軌跡の値から、二つの式（１）
及び（２）に対する次の値が、式の変形によって決定さ
れる。

ｕｎ−−ｈ＋ｄｕ　　　　　　　　　　　　（３）ｕｍ
−ｈ＋ｄｕ　　　　　　　　　　　　　（４）ｖｎ−−
ｈ　（１＋ｄｇ）＋ｄｖ　　　　　　（５）ｖｍ−ｈ　
（１＋ｄｇ）＋ｄｖ　　　　　　　（６）ｖｈｌ＝−ｈ
　（１＋ｄｇ）ｓ　ｉｎ　　ｄｐ＋ｄｖｖｈ２−ｈ　（
１＋ｄｇ）ｓ　ｉ　ｎ　　ｄｐ＋ｄｖこれらの式の適切
な組合わせによって、次の式が得られる。

ｕｎ＋ｕｍ−２ｄｕ　　　　　　　　　　（９）ｖｎ＋
ｖｍ−２ｄｖ　　　　　　　　　（１０）ｖｈ２−ｖｈ
ｌ＝２ｈ（１＋ｄｇ）ｓ　ｉｎ　　ｄｐｖｍ−ｖｎ−（
ｕｍ＝ｕｍ）ｍ２ｈｄｇ　（１２）式（９）乃至（１２
）は、前記した特定な四つのクワドラチュア信号エラー
に関する、四つの状態式である。これら各々は、補償さ
れるエラーの奇関数を表す。自動制御システムにおける
信号のように、これらの項は、クワドラチュア信号対ｕ
１Ｖが前記した校正回路によって校正されるエラーにつ
いての　Ｓｕｓ　５ＶＳＳｐｓ　ｓｇ　　のような校正
信号を生成する。コントローラの構造自体は、ここであ
まり問題ではない。

軌跡は、軌跡についての特性値の信頼できる概算値を得
るために、十分記述されな１ブればならない。このこと
は、搬送波の周波数に関して、局部発振器１０の十分に
高い周波数オフセットによってなされる。角度変調は軌
跡の位置には影響しない。

コントローラによって発生した校正信号は、第３図で示
される校正回路に供給される。オフセット校正部ＯＣに
おいて、同期オフセット校正信号（−Ｕ校正信号）ＳＵ
及びクワドラチュア・オフセット校正信号（−Ｉｌｌ　
Ｖ校正信号）ｓｖは、第１加算器ａｄｌの一方の入力、
及び第２加算器の一方の入力に各々供給される。これら
加算器の他方の入力は、未校正Ｕ信号Ｕ′及び未校正Ｖ
信号Ｖ′が夫々供給される。

位相校正信号ｓｐは第１マルチプライヤｍｐの一方の入
力に供給され、他方の入力は第１加算器ａｄｌの出力に
接続される。第１マルチプライヤｍｐの出力は第３加算
器ａｄ３の一方の入力に接続され、ａｄ３の他方の入力
は第２加算器ａｄ２の出力に接続される。従って、位相
校正部ｐｃは信号の通過方向に従って、オフセット校正
部ＯＣの次に位置する。

第３図における最終部は、増幅度校正部ｇｃである。増
幅度校正部ｇｃは第２マルチプライヤｍｇ及び第４加算
器ａｄ４によって校正され、ａｄ４の一方の入力は第２
マルチプライヤの出力に接続される。第４加算器の他方
の入力と第２マルチプライヤｍｇの一方の入力は、第３
加算器ａｄ３の出力に接続され、第２マルチプライヤｍ
ｇの他方の入力は増幅度校正信号ｓｇが供給される。オ
フセットが校正されたＵ信号ＵＯは、位相及び増幅度校
正部ｐｃ、ｇｃを変化することなく通過する。

第３図に示される構成において、オフセット校正部ＱＣ
の出力はオフセットが校正されたＵ信号ＵＯ，及びオフ
セットが校正されたＶ信号ｖｏであり、位相校正部ｐｃ
の出力は位相が校正されたり信号ｕｐ、及び位相が校正
されたＶ信号ｖｐであり、これら信号ｕｐ、ｖｐもまた
オフセットが校正されており、増幅度校正部ｇｃの出力
は、増幅度が校正されたり信号ｕｇ及び増幅度が校正さ
れた信号ｖｇであり、これら信号ｕｇ　ｓ　ｕ　Ｖもま
たオフセット及び位相が校正されている。各校正回路に
おいて、校正信号はエラーが存在しないとき零であり、
校正信号が零に設定された場合、各校正回路は影響を及
さなくなり、各クワドラチュア信号対を変化することな
く通過させる。

第５図では、値決定部ｗｓ及びエラー検出部ｆｓが、式
（９）乃至式（１２）により軌跡の特性値から各エラー
信号を得る方法が示されている。

Ｕ信号Ｕは第１最小値検出器ｎ１、及び第１最大値検出
器ｍ１の入力に接続され、それらｎ１、ｍｌの出力は各
々Ｕ最小値ｕｎ及びＵ最大値ｕｍである。

■信号■はホールド回路ｈ１の入力に供給される。ホー
ルド回路ｈ１の制御入力は第１検出信号ｄ１によって駆
動され、出力は第１ホールドＶ値ｖｈｌである。またＶ
信号Ｖは、制御入力が第２検出信号ｄ２によって駆動さ
れる第２ホールド回路ｈ２の入力に供給される。第１及
び第２検出信号ｄ１、ｄ２は第１最小値検出器ｎ２及び
第２最大値検出器ｍ１から各々出力される。■信号Ｖは
また、第２最小値検出器ｎ２及び第２最大値検出器ｍ２
に供給され、それら検出器の出力は、各々Ｖ最小値ｖｎ
及びＶ最大値ｖｍである。

第１及び第２最小値検出器は、第３最大値検出器ｍ３及
び第４最大値検出器ｍ４として設計することもできる。

この場合信号入力には、Ｕ信号Ｕが第１インバータ１１
を介して供給され、またＶ信号Ｖが第２インバータ１２
を介して供給され、出力が第３インバータｉ３及び第４
インバータｉ４を介して出力される。

第５図のエラー検出部ｆｓにおいて、同期オフセットエ
ラー信号（−Ｕオフセット信号）ｕｆは、Ｕ最小値ｕｎ
及びＵ最大値ｕｍから第１加算器ａ１によって形成され
る。第２加算器ａ２によって、クワドラチュア・エラー
信号（ｖオフセット信号）ｖｆは、■最小値ｖｎ及びＶ
最大値ｖｍから形成される。被減算入力及び減算入力が
、各々第２ホールド■値ｈｖ２及び第１ホールドＶ値ｖ
ｈｌである第１減算器ｓｂｌは位相エラー信号ｐｆを送
出する。

被減算入力及び減算入力に、各々Ｕ最大値ｕｍ及びＵ最
小値ｕｎが供給される、第２減算器ｓｂ２によって、同
期増幅値（ｍ　ｕ増幅値）ｕａが生成される。被減算入
力及び減算入力に、各々Ｖ最大値ｖｍ及びＶ最小値ｖｎ
が供給される。第３減算器ｓｂ３によって、クワドラチ
ュア増幅値（ｖ増幅値）ｖａが生成される。被減算入力
及び減算入力に、各々Ｖ増幅値ｖａ及びＵ増幅値ｕａが
供給される。第４減算器ｓｂ４によって増幅度エラー信
号ａｆが生成される。

前記した減算器は増幅器と入替えることができる。この
場合、減算入力に供給される信号は、インバータによっ
て論理的に反転されなければならない。

Ｕオフセット信号ｕｆは、式（９）の項２ｄｕに相当す
る。■オフセット信号ｖｆは、式（１０）の項２ｄｖに
相当する。位相エラー信号ｐｆは式（１１）の項２ｈ　
（１＋ｄｇ）ｓ　ｉｎ　　ｄｐ　　に相当する。増幅度
エラー信号ａｆは式（１２）の項２ｄｇに相当する。

第６図は最大値検出器の好適実施例を示すブロック図で
ある。入力信号ｓｅは第５減算器ｓｂ５の被減算入力に
供給され、ｓｂ５の減算入力は、第６減算器ｓｂ６の減
算入力及び最大値検出器の出力に接続される。この最大
値検出器の出力は決定される最大値ｓｍを送出する。第
５及び第６減算器の出力は、第１コンスタント会マルチ
プライヤｍａ及び第２コンスタント・マルチプライヤｍ
ｄに各々供給され、これらマルチプライヤの出力は、電
子スイッチｓｗｌの第２入力及び第１入力に接続される
。

第５減算器の出力はまた、最も簡単な場合、出力信号の
サインビットとなる検出信号ｄｉである。

このサインに従って、第１電子スイッチｓ　ｗ　１は第
１ポジション１または第２ポジション２に切替わる。検
出信号ｄｉはまた、第１または第２ホールド回路ｈ１、
ｈ２を駆動するのに用いられる。

第６図においてこれら副回路は、点線で囲まれており、
アナログ・ピーク検出器の場合と似た方法で、追随部ｎ
ｓの出力が入力信号の最大値に追随する。第１及び第２
コンスタント・マルチプライヤｍａ、ｍｄによって、上
昇時間及び下降時間が各々決定する。第６減算器ｓｂ６
の被減算入力にはプリセット値ｓ１が供給される。プリ
セット値ｓ１は、入力信号ｓｅの最大値が負領域にある
とき、遅い減衰追随信号が値Ｏになりつづけるのを防ぐ
ために必要である。

二つのコンスタント・マルチプライヤｍａ。

ｍｄは、供給された信号を小さい値、即ち２の累乗で減
衰する算術的シフトを行うだけである。第２コンスタン
ト・マルチプライヤｍｄにおいて、この減衰は、第１コ
ンスタント・マルチプライヤの場合に比べかなり大きい
ので、減衰時間は上昇追随時間よりもはるかに長い。

第１電子スイッチｓｗｌの出力は、また追随部ｎｓの出
力であり、第３加算器ａ３及び第１ディレィ素子ｚ１よ
りなる第１アキュムレータａｅｌのデータ入力を供給す
る。軌跡の幾らかの回転の後、決定される最大値ｓｍが
ディレィ素子ｚ１に生じる。ディレィ素子ｚ１は、第１
リセット信号によって、定められた初期状態となる。

前記した最大値検出器の利点は、短時間の妨害信号が平
均化され、最大値の形成に対して、はとんど影響しない
という事実である。他の１１１点は、妨害が持続する場
合、正確な最大値ｓｍがディレィ素子ｚ１に格納された
値が大きすぎる場合でも、再び検出されるということで
ある。それは減衰追随の結果として、正確な最大値が、
幾らかの時間の後達成されるからである。

第７図は完全な校正回路のブロック図を示す。

同期信号及びクワドラチュア信号経路Ｕ、Ｖの校正回路
は、第３図のものと同じである。これら回路は制御回路
の一部を構成し、制御回路では、クワドラチュア出力信
号ＵＶ　　がＵ信号Ｕ及びＶ信号Ｖとして、値決定部ｗ
ｓに供給され、関連するエラー信号をエラー検出ｇ５　
ｆ　ｓによって検出する。Ｕオフセット信号ｕｆ及びＶ
オフセット信号ｖｆは第１コントローラ「１及び第２コ
ントローラ「２に各々供給され、それらコントローラの
出力は、Ｕ校正信号ｓｕ及びＶ校正信号ｓｖである。位
Ｆｉｌｌエラー信号ｐｆは、出力が位相校正信号ｓｐで
ある第３コントローラｒ３に供給され、増幅度エラー信
号ａｆは、出力が増幅度校正信号ｓｇである第４コント
ローラｒ４に供給される。

第１及び第２マルチプライヤｍｐ、ｍｇの出力は、位相
校正値ｋｐ及び増幅度校正値ｋｇである。

これら校正値は、各々第３加算器ａ３の一方の入力及び
第４加算器ａ４の一方の入力に供給される。

位Ｆ［］及び増幅度校正値ｋｐＳｋｇ及びこれに関連す
る位相表増幅度校正信号Ｓ１）％Ｓｇは、位相エラーま
たは増幅度エラーがクワドラチュア信号対ｔ４Ｓｖに存
在しない場合、値０をとる。増幅度校正部ｇｃの変形と
して、第４加算器ａ４の代わりにＴＳ２マルチプライヤ
ｍｇが直接Ｖ信号経路に挿入される場合、第４加算器ａ
４を省略することができる。増幅度エラーが無い場合、
増幅度校正信号ｓｇの値は　１　となる。

第８図は、第７図で示される回路に有益に用いることが
できる、非線形コントローラの実施例を示す略図である
。このコントローラは、制御回路ｓｔ及び第２アキュム
レータａｃ２により構成され、これらは第８図で点線で
囲まれている。このコントローラにおて、第２アキュム
レータによって導入された、メモリアレイの内容は、エ
ラー信号ｆｉのサインに依存する増加分Ｑの値によって
増加または減少する。増加分Ｑの異なる値は、アドレス
ワードＩによって番地付けされるインクリメントψメモ
リｒ「から増加分を読み出すことによって選択すること
ができる。メモリアレイ（即ち第２アキュムレータａｃ
２）の出力は校正信号ｓｉを出力する。メモリアレイに
よって形成された構成信号ｓｉを妥当な範囲内にしてお
くために、信号は外部から供給された範囲制限ワードＢ
と比較され、範囲を越えた場合、その値を保持する。最
も簡単な場合、増加分Ｑは２の累乗（即ちＱ−±２）と
なり、これは可聴周波において一般に用いられる　−１
〜＋１　の範囲の数値と比較される。

構成信号ｓｉの保持は又、ブロッキング信号すによって
達成され、それによって各コントローラの状態は”凍結
“したままである。このブロッキングは、妨害信号が発
生し、校正信号ｓｉがドリフトしないようにするために
有益である。一方、ブロッキング信号すによる制御状態
の凍結によって、コントローラ動作の簡単な検査をする
ことができる。それは例えば、校正信号ｓｉはデータバ
ス（図示されていない）に送出することもできるからで
ある。

第８図の実施例において、エラー信号ｆｉのサインビッ
トは第２電子スイッチＳＷ２の制御入力に供給される。

第２電子スイッチｓ　Ｗ　２の第１入力１はインクリメ
ント・メモリ「ｒの出力に直接接続される。一方、第２
電子スイッチｓｗ２の第２入力２は、第５インバータｉ
５を介して、インクリメント・メモリｒ「の出力に接続
される。エラー信号ｆｉが０より大きいか、または等し
い場合、スイッチング接点は入力２に接続され、校正信
号ｓｉは減少する。エラー信号ｆｉが零以下の場合、ス
イッチング接点は入力１に接続され、校正信号ｓｉは増
加する。

第２電子スイッチｓｗ２の出力は、第３電子スイッチｓ
　ｗ　３の第２入力２に接続され、電子スイッチｓｗ３
の第１入力１はデータワード“０”（零）が供給される
。例えば、第２アキュムレータａｃ２を用いてメモリア
レイが構成される。第２アキュムレータａｃ２は、第４
加算器ａ４及び第２ディレィ素子ｚ２より構成される。

第２ディレィ素子ｚ２は、第２リセット入力ｒｓ２によ
ってクリアすることができる（即ち、定義された初期状
態になる）。メモリアレイ（即ち、第２アキュムレータ
ａ　ｃ　２）の内容は、二つの電子スイッチＳＷ２、ｓ
　ｗ　３によって、変化することができる。メモリ内容
の”凍結“ちまた、以下に示すように可能である。

制御回路ｓｔは更に、二つのコンパレータｃ１、Ｃ２に
よって形成されるロジック回路、ＯＲゲートｏ　　、Ａ
ＮＤゲートｇ１、ｇ２によって構成される。このロジッ
ク回路は、第３電子スイッチｓ　ｗ　３に制御信号を発
生する。ロジック回路は、第３電子スイッチｓ　ｗ　３
を次に示す場合に、ポジション１にする。：　（１）エ
ラー信号ｆｉが０以下、及び校正信号ｓｉが、供給され
る範囲制限ワードＢのポジティブな極限値に等しいか又
は大きい；または（２）エラー信号ｆｉがＯに等しいか
又は大きく、及び校正信号ｓｉが、供給される範囲制限
ワードＢのネガティブな極限値に等しいか又は小さい；
または（３）後にファンクション・テーブルに示されて
いるように、ポジティブなブロッキング信号すがスイッ
チｓ　ｗ　３をポジション１にする。

範囲制限ワードＢは第１コンパレータｃ１の減算入力に
直接供給され、また第６インバータｉ６を介して第２コ
ンパレータｃ２の被減算入力に間接的に供給される。第
１コンレータｃ１の被減算入力及び第２コンパレータＣ
２の減算入力は校正信号ｓｉが供給される。第１コンパ
レータＣ１は、ｓｉが十Ｂに等しいかまたは大きい場合
、論理“１“を出力し、及び第２コンパレータｃ２は、
ｓｉが−Ｂ以下か又は等しい場合論理“１”を出力する
。

第１コンパレータＣ１の被減算入力が減算入力に等しい
か又は大きい場合の出力は、第１　ＡＮＤゲートｇ１の
一方の入力に供給され、第１　ＡＮＤゲートｇ１の他方
の入力はエラー信号ｆｉのサインビットが供給される。

第２コンパレータＣ２の減算入力が被減算入力より小さ
いか又は等しい場合の出力は第２ＡＮＤゲートｇ２の一
方の入力に供給され、第２ＡＮＤゲートｇ２の他方の入
力はエラー信号ｆｉのサインビットが直接供給される反
転入力である。二つのＡＮＤゲートｇ１、ｇ２の各出力
は、ＯＲゲートｏの入力に各々供給される。ＯＲゲート
０の第３入力はブロッキング信号すが供給される。ＯＲ
ゲートｏの出力は第３電子スイッチｓ　ｗ　３の制御入
力に接続される。第３スイッチｓ　ｗ　３のスイッチン
グ接点は、ＯＲゲート０の少なくとも一つの入力が論理
”１“である場合、入力１に接続される。

第３電子スイッチ５　ｗ　３の出力は制御回路ｓｔの出
力である。この出力は、第２アキュムレータａｃ２の内
容を増加または減少するために、ポジティブ、ネガティ
ブまたは零の値として増加分Ｑを第２アキュムレータａ
ｃ２に供給する。増加分Ｑの値は、校正信号ｓｉの値に
比べると小さい。

前記したようにデジタル信号処理では、一般に−１〜＋
１　の範囲の数値が、可聴周波数帯での信号レベルに対
して用いられ、可能な最大分解能に対応する、二進法で
のビットの数が使用される。例えば、アドレスワード■
が２ビツトの場合、増加分Ｑに対する四つの異なる値（
即ちＱ　、、、２−１３　２−＋４　　／）−１５２−
１６）を呼出すのに用いることができ、それら増加分は
アキュムレータａＣ２に供給される。＋１〜−１の範囲
で変化することができる校正信号ｓｉは、範囲制限ワー
ドＢによって、より狭い値の範囲（即ち−２−２から＋
２−２の範囲）に制限される。

次に示されているのは、ｓｉ、ｆｉ、Ｂ、及びｂ　に基
く増加分Ｑに対する値を形成するためのファンクション
・テーブルである。

ファンクション・テーブル　増加分Ｑの形成ｓｒ＜−Ｂ
　−Ｂ（Ｓｌ（＋Ｂ　ｓｌ＞＋Ｂｒｉ＜ＯＱ＞ＯＱ＞Ｏ
Ｑ−Ｏ ｂ−。

Ｎ＞ＯＱ＝ＯＱ＜ＯＱ＜Ｏ ｂ−。

ｆ’ｌ　　ａｒｂｉｔｒａｒｙ　　Ｑ−ＯＱ−ＯＱ−Ｏ
ｂ−１ （発明の効果） この発明によって、原信号またはクワドラチュア信号対
の中に、非変調搬送波または簡単には検出できない副搬
送波が存在しても、同期信号及びクワドラチュア信号を
正確に校正することができる。

【図面の簡単な説明】

第１図は従来の低ＩＦ変換回路のブロック図、第２図は
基本的なエラーを表す、エラーを含むコサインまたはサ
イン形状のクワドラチュア信号対、及びこれに関する校
正されたクワドラチュア信号対のアナログ表示、第３図
は同期信号とクワドラチュア信号経路内の校正回路一実
施例を示すブロック図、第４図は第４図で示されたクワ
ドラチュア信号エラーの結果的な効果のアナログ表示、
第５図は値決定とエラー検出段の一実施例を示すブロッ
ク図、第６図は最高値検出器の一実施例を示すブロック
図、第７図はこの発明による校正回路の一実施例を示す
ブロック図、第８図は非線形コントローラの一実施例を
示すブロック図である。 ａ　ｄ　１〜ａ　ｄ　４、及びａ１〜ａ４・・・加算器
、ｍｄφｍａ・・・マルチプライヤ、ｄｌ　　ｄ２・・
・ディレィ素子、ｍ１〜ｍ４・・・最大値検出器、ｎｌ
・ｎ２・・・最小値検出器、ｓｂｌ〜ｓｂ６・・・減算
器、ｒｌ〜ｒ４・・・コントローラ、ＷＳ・・・値決定
部、ｆｓ・・・エラー検出部、Ｃ１・Ｃ２・・・コンパ
レータ、ｒ「・・・インクリメント・メモリ。

Claims (10)

【特許請求の範囲】
1. （１）同期オフセット校正信号（以下ｕ校正信号）（ｓ
   ｕ）及びクワドラチュア・オフセット校正信号（ｖ校正
   信号）（ｓｖ）が供給されるオフセット校正部（ｏｃ）
   と； 位相校正信号（ｓｐ）及び増幅度校正信号（ｓｇ）が各
   々供給される、位相校正部（ｐｃ）及び増幅度校正部（
   ｇｃ）と； 同期信号経路（Ｕ）から、同期最小値（以下ｕ最小値）
   （ｕｎ）を形成する第１最小値検出器（ｎ１）、及び同
   期最大値（以下ｕ最大値）（ｕｍ）を形成する第１最大
   値検出器（ｍ１）に対してｕ信号（ｕ）と、及び ワドラチュア信号経路（Ｕ）から、クワドラチュア最小
   値（以下ｖ最小値）（ｖｎ）を形成するための第２最小
   値検出器（ｎ２）と、クワドラチュア最大値（以下ｖ最
   大値）（ｖｍ）を形成するための第２最大値検出器（ｍ
   ２）、及びｕ最小値の発生と同時に第１ホールドクワド
   ラチュア値を格納し、ｕ最大値の発生と同時に第２ホー
   ルド値（ｖｈ２）（ホールド、クワドラチュア値＝ホー
   ルドｖ値）を各々格納する第１ホールド回路（ｈ１）と
   第２ホールド回路（ｈ２）に対してｖ信号（ｖ）を供給
   する値決定部（ｗｓ）と；ｕ最大値（ｕｍ）及びｕ最小
   値（ｕｎ）から、第１加算器（ａ１）ｍｋ用いて得られ
   る同期オフセット・エラー信号（以下ｕオフセット信号
   ）（ｕｆ）と、 減算数としての第２ホールドｖ値（ｖｈ２）と減算数と
   しての第一ホールドｖ値を用いて、第一減算器（ｓｂ１
   ）より得られる位相エラー信号（ｐｆ）と、 最大値（ｖｍ）とｖ最小値（ｖｎ）から第２加算器（ａ
   ２）を用いて得られるクワドラチュア・オフセットエラ
   ー信号（以下ｖオフセット信号）と、 減算数としてのｕ最大値（ｕｍ）と減算数としてのｕ最
   小値（ｕｎ）を用いて、第二減算器（ｓｂ２）より得ら
   れる同期増幅度値（以下ｕ増幅度）（ｕａ）と、 減算数としてのｖ最大値と減算数としてのｖ最小値（ｖ
   ｎ）を用いて、第３減算器（ｓｂ３）より得られるクワ
   ドラチュア増幅度値（ｖ増幅度）（ｖａ）と、及び 被減算及び減算入力にｖ増幅度（ｖａ）及びｕ増幅度（
   ｕａ）が各々供給され、増幅度コンパレータとして用い
   られる第４減算器によって得られる増幅度エラー信号（
   ａｆ）を各々発生するエラー検出部（ｆｓ）と；及び ｕオフセット信号が供給される第１コントローラ（ｒ１
   ）、ｖオフセット信号（ｖｆ）が供給される第２コント
   ローラ（ｒ２）、位相エラー信号（ｖｆ）が供給される
   第３コントローラ（ｒ３）、増幅度エラー信号（ａｆ）
   、ｕ校正信号（ｓｕ）、ｖ校正信号（ｓｖ）、位相校正
   信号（ｓｐ）、及び増幅度校正信号（ｓｇ）を各々供給
   する前記コントローラの出力が供給される第４コントロ
   ーラ（ｒ４）とを具備することを特徴とし、同期信号（
   ＝ｕ信号）及びクワドラチュア信号（以下ｖ信号）より
   構成されるデジタル信号対（ｕ、ｖ；ｕ′、ｖ′）に対
   して用いられる校正回路。
2. （２）前記第１最小値検出器（ｎ１）は、信号入力にｕ
   信号（ｕ）が第１インバータ（ｉ１）を介して供給され
   、出力が第３インバータ（ｉ３）を介して出力される第
   ３最大値検出器（ｍ３）を包含し、及び前記第２最小値
   検出器（ｎ２）は、信号入力にｖ信号（ｖ）が第２イン
   バータ（ｉ２）を介して供給され、出力が第４インバー
   タ（ｉ４）を介して出力される第４最大値検出器（ｍ４
   ）を包含することを特徴とする請求項１記載の校正回路
   。
3. （３）少なくとも一つの前記最大値検出器（ｍ１．．．
   ｍ４）は、最大値（ｓｍ）を格納し、第１リセット信号
   （ｒｓ１）によってリセット可能の最大値メモリと； 最大値（ｓｍ）が増加したとき、検出信号（ｄｉ）を送
   出する手段と；及び 減算入力に最大値（ｓｍ）が供給され、被減算入力には
   入力信号（ｓｅ）及びプリセット値（ｓ１）が各々供給
   される第５減算器（ｓｂ５）及び第６減算器（ｓｂ６）
   と； ５減算器（ｓｂ５）及び第６減算器（ｓｂ６）の出力に
   各々接続される第１コンスタント・マルチプライヤ（ｍ
   ａ）及び第２コンスタント・マルチプライヤ（ｍｄ）と
   ；及び 第１及び第２入力（１、２）が第２コンスタント・マル
   チプライヤ（ｍｄ）及び第１コンスタント・マルチプラ
   イヤ（ｍａ）の出力に各々接続され、サインビットが検
   出信号（ｄｉ）として用いられる第５減算器（ｓｂ５）
   の出力が零以下のとき、第１ポジションをとり、第５減
   算器（ｓｂ５）の出力が零に等しいか又は大きいとき、
   第２ポジションをとる第１電子スイッチ（ｓｗ１）を具
   備することを特徴とする、請求項２記載の校正回路。
4. （４）前記最大値メモリは、第１アキュムレータ（ａｃ
   １）であり、前記第１アキュムレータ（ａｃ１）は、第
   １ディレィ素子（ｚ１）及び、一方の入力が第１電子ス
   イッチ（ｓｗ１）の出力に接続され、他方の入力が第１
   ディレィ素子（ｚ１）の出力に接続された第３加算器（
   ａ３）と；及び 信号入力は前記第３加算器（ａ３）の出力に接続され、
   第１リセット信号（ｒｓ１）によりクリアすることがで
   き、出力は最大値（ｓｍ）を供給する前記ディレィ素子
   （ｚ１）を具備することを特徴とする請求項３記載の校
   正回路。
5. （５）前記オフセット校正部（ｏｃ）は、第１入力には
   未校正ｕ信号（ｕ′）及び未校正ｖ信号（ｖ′）が各々
   供給され、第２入力にはｕ校正信号（ｓｕ）及びｖ校正
   信号（ｓｖ）が各々供給される第１加算器（ａｄ１）及
   び第２加算器（ａｄ２）を具備し、前記第１及び第２加
   算器の出力はオフセットが校正されたｕ信号（ｕｏ）及
   びオフセットが校正されたｖ信号（ｖｏ）を各々供給す
   ることを特徴とする請求項１記載の校正回路。
6. （６）前記位相校正部（ｐｃ）は、 好適にオフセットが校正されたｖ信号、及び第１マルチ
   プライヤ（ｍｐ）の出力信号が各々供給される第３加算
   器（ａｄ３）の第１及び第２入力と； 好適にオフセットが校正され、位相が校正されたｕ信号
   （ｕｐ）としても用いられるｕ信号、及び位相校正信号
   （ｓｐ）が各々供給される第１マルチプライヤの第１及
   び第２入力と；及び 位相が校正されたｖ信号（ｖｐ）として用いられる第３
   加算器（ａｄ３）の出力を有する第３加算器（ａｄ３）
   及び第１マルチプライヤ（ｍｐ）を具備することを特徴
   とする請求項１記載の校正回路。
7. （７）前記増幅度校正部（ｇｃ）は、第４加算器及び第
   二マルチプライヤを含み、 好適にオフセット及び位相が校正されたｖ信号が供給さ
   れる、第４加算器及び第２マルチプライヤの第１入力と
   ； 第２入力には増幅度校正信号（ｓｇ）が供給される、第
   ２マルチプライヤの出力に接続された第４加算器の第２
   入力と； 増幅度が校正されたｖ信号（ｖｇ）として用いられる第
   ４加算器の出力と；及び 増幅度校正部（ｇｃ）を変化しないで伝送し、増幅度が
   校正されたｕ信号（ｕｇ）として用いられ、オフセット
   及び位相が好適に校正されたｕ信号を有することを特徴
   とする請求項１記載の校正回路。
8. （８）前記四つのコントローラ（ｒ１．．．ｒ４）の内
   、少なくとも一つのコントローラは、エラー信号（ｆｉ
   ）、ブロッキング信号（ｂ）、アドレスワード（Ｉ）、
   範囲制限ワード（Ｂ）、及びコントローラの出力から供
   給される校正信号（ｓｉ）が接続された制御回路（ｓｔ
   ）；及び第２リセット信号（ｒｓ２）によってクリアす
   ることができ、データ入力が制御回路（ｓｔ）の出力に
   接続され、内容は校正信号（ｓｉ）を意味する第２アキ
   ュムレータ（ａｃ２）の副回路を具備することを特徴と
   する請求項１記載の校正回路。
9. （９）前記制御回路（ｓｔ）は、 アドレアス・ワード（Ｉ）を供給することによって内容
   を読み出すことができ、エラー信号（ｆｉ）によって各
   ポジションが決定される第２電子スイッチ（ｓｗ２）の
   第１入力（１）に、各アドレス内容を直接供給し、及び
   第２電子スイッチ（ｓｗ２）の第２入力（２）に第５デ
   ータインバータ（ｉ５）を介して、各アドレス内容を供
   給するインクリメント・メモリ（ｒｒ）と； 減算入力には範囲制限ワード（Ｂ）が直接供給され、被
   減算入力には校正信号（ｓｉ）が供給される第１コンパ
   レータと、被減算入力には範囲制限ワード（Ｂ）が第６
   インバータ（ｉ６）を介して供給され、減算入力には校
   正信号（ｓｉ）が供給される第２コンパレータと、 出力が第３電子スイッチ（ｓｗ３）を制御するＯＲゲー
   ト（ｏ）、前記第３電子スイッチ（ｓｗ３）の第１及び
   第２入力（１、２）には、データ値“０”及び第２電子
   スイッチ（ｓｗ２）からの出力信号が各々入力され、前
   記第３電子スイッチ（ｓｗ３）の出力は第２アキュムレ
   ータ（ａｃ２）のデータ入力に接続され、前記ＯＲゲー
   ト（ｏ）の第１入力にはブロッキング信号（ｂ）が供給
   され、前記ＯＲゲート（ｏ）の第２及び第３入力には、
   各々第１及び第２ＡＮＤゲート（ｇ１、ｇ２）の出力が
   供給される； 二つの入力にはエラー信号（ｆｉ）及び第１コンパレー
   タからの出力が各々供給される第１ＡＮＤゲート（ｇ１
   ）と；及び 反転入力である一方の入力にはエラー信号（ｓｉ）が供
   給され、非反転入力である他方の入力には第２コンパレ
   ータ（ｃ２）からの出力が供給される第２ＡＮＤゲート
   （ｇ２）とを具備することを特徴とする請求項８記載の
   校正回路。
10. （１０）前記デジタル信号対（ｕ、ｖ；ｕ′、ｖ′）は
    、第１ＲＦミキサ（ｈｍ１）、第２ＲＦミキサ（ｈｍ２
    ）、及び発振周波数がＲＦ信号（ｈｆ）の有用な帯域の
    中にあるが、設定した間隔によって実際の搬送波周波数
    から分離されている局部発振器（ｌｏ）を有する低ＩＦ
    変換回路から得られることを特徴とする請求項１乃至９
    の一つに記載の校正回路。