JPH0681285B2 - Ａ／ｄ変換装置 - Google Patents
Ａ／ｄ変換装置Info
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- JPH0681285B2 JPH0681285B2 JP60046032A JP4603285A JPH0681285B2 JP H0681285 B2 JPH0681285 B2 JP H0681285B2 JP 60046032 A JP60046032 A JP 60046032A JP 4603285 A JP4603285 A JP 4603285A JP H0681285 B2 JPH0681285 B2 JP H0681285B2
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Description
【発明の詳細な説明】 ［発明の技術分野］ 本発明は、パネル型表示部を用いたテレビ受像機等にお
けるA/D変換装置に関する。
けるA/D変換装置に関する。
［従来技術とその問題点］ 近年、表示部に液晶表示パネルを使用したポータブル型
の小型テレビ受像機が実用化されている。この種、従来
の液晶表示パネルを用いたテレビ受像機は、映像増幅回
路で増幅した映像信号をA/D変換回路によりデジタル信
号に変換し、このデジタル信号により液晶表示パネルを
表示駆動するようにしている。しかして、上記液晶表示
パネルは、その特性上、白レベルから黒レベルまでの階
調範囲が狭く、コントラストの良い画像が得難いという
問題がある。このような問題を解決するため、従来では
映像信号の信号レベルを検出し、それに応じてA/D変換
回路の基準電圧を設定して良好なコントラストが得られ
るようにしている。すなわち、映像信号は、常に白レベ
ルから黒レベルまで変化している訳ではなく、映像信号
の全範囲をA/D変換する必要がないので、映像信号の信
号レベルに応じてA/D変換回路の変換レベルを可変する
ことによりコントラストの向上を計ることができる。し
かして、上記A/D変換回路の制御手段として最近では、A
/D変換回路でデジタル化された信号の中で完全白に対す
る例えばオール“1"、完全黒に対応するオール“0"のデ
ータの数をそれぞれカウントし、その値に応じた電圧を
発生させ、上記A/D変換回路の基準電圧としてフィード
バックさせるという方法が考えられている。すなわち、
A/D変換回路には上限と下限の基準電圧を設定し、A/D変
換回路に入力電圧があった時にそれが上限と下限の基準
電圧の16等分したもののどのレベルに属するかを４ビッ
トのデータとして出力するものである。
の小型テレビ受像機が実用化されている。この種、従来
の液晶表示パネルを用いたテレビ受像機は、映像増幅回
路で増幅した映像信号をA/D変換回路によりデジタル信
号に変換し、このデジタル信号により液晶表示パネルを
表示駆動するようにしている。しかして、上記液晶表示
パネルは、その特性上、白レベルから黒レベルまでの階
調範囲が狭く、コントラストの良い画像が得難いという
問題がある。このような問題を解決するため、従来では
映像信号の信号レベルを検出し、それに応じてA/D変換
回路の基準電圧を設定して良好なコントラストが得られ
るようにしている。すなわち、映像信号は、常に白レベ
ルから黒レベルまで変化している訳ではなく、映像信号
の全範囲をA/D変換する必要がないので、映像信号の信
号レベルに応じてA/D変換回路の変換レベルを可変する
ことによりコントラストの向上を計ることができる。し
かして、上記A/D変換回路の制御手段として最近では、A
/D変換回路でデジタル化された信号の中で完全白に対す
る例えばオール“1"、完全黒に対応するオール“0"のデ
ータの数をそれぞれカウントし、その値に応じた電圧を
発生させ、上記A/D変換回路の基準電圧としてフィード
バックさせるという方法が考えられている。すなわち、
A/D変換回路には上限と下限の基準電圧を設定し、A/D変
換回路に入力電圧があった時にそれが上限と下限の基準
電圧の16等分したもののどのレベルに属するかを４ビッ
トのデータとして出力するものである。
しかしながら、上記従来の方法では、入力映像信号が急
激に変化した場合でも基準電圧レベルが１レベルづつ
（２フィールドに１回）しか変化しないので、対応が遅
れるという問題がある。
激に変化した場合でも基準電圧レベルが１レベルづつ
（２フィールドに１回）しか変化しないので、対応が遅
れるという問題がある。
［発明の目的］ 本発明は上記実情に鑑みて成されたもので、液晶表示装
置に用いた場合のコントラストを向上できるとともに、
映像信号の急激な変化にも対応できるA/D変換装置を提
供することを目的とする。
置に用いた場合のコントラストを向上できるとともに、
映像信号の急激な変化にも対応できるA/D変換装置を提
供することを目的とする。
［発明の要点］ 本発明は、映像信号をA/D変換するA/D変換回路の他に映
像信号のレベルを検出するためのA/D変換回路を設け、
このレベル検出用A/D変換回路の出力に応じて映像信号
のA/D変換レベルを調整することにより、液晶表示装置
に用いた場合のコントラストを向上できるとともに、映
像信号の急激な変化にも対応できるA/D変換装置を提供
するものである。
像信号のレベルを検出するためのA/D変換回路を設け、
このレベル検出用A/D変換回路の出力に応じて映像信号
のA/D変換レベルを調整することにより、液晶表示装置
に用いた場合のコントラストを向上できるとともに、映
像信号の急激な変化にも対応できるA/D変換装置を提供
するものである。
［発明の実施例］ 以下図面を参照して本発明の実施例について説明する。
まず、第１図により全体的な概略構成について説明す
る。映像増幅回路（図示せず）から信号ラインDLを介し
て送られてくる映像信号は、映像信号A/D変換回路１に
入力されると共に、基準レベルA/D変換回路２に入力さ
れる。この基準レベルA/D変換回路２には、制御部（図
示せず）から予め所定の値に設定された上限基準電圧V
RH及び下限基準電圧VRLが入力されると共に、例えば3.1
2MHzのサンプリングクロックφＳが入力される。上記基
準レベルA/D変換回路２は、映像信号を上限基準電圧
VRH、下限基準電圧VRLと比較し、映像信号が上限基準電
圧VRH以上であれば、白レベルであると判断してサンプ
リングクロックφＳに同期した白のデジタル信号Ｗを出
力し、また、映像信号が下限基準電圧VRL以下であれば
黒レベルであると判断して黒のデジタル信号を出力す
る。そして、上記基準レベルA/D変換回路２から出力さ
れる白レベル信号Ｗは、パルス作成回路３へ入力され、
黒レベル信号Ｂはパルス作成回路４へ入力される。ま
た、上記パルス作成回路３、４には、制御部から が入力される。上記クロックパルスφ２は、１フィール
ド内に約５万発出力され、 はフィールドが変わる時に、また、 より数Ｈ（Ｈは水平周期）遅れて出力される。上記パル
ス作成回路３、４の出力は、積分回路５、６へそれぞれ
送られる。上記積分回路５には動作電圧V1、V2が供給さ
れ、積分回路６には動作電圧V1′、V2′が供給されてい
る。そして、上記積分回路５はパルス作成回路３からの
信号に応じて電圧V1、V2を積分し、その積分出力を上限
基準電圧VHとして映像信号A/D変換回路１へ出力し、積
分回路６はパルス作成回路４からの信号に応じて電圧
V1′、V2′を積分し、その積分出力を下限基準電圧VLと
して上記映像信号A/D変換回路１へ出力する。この映像
信号A/D変換回路１は、積分回路５、６により与えられ
る上限基準電圧VH、下限基準電圧VLに従って映像増幅回
路からの映像信号を４ビットのデジタル信号に変換し、
液晶表示パネルを用いた液晶表示回路（図示せず）へ出
力する。
まず、第１図により全体的な概略構成について説明す
る。映像増幅回路（図示せず）から信号ラインDLを介し
て送られてくる映像信号は、映像信号A/D変換回路１に
入力されると共に、基準レベルA/D変換回路２に入力さ
れる。この基準レベルA/D変換回路２には、制御部（図
示せず）から予め所定の値に設定された上限基準電圧V
RH及び下限基準電圧VRLが入力されると共に、例えば3.1
2MHzのサンプリングクロックφＳが入力される。上記基
準レベルA/D変換回路２は、映像信号を上限基準電圧
VRH、下限基準電圧VRLと比較し、映像信号が上限基準電
圧VRH以上であれば、白レベルであると判断してサンプ
リングクロックφＳに同期した白のデジタル信号Ｗを出
力し、また、映像信号が下限基準電圧VRL以下であれば
黒レベルであると判断して黒のデジタル信号を出力す
る。そして、上記基準レベルA/D変換回路２から出力さ
れる白レベル信号Ｗは、パルス作成回路３へ入力され、
黒レベル信号Ｂはパルス作成回路４へ入力される。ま
た、上記パルス作成回路３、４には、制御部から が入力される。上記クロックパルスφ２は、１フィール
ド内に約５万発出力され、 はフィールドが変わる時に、また、 より数Ｈ（Ｈは水平周期）遅れて出力される。上記パル
ス作成回路３、４の出力は、積分回路５、６へそれぞれ
送られる。上記積分回路５には動作電圧V1、V2が供給さ
れ、積分回路６には動作電圧V1′、V2′が供給されてい
る。そして、上記積分回路５はパルス作成回路３からの
信号に応じて電圧V1、V2を積分し、その積分出力を上限
基準電圧VHとして映像信号A/D変換回路１へ出力し、積
分回路６はパルス作成回路４からの信号に応じて電圧
V1′、V2′を積分し、その積分出力を下限基準電圧VLと
して上記映像信号A/D変換回路１へ出力する。この映像
信号A/D変換回路１は、積分回路５、６により与えられ
る上限基準電圧VH、下限基準電圧VLに従って映像増幅回
路からの映像信号を４ビットのデジタル信号に変換し、
液晶表示パネルを用いた液晶表示回路（図示せず）へ出
力する。
次に上記基準レベルA/D変換回路２、パルス作成回路
３、積分回路５の詳細について第２図により説明する。
基準レベルA/D変換回路２は、A/D変換回路21及びデコー
ダ22からなり、A/D変換回路21に映像増幅回路からの映
像信号が入力されると共に上限基準電圧VRH及び下限基
準電圧VRLが入力される。そして、A/D変換回路21は、上
限基準電圧VRH以上の白レベル信号を４ビットのデジタ
ル信号（オール“1"）に変換し、下限基準電圧VRL以下
の黒レベル信号を４ビットのデジタル信号（オール
“0"）に変換して出力する。このA/D変換回路21の出力
信号は、デコーダ22によりサンプリングクロックφＳに
同期してデコードされ、白レベル信号Ｗ及び黒レベル信
号Ｂとして出力される。そして、上記白レベル信号Ｗが
パルス作成回路３へ送られ、黒レベル信号Ｂがパルス作
成回路４へ送られる。
３、積分回路５の詳細について第２図により説明する。
基準レベルA/D変換回路２は、A/D変換回路21及びデコー
ダ22からなり、A/D変換回路21に映像増幅回路からの映
像信号が入力されると共に上限基準電圧VRH及び下限基
準電圧VRLが入力される。そして、A/D変換回路21は、上
限基準電圧VRH以上の白レベル信号を４ビットのデジタ
ル信号（オール“1"）に変換し、下限基準電圧VRL以下
の黒レベル信号を４ビットのデジタル信号（オール
“0"）に変換して出力する。このA/D変換回路21の出力
信号は、デコーダ22によりサンプリングクロックφＳに
同期してデコードされ、白レベル信号Ｗ及び黒レベル信
号Ｂとして出力される。そして、上記白レベル信号Ｗが
パルス作成回路３へ送られ、黒レベル信号Ｂがパルス作
成回路４へ送られる。
上記パルス作成回路３は、アンド回路31、例えば4096進
のカウンタ32、データラッチ回路33、D/Dコンバータ3
4、ラッチ回路35からなり、基準レベルA/D変換回路２か
らの白レベル信号Ｗがアンド回路31を介してカウンタ32
のクロック端子に入力される。また、上記アンド回路31
には、ラッチ回路35のラッチ出力が入力される。このラ
ッチ回路35は、 によりラッチされ、カウンタ32のキャリー信号によりリ
セットされる。また、上記 は、カウンタ32のリセット端子に入力される。そし
て、上記カウンタ32のカウント出力は、 に同期してデータラッチ回路22にラッチされ、D/Dコン
バータ34へ送られる。このD/Dコンバータ34は、データ
ラッチ回路33のラッチデータを に同期してD/D変換し、その変換出力を積分回路５へ出
力する。
のカウンタ32、データラッチ回路33、D/Dコンバータ3
4、ラッチ回路35からなり、基準レベルA/D変換回路２か
らの白レベル信号Ｗがアンド回路31を介してカウンタ32
のクロック端子に入力される。また、上記アンド回路31
には、ラッチ回路35のラッチ出力が入力される。このラ
ッチ回路35は、 によりラッチされ、カウンタ32のキャリー信号によりリ
セットされる。また、上記 は、カウンタ32のリセット端子に入力される。そし
て、上記カウンタ32のカウント出力は、 に同期してデータラッチ回路22にラッチされ、D/Dコン
バータ34へ送られる。このD/Dコンバータ34は、データ
ラッチ回路33のラッチデータを に同期してD/D変換し、その変換出力を積分回路５へ出
力する。
上記積分回路５は、積分抵抗Ｒ及び積分コンデンサＣか
らなる時定数回路51、この時定数回路51に動作電圧V1を
供給制御するゲート回路52、動作電圧V2を供給制御する
ゲート回路53からなり、上記D/Dコンバータ34の出力信
号がゲート回路53のゲート端子に直接入力されると共
に、インバータ54を介してゲート回路52のゲート端子に
入力される。上記時定数回路51は、時定数が2ms程度に
設定されるもので、その出力が上限基準電圧VHとして映
像信号A/D変換回路１へ送られる。
らなる時定数回路51、この時定数回路51に動作電圧V1を
供給制御するゲート回路52、動作電圧V2を供給制御する
ゲート回路53からなり、上記D/Dコンバータ34の出力信
号がゲート回路53のゲート端子に直接入力されると共
に、インバータ54を介してゲート回路52のゲート端子に
入力される。上記時定数回路51は、時定数が2ms程度に
設定されるもので、その出力が上限基準電圧VHとして映
像信号A/D変換回路１へ送られる。
一方、黒レベル信号を処理するパルス作成回路４及び積
分回路６は、上記パルス作成回路３及び積分回路５と同
様に構成れるもので、その詳細については省略する。
分回路６は、上記パルス作成回路３及び積分回路５と同
様に構成れるもので、その詳細については省略する。
次に上記実施例の動作を第３図及び第４図のタイミング
チャートを参照して説明する。この実施例においては、
液晶表示パネルのドット数を「120×160＝19200」と
し、理想的な完全白、完全黒の数をそれぞれ「2300」と
する。しかして、映像増幅回路から第３図に示す映像信
号が基準レベルA/D変換回路２に送られてくると、この
基準レベルA/D変換回路２は映像入力信号を上限基準電
圧VRH、下限基準電圧VRLと比較し、上限基準電圧VRH以
上の白レベル信号に対しては例えばオール“1"、下限基
準電圧VRL以下の黒レベル信号に対してはオール“0"の
４ビットのデジタル信号をA/D変換回路21から出力す
る。そして、このA/D変換回路21から出力される白レベ
ル及び黒レベルのデジタル信号がデコーダ22においてデ
コードされ、第３図に示すように白レベル信号Ｗ及び黒
レベル信号Ｂとして出力される。そして、上記デコーダ
22から出力される白レベル信号Ｗがパルス作成回路３
へ、また、黒レベル信号Ｂがパルス作成回路４へ送られ
る。
チャートを参照して説明する。この実施例においては、
液晶表示パネルのドット数を「120×160＝19200」と
し、理想的な完全白、完全黒の数をそれぞれ「2300」と
する。しかして、映像増幅回路から第３図に示す映像信
号が基準レベルA/D変換回路２に送られてくると、この
基準レベルA/D変換回路２は映像入力信号を上限基準電
圧VRH、下限基準電圧VRLと比較し、上限基準電圧VRH以
上の白レベル信号に対しては例えばオール“1"、下限基
準電圧VRL以下の黒レベル信号に対してはオール“0"の
４ビットのデジタル信号をA/D変換回路21から出力す
る。そして、このA/D変換回路21から出力される白レベ
ル及び黒レベルのデジタル信号がデコーダ22においてデ
コードされ、第３図に示すように白レベル信号Ｗ及び黒
レベル信号Ｂとして出力される。そして、上記デコーダ
22から出力される白レベル信号Ｗがパルス作成回路３
へ、また、黒レベル信号Ｂがパルス作成回路４へ送られ
る。
パルス作成回路３は、 に同期してカウンタ32がリセットされると共に、上記 がラッチ回路35にラッチされる。このラッチ回路35に がラッチされると、その出力が“1"になり、アンド回路
31のゲートが開かれる。これによりデコーダ22から出力
される白レベル信号Ｗがアンド回路31を介してカウンタ
32へ送られ、カウンタ32のカウントアップ動作が開始さ
れる。このカウンタ32は、デコーダ22から送られてくる
白レベル信号Ｗを１フィールドの間カウントしており、
そのカウント内容は、次のフィールドに移る時に に同期してデータラッチ回路33にラッチされ、D/Dコン
バータ34へ送られる。この場合、１フィールド内に「40
96」以上の信号がデコーダ22からカウンタ32に送られて
きた時は、カウンタ32からキャリー信号が出力されてラ
ッチ回路35がリセットされる。これによりアンド回路31
のゲートが閉じ、それ以後の入力が禁止される。上記D/
Dコンバータ34は、データラッチ回路33の内容に応じて
第４図に示すD/D変換動作を行なう。第４図は、カウン
タ32から例えばカウント値「1000」がデータラッチ回路
33にラッチされた場合のD/Dコンバータ34の動作を示し
たものである。D/Dコンバータ34は、フィールドが変わ
る時にクロックパルスφ２によりリセットされるもの
で、各フィールドを第１ブロックから第13ブロックまで
13のブロックに等分割しており、各ブロックの時間幅は
クロックパルスφ２を4096発カウントすることによって
得ている。また、上記第１ブロックないし第13ブロック
は、それぞれ第１小ブロックから第16小ブロックまで16
のブロックに等分割しており、各小ブロックはクロック
パルスφ２の256発分である。そして、D/Dコンバータ34
は、上記第１ないし第16の小ブロックでは、データラッ
チ回路33のラッチデータに応じた時間幅のパルス信号を
出力する。例えば、上記したようにデータラッチ回路33
にカウント値「1000」がラッチされた場合には、第１な
いし第８小ブロックまでをクロックパルスφ２63発分の
時間幅のパルス信号、第９ないし第16小ブロックまでを
クロックパルスφ２62発分の時間幅のパルス信号を出力
する。すなわち、上記カウント値「1000」を第１ないし
第16小ブロックにおいて平均化して分割する。そして、
上記第１ないし第16小ブロックの信号がD/Dコンバータ3
4の出力として積分回路５へ送られる。
31のゲートが開かれる。これによりデコーダ22から出力
される白レベル信号Ｗがアンド回路31を介してカウンタ
32へ送られ、カウンタ32のカウントアップ動作が開始さ
れる。このカウンタ32は、デコーダ22から送られてくる
白レベル信号Ｗを１フィールドの間カウントしており、
そのカウント内容は、次のフィールドに移る時に に同期してデータラッチ回路33にラッチされ、D/Dコン
バータ34へ送られる。この場合、１フィールド内に「40
96」以上の信号がデコーダ22からカウンタ32に送られて
きた時は、カウンタ32からキャリー信号が出力されてラ
ッチ回路35がリセットされる。これによりアンド回路31
のゲートが閉じ、それ以後の入力が禁止される。上記D/
Dコンバータ34は、データラッチ回路33の内容に応じて
第４図に示すD/D変換動作を行なう。第４図は、カウン
タ32から例えばカウント値「1000」がデータラッチ回路
33にラッチされた場合のD/Dコンバータ34の動作を示し
たものである。D/Dコンバータ34は、フィールドが変わ
る時にクロックパルスφ２によりリセットされるもの
で、各フィールドを第１ブロックから第13ブロックまで
13のブロックに等分割しており、各ブロックの時間幅は
クロックパルスφ２を4096発カウントすることによって
得ている。また、上記第１ブロックないし第13ブロック
は、それぞれ第１小ブロックから第16小ブロックまで16
のブロックに等分割しており、各小ブロックはクロック
パルスφ２の256発分である。そして、D/Dコンバータ34
は、上記第１ないし第16の小ブロックでは、データラッ
チ回路33のラッチデータに応じた時間幅のパルス信号を
出力する。例えば、上記したようにデータラッチ回路33
にカウント値「1000」がラッチされた場合には、第１な
いし第８小ブロックまでをクロックパルスφ２63発分の
時間幅のパルス信号、第９ないし第16小ブロックまでを
クロックパルスφ２62発分の時間幅のパルス信号を出力
する。すなわち、上記カウント値「1000」を第１ないし
第16小ブロックにおいて平均化して分割する。そして、
上記第１ないし第16小ブロックの信号がD/Dコンバータ3
4の出力として積分回路５へ送られる。
上記積分回路５は、D/Dコンバータ34から第１ないし第1
6の各小ブロックにおいて、ハイレベルの信号が与えら
れている間ゲート回路53のゲートが開いて電圧V2を時定
数回路51に出力し、ローレベル信号が与えられている間
インバータ54の出力によりゲート回路52のゲートが開い
て電圧V1を時定数回路51へ出力する。この時定数回路51
は、その入力点ａに上記ゲート回路53あるいはゲート回
路52を介して与えられる電圧V2、V1を積分し、その積分
電圧を上限基準電圧VHとして映像信号A/D変換回路１に
与える。上記電圧V1は映像信号の白信号に対する下の限
界値、電圧V2は上の限界値である。しかして、上記パル
ス作成回路３におけるデータラッチ回路33のラッチデー
タが「０」の場合、D/Dコンバータ34の出力はずっとロ
ーレベルであり、このためゲート回路52の出力が“1"と
なってゲート回路52のゲートが開き、電圧V1が上限基準
電圧VHとして出力される。また、データラッチ回路33の
ラッチデータが「4096」であれば、D/Dコンバータ34の
出力はずっとハイレベルであり、このためゲート回路53
のゲートが開いて電圧V2が上限基準電圧VHとして出力さ
れる。従って、データラッチ回路33のラッチデータが
「１」減少する毎に積分回路５の出力は、「｜V2−V1|/
4096」づつ減少する。データラッチ回路33のラッチデー
タが「2300」の場合、積分回路５から出力される上限基
準電圧VHは、電圧V1とV2のほぼ中間のレベルになる。
6の各小ブロックにおいて、ハイレベルの信号が与えら
れている間ゲート回路53のゲートが開いて電圧V2を時定
数回路51に出力し、ローレベル信号が与えられている間
インバータ54の出力によりゲート回路52のゲートが開い
て電圧V1を時定数回路51へ出力する。この時定数回路51
は、その入力点ａに上記ゲート回路53あるいはゲート回
路52を介して与えられる電圧V2、V1を積分し、その積分
電圧を上限基準電圧VHとして映像信号A/D変換回路１に
与える。上記電圧V1は映像信号の白信号に対する下の限
界値、電圧V2は上の限界値である。しかして、上記パル
ス作成回路３におけるデータラッチ回路33のラッチデー
タが「０」の場合、D/Dコンバータ34の出力はずっとロ
ーレベルであり、このためゲート回路52の出力が“1"と
なってゲート回路52のゲートが開き、電圧V1が上限基準
電圧VHとして出力される。また、データラッチ回路33の
ラッチデータが「4096」であれば、D/Dコンバータ34の
出力はずっとハイレベルであり、このためゲート回路53
のゲートが開いて電圧V2が上限基準電圧VHとして出力さ
れる。従って、データラッチ回路33のラッチデータが
「１」減少する毎に積分回路５の出力は、「｜V2−V1|/
4096」づつ減少する。データラッチ回路33のラッチデー
タが「2300」の場合、積分回路５から出力される上限基
準電圧VHは、電圧V1とV2のほぼ中間のレベルになる。
また一方、基準レベルA/D変換回路２から出力される黒
レベル信号Ｂを処理するパルス作成回路４及び積分回路
６においても上記白レベル信号Ｗに対する処理と同様の
処理が行なわれ、積分回路６から下限基準電圧VLが出力
されて映像信号A/D変換回路１へ送られる。
レベル信号Ｂを処理するパルス作成回路４及び積分回路
６においても上記白レベル信号Ｗに対する処理と同様の
処理が行なわれ、積分回路６から下限基準電圧VLが出力
されて映像信号A/D変換回路１へ送られる。
そして、上記映像信号A/D変換回路１は、映像増幅回路
から送られてくる映像信号を上記上限基準電圧VH及び下
限基準電圧VLに従って1H内に200回４ビットのデジタル
信号にA/D変換し、液晶表示回路へ出力する。
から送られてくる映像信号を上記上限基準電圧VH及び下
限基準電圧VLに従って1H内に200回４ビットのデジタル
信号にA/D変換し、液晶表示回路へ出力する。
しかして、映像増幅回路から一般的な画面に対する映像
信号が出力されている場合、画面が最も美しく見えるの
は、基準レベルA/D変換回路２から１フィールド間に出
力される白レベル信号Ｗ及び黒レベル信号Ｂ、つまり、
オール“1"、オール“0"の数がそれぞれ約「2300」のと
きである。そして、この基準レベルA/D変換回路２から
出力される白レベル信号Ｗ、黒レベル信号Ｂに基いてパ
ルス作成回路３、パルス作成回路４で上記したようにパ
ルス信号が作成され、このパルス信号に従って積分回路
５、積分回路６から上限基準電圧VH、下限基準電圧VLが
作成され、映像信号A/D変換回路１へ送られる。この映
像信号A/D変換回路１は、上記上限基準電圧VH、下限基
準電圧VLに従ってA/D変換処理を行なうが、上記したよ
うに基本的な画面の場合には、白及び黒の信号がそれぞ
れ１画面に対して略「2300」となるように各回路を調整
する。
信号が出力されている場合、画面が最も美しく見えるの
は、基準レベルA/D変換回路２から１フィールド間に出
力される白レベル信号Ｗ及び黒レベル信号Ｂ、つまり、
オール“1"、オール“0"の数がそれぞれ約「2300」のと
きである。そして、この基準レベルA/D変換回路２から
出力される白レベル信号Ｗ、黒レベル信号Ｂに基いてパ
ルス作成回路３、パルス作成回路４で上記したようにパ
ルス信号が作成され、このパルス信号に従って積分回路
５、積分回路６から上限基準電圧VH、下限基準電圧VLが
作成され、映像信号A/D変換回路１へ送られる。この映
像信号A/D変換回路１は、上記上限基準電圧VH、下限基
準電圧VLに従ってA/D変換処理を行なうが、上記したよ
うに基本的な画面の場合には、白及び黒の信号がそれぞ
れ１画面に対して略「2300」となるように各回路を調整
する。
次に入力映像信号として充分に白い画面が入力され、基
準レベルA/D変換回路２から出力されるオール“1"の数
が「2300＋ｎ」になったとすると、パルス作成回路３の
D/Dコンバータ34から出力される第１ないし第16小ブロ
ックにおける信号時間幅が長くなり、積分回路５から出
力される上限基準電圧VHが「（｜V1−V2|/4096）・ｎ」
（Ｖ）上昇する。この上限基準電圧VHが上昇することに
より、映像信号A/D変換回路１から出力されるオール
“1"、つまり、白レベル信号Ｗの数が「2300」に充分近
くなり、美しい画面が得られる。また、黒レベル信号Ｂ
についてもパルス作成回路４及び積分回路６により同様
の処理が行なわれる。
準レベルA/D変換回路２から出力されるオール“1"の数
が「2300＋ｎ」になったとすると、パルス作成回路３の
D/Dコンバータ34から出力される第１ないし第16小ブロ
ックにおける信号時間幅が長くなり、積分回路５から出
力される上限基準電圧VHが「（｜V1−V2|/4096）・ｎ」
（Ｖ）上昇する。この上限基準電圧VHが上昇することに
より、映像信号A/D変換回路１から出力されるオール
“1"、つまり、白レベル信号Ｗの数が「2300」に充分近
くなり、美しい画面が得られる。また、黒レベル信号Ｂ
についてもパルス作成回路４及び積分回路６により同様
の処理が行なわれる。
しかして、上記したように液晶表示パネルを使用した場
合、完全白、完全黒のデータが画面上でそれぞれ10％〜
15％程度の時が一番美しく見えることが実験により確め
ることができた。従って、全ドット数から一番美しく見
える完全白、完全黒の数を計算により求めてそれをＸと
し、完全白、完全黒の数が「Ｘ−ａ〜Ｘ＋ａ」の範囲に
入っていれば美しいとする。液晶表示パネルのドット数
を「120×160＝19200」とし、完全白、完全黒のデータ
を12％、ａの値を３％とすると、 Ｘ≒120×160×0.12≒2300 ≒120×160×0.03≒600 となり、完全白、完全黒のデータが「2300−600〜2300
＋600」の範囲であれば画面が美しく見える。従って、
映像信号A/D変換回路１の上限基準電圧VH、下限基準電
圧VLを映像信号に応じて変え、画面上の完全白、完全黒
の数をＸの値に近付けることにより、常に美しい画面を
得ることができる。
合、完全白、完全黒のデータが画面上でそれぞれ10％〜
15％程度の時が一番美しく見えることが実験により確め
ることができた。従って、全ドット数から一番美しく見
える完全白、完全黒の数を計算により求めてそれをＸと
し、完全白、完全黒の数が「Ｘ−ａ〜Ｘ＋ａ」の範囲に
入っていれば美しいとする。液晶表示パネルのドット数
を「120×160＝19200」とし、完全白、完全黒のデータ
を12％、ａの値を３％とすると、 Ｘ≒120×160×0.12≒2300 ≒120×160×0.03≒600 となり、完全白、完全黒のデータが「2300−600〜2300
＋600」の範囲であれば画面が美しく見える。従って、
映像信号A/D変換回路１の上限基準電圧VH、下限基準電
圧VLを映像信号に応じて変え、画面上の完全白、完全黒
の数をＸの値に近付けることにより、常に美しい画面を
得ることができる。
［発明の効果］ 以上詳記したように、本発明によれば、映像信号をA/D
変換するA/D変換回路の他に映像信号のレベルを検出す
るためのA/D変換回路を設け、このレベル検出用A/D変換
回路の出力に応じて映像信号のA/D変換レベルを自動調
整するようにしたから、液晶表示装置に用いた場合のコ
ントラストを向上できるとともに、映像信号の急激な変
化にも対応できるという効果を奏する。
変換するA/D変換回路の他に映像信号のレベルを検出す
るためのA/D変換回路を設け、このレベル検出用A/D変換
回路の出力に応じて映像信号のA/D変換レベルを自動調
整するようにしたから、液晶表示装置に用いた場合のコ
ントラストを向上できるとともに、映像信号の急激な変
化にも対応できるという効果を奏する。
図面は本発明の実施例を示すもので、第１図は第１実施
例における全体の概略構成を示すブロック図、第２図は
第１図の主要部の詳細を示す回路構成図、第３図及び第
４図は動作を説明するためのタイミングチャートであ
る。 １…映像信号A/D変換回路、２…基準レベルA/D変換回
路、3,4…パルス作成回路、5,6…積分回路、21…A/D変
換回路、22…デコーダ、32…カウンタ、33…データラッ
チ回路、34…D/Dコンバータ、35…ラッチ回路、51…時
定数回路、52…ゲート回路、53…ゲート回路。
例における全体の概略構成を示すブロック図、第２図は
第１図の主要部の詳細を示す回路構成図、第３図及び第
４図は動作を説明するためのタイミングチャートであ
る。 １…映像信号A/D変換回路、２…基準レベルA/D変換回
路、3,4…パルス作成回路、5,6…積分回路、21…A/D変
換回路、22…デコーダ、32…カウンタ、33…データラッ
チ回路、34…D/Dコンバータ、35…ラッチ回路、51…時
定数回路、52…ゲート回路、53…ゲート回路。
Claims (1)
- 【請求項１】映像信号を上限基準電圧及び下限基準電圧
に従ってA/D変換する映像信号A/D変換回路と、 予め所定の値に設定されている基準の電圧に従って上記
映像信号中の白レベル及び黒レベルのみをサンプリング
する基準レベルA/D変換回路と、 この基準レベルA/D変換回路から出力される白レベル量
及び黒レベル量に応じて上記上限基準電圧及び下限基準
電圧を設定する手段と を具備したことを特徴とするA/D変換装置。
Priority Applications (5)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP60046032A JPH0681285B2 (ja) | 1985-03-08 | 1985-03-08 | Ａ／ｄ変換装置 |
| US06/733,583 US4642694A (en) | 1984-05-22 | 1985-05-13 | Television video signal A/D converter |
| GB08512545A GB2161336B (en) | 1984-05-22 | 1985-05-17 | Television video signal a/d converter |
| KR1019850003460A KR890004222B1 (ko) | 1984-05-22 | 1985-05-20 | 화상표시장치에 있어서의 a-d 변환장치 |
| DE19853518432 DE3518432A1 (de) | 1984-05-22 | 1985-05-22 | Fernsehvideosignal-a/d-wandlereinrichtung |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP60046032A JPH0681285B2 (ja) | 1985-03-08 | 1985-03-08 | Ａ／ｄ変換装置 |
Related Child Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP6061654A Division JP2596369B2 (ja) | 1994-03-30 | 1994-03-30 | Ａ／ｄ変換装置 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS61205081A JPS61205081A (ja) | 1986-09-11 |
| JPH0681285B2 true JPH0681285B2 (ja) | 1994-10-12 |
Family
ID=12735698
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP60046032A Expired - Lifetime JPH0681285B2 (ja) | 1984-05-22 | 1985-03-08 | Ａ／ｄ変換装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH0681285B2 (ja) |
Families Citing this family (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| GB8622717D0 (en) * | 1986-09-20 | 1986-10-29 | Emi Plc Thorn | Display device |
Family Cites Families (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5775379A (en) * | 1980-10-29 | 1982-05-11 | Fujitsu Ltd | Quantizing circuit |
-
1985
- 1985-03-08 JP JP60046032A patent/JPH0681285B2/ja not_active Expired - Lifetime
Also Published As
| Publication number | Publication date |
|---|---|
| JPS61205081A (ja) | 1986-09-11 |
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