JP2888264B2 - ピークサンプル出力回路 - Google Patents
ピークサンプル出力回路Info
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- JP2888264B2 JP2888264B2 JP5899991A JP5899991A JP2888264B2 JP 2888264 B2 JP2888264 B2 JP 2888264B2 JP 5899991 A JP5899991 A JP 5899991A JP 5899991 A JP5899991 A JP 5899991A JP 2888264 B2 JP2888264 B2 JP 2888264B2
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Description
【０００１】
【産業上の利用分野】この発明は、例えばスペクトルア
ナライザにおいて、出力信号のサンプリングとサンプリ
ングとの間に存在するパルス信号を漏れなく表示するた
めに利用され、入力信号を一定周期ごとにそのピーク値
をサンプルホールド出力するピークサンプル出力回路に
関する。
ナライザにおいて、出力信号のサンプリングとサンプリ
ングとの間に存在するパルス信号を漏れなく表示するた
めに利用され、入力信号を一定周期ごとにそのピーク値
をサンプルホールド出力するピークサンプル出力回路に
関する。
【０００２】
【従来の技術】図３にピークサンプル出力回路の一般的
構成を示す。入力端子１１から入力信号は正ピーク検出
回路１２および負ピーク検出回路１３へ供給され、それ
ぞれ入力信号の正のピークおよび負のピークが検出され
る。正ピーク検出回路１２および負ピーク検出回路１３
の各出力の一方が切替スイッチ１４で選択されてサンプ
ルホールド回路１５へ供給され、クロック発生器１６か
らのサンプリングクロックごとにサンプルホールドされ
る。そのサンプルホールド出力は必要に応じてＡＤ変換
器１７でデジタル信号に変換されて出力される。例えば
入力端子１１の入力信号がスペクトルアナライザの検波
出力の場合、ＡＤ変換器１７の出力が一度メモリに記憶
された後、表示器に表示される。
構成を示す。入力端子１１から入力信号は正ピーク検出
回路１２および負ピーク検出回路１３へ供給され、それ
ぞれ入力信号の正のピークおよび負のピークが検出され
る。正ピーク検出回路１２および負ピーク検出回路１３
の各出力の一方が切替スイッチ１４で選択されてサンプ
ルホールド回路１５へ供給され、クロック発生器１６か
らのサンプリングクロックごとにサンプルホールドされ
る。そのサンプルホールド出力は必要に応じてＡＤ変換
器１７でデジタル信号に変換されて出力される。例えば
入力端子１１の入力信号がスペクトルアナライザの検波
出力の場合、ＡＤ変換器１７の出力が一度メモリに記憶
された後、表示器に表示される。
【０００３】上記スペクトルアナライザに利用する場合
は、サンプルホールドごとに両ピーク検出回路１２，１
３を通常はリセットするが、負ピーク検出回路１３側を
サンプルホールドしている時に、正パルスが検出される
と、その時は正ピーク検出回路１２のリセットを阻止す
る。
は、サンプルホールドごとに両ピーク検出回路１２，１
３を通常はリセットするが、負ピーク検出回路１３側を
サンプルホールドしている時に、正パルスが検出される
と、その時は正ピーク検出回路１２のリセットを阻止す
る。
【０００４】正ピーク検出回路１２の出力はパルス検出
回路１８にも供給され、パルス検出回路１８において、
入力信号中の正のパルス信号の検出が行われる。またサ
ンプルホールド回路１５の出力と入力端子１１の入力信
号とがコンパレータ１９で比較され、その比較結果は入
力信号に対する傾斜極性判定信号としてスイッチ制御回
路２１へ供給される。スイッチ制御回路２１にはクロッ
ク発生器１６からのサンプリングクロックおよびパルス
検出回路１８の出力も供給され、スイッチ制御回路２１
により、ピーク検出回路１２，１３中の、傾斜極性判定
信号が示す傾斜極性と対応する方に切替スイッチ１４を
接続するように制御する。ただし、傾斜極性判定信号
が、入力信号が負傾斜であることを示していても、パル
ス検出回路１８で入力信号中に正パルスを検出した場合
は、正ピーク検出回路１２をサンプルホールド回路１５
へ接続する。
回路１８にも供給され、パルス検出回路１８において、
入力信号中の正のパルス信号の検出が行われる。またサ
ンプルホールド回路１５の出力と入力端子１１の入力信
号とがコンパレータ１９で比較され、その比較結果は入
力信号に対する傾斜極性判定信号としてスイッチ制御回
路２１へ供給される。スイッチ制御回路２１にはクロッ
ク発生器１６からのサンプリングクロックおよびパルス
検出回路１８の出力も供給され、スイッチ制御回路２１
により、ピーク検出回路１２，１３中の、傾斜極性判定
信号が示す傾斜極性と対応する方に切替スイッチ１４を
接続するように制御する。ただし、傾斜極性判定信号
が、入力信号が負傾斜であることを示していても、パル
ス検出回路１８で入力信号中に正パルスを検出した場合
は、正ピーク検出回路１２をサンプルホールド回路１５
へ接続する。
【０００５】スイッチ制御回路２１は従来においては図
４に示すように構成されていた。つまり、クロック発生
器１６のサンプリングクロックによりコンパレータ１９
の出力がＤ形フリップフロップ２２に取り込まれ、フリ
ップフロップ２２のＱ出力はゲート２３へ禁止信号とし
て供給されると共に、オアゲート２０を通じてＳＲフリ
ップフロップ２４のリセット端子と供給され、更にノア
ゲート２５へも供給される。ゲート２３にはパルス検出
回路１８の出力が供給され、ゲート２３の出力はフリッ
プフロップ２４のセット端子へ供給される。フリップフ
ロップ２４のＱ出力はサンプリングクロックでＤ形フリ
ップフロップ２６に取り込まれ、フリップフロップ２６
のＱ出力はノアゲート２５へ供給され、ノアゲート２５
の出力がスイッチ制御回路２１の出力となる。オアゲー
ト２０にサンプリングクロックよりわずか遅れたリセッ
ト信号が供給されている。
４に示すように構成されていた。つまり、クロック発生
器１６のサンプリングクロックによりコンパレータ１９
の出力がＤ形フリップフロップ２２に取り込まれ、フリ
ップフロップ２２のＱ出力はゲート２３へ禁止信号とし
て供給されると共に、オアゲート２０を通じてＳＲフリ
ップフロップ２４のリセット端子と供給され、更にノア
ゲート２５へも供給される。ゲート２３にはパルス検出
回路１８の出力が供給され、ゲート２３の出力はフリッ
プフロップ２４のセット端子へ供給される。フリップフ
ロップ２４のＱ出力はサンプリングクロックでＤ形フリ
ップフロップ２６に取り込まれ、フリップフロップ２６
のＱ出力はノアゲート２５へ供給され、ノアゲート２５
の出力がスイッチ制御回路２１の出力となる。オアゲー
ト２０にサンプリングクロックよりわずか遅れたリセッ
ト信号が供給されている。
【０００６】
【発明が解決しようとする課題】入力端子１１に図５Ａ
に示すようなパルス信号が入力され、これに対し、サン
プリングクロックが図５Ｂに示す関係状態にあり、リセ
ット信号が図５Ｂ′に示す状態であるとする。入力パル
ス信号の立上り部分ではサンプルホールド回路１５の出
力よりも入力信号の瞬時値の方が大となり、コンパレー
タ１９の出力（傾斜極性判定信号）は図５Ｃに示すよう
に高レベルであり、入力信号が正傾斜であることを示し
ている。パルス検出回路１８から入力信号としてパルス
信号が入力されたことを検出したパルス２７が図５Ｄに
示すように発生する。パルス検出回路１８は入力信号が
あると、その微分値で立ち上がり、ある時定数をもって
立ち下がる信号を出力する回路である。
に示すようなパルス信号が入力され、これに対し、サン
プリングクロックが図５Ｂに示す関係状態にあり、リセ
ット信号が図５Ｂ′に示す状態であるとする。入力パル
ス信号の立上り部分ではサンプルホールド回路１５の出
力よりも入力信号の瞬時値の方が大となり、コンパレー
タ１９の出力（傾斜極性判定信号）は図５Ｃに示すよう
に高レベルであり、入力信号が正傾斜であることを示し
ている。パルス検出回路１８から入力信号としてパルス
信号が入力されたことを検出したパルス２７が図５Ｄに
示すように発生する。パルス検出回路１８は入力信号が
あると、その微分値で立ち上がり、ある時定数をもって
立ち下がる信号を出力する回路である。
【０００７】入力パルス信号の立上り部分で発生したク
ロックＣ1 ，Ｃ2 によりコンパレータ１９の出力Ｃがフ
リップフロップ２２に取り込まれ、その出力Ｅは図５Ｅ
に示すように高レベルとなっており、これがノアゲート
２５から出力されるため、スイッチ１４は図５Ｉに示す
ように正ピーク検出回路１２がサンプルホールド回路１
５に接続される。次のクロックＣ3 では入力パルス信号
が立下り始めた状態にあるから、コンパレータ１９の出
力は低レベルとなっており、フリップフロップ２２の出
力Ｅが低レベルになる。この立下りでフリップフロップ
２４がリセットされる。また、このためゲート２３に対
する禁止が解除され、ゲート２３から図５Ｆに示すよう
に出力が生じ、この出力によりフリップフロップ２４が
セットされ、フリップフロップ２４のＱ出力は、図５Ｇ
に示すように高レベルになるが、これはクロックＣ3 で
はフリップフロップ２６に取り込まれないため、クロッ
クＣ3 からの１周期はノアゲート２５の両入力は共に低
レベルとなり、ノアゲート２５の出力が高レベルとな
り、図５Ｉに示すように負ピーク検出回路１３がサンプ
ルホールド回路１５へ接続される。
ロックＣ1 ，Ｃ2 によりコンパレータ１９の出力Ｃがフ
リップフロップ２２に取り込まれ、その出力Ｅは図５Ｅ
に示すように高レベルとなっており、これがノアゲート
２５から出力されるため、スイッチ１４は図５Ｉに示す
ように正ピーク検出回路１２がサンプルホールド回路１
５に接続される。次のクロックＣ3 では入力パルス信号
が立下り始めた状態にあるから、コンパレータ１９の出
力は低レベルとなっており、フリップフロップ２２の出
力Ｅが低レベルになる。この立下りでフリップフロップ
２４がリセットされる。また、このためゲート２３に対
する禁止が解除され、ゲート２３から図５Ｆに示すよう
に出力が生じ、この出力によりフリップフロップ２４が
セットされ、フリップフロップ２４のＱ出力は、図５Ｇ
に示すように高レベルになるが、これはクロックＣ3 で
はフリップフロップ２６に取り込まれないため、クロッ
クＣ3 からの１周期はノアゲート２５の両入力は共に低
レベルとなり、ノアゲート２５の出力が高レベルとな
り、図５Ｉに示すように負ピーク検出回路１３がサンプ
ルホールド回路１５へ接続される。
【０００８】クロックＣ3 からゲート２３の出力が高レ
ベルとなり、フリップフロップ２４に図５Ｆに示すセッ
ト信号が与えられているため、フリップフロップ２４の
出力は図５Ｇに示すようになる。よって次のクロックＣ
4でフリップフロップ２６の出力が図５Ｈに示すように
高レベルとなり、図５Ｉに示すように正ピーク検出回路
１２がサンプルホールド回路１５に接続される。次のク
ロックＣ5 の前にパルス検出出力（図５Ｄ）が低レベル
となるため、クロックＣ5 の直後のリセット信号Ｒ1 で
フリップフロップ２４がリセットされる。よって次のク
ロックＣ6 でフリップフロップ２６の出力が低レベルに
なり、図５Ｉに示すように負ピーク検出回路１３がサン
プルホールド回路１５に接続される。
ベルとなり、フリップフロップ２４に図５Ｆに示すセッ
ト信号が与えられているため、フリップフロップ２４の
出力は図５Ｇに示すようになる。よって次のクロックＣ
4でフリップフロップ２６の出力が図５Ｈに示すように
高レベルとなり、図５Ｉに示すように正ピーク検出回路
１２がサンプルホールド回路１５に接続される。次のク
ロックＣ5 の前にパルス検出出力（図５Ｄ）が低レベル
となるため、クロックＣ5 の直後のリセット信号Ｒ1 で
フリップフロップ２４がリセットされる。よって次のク
ロックＣ6 でフリップフロップ２６の出力が低レベルに
なり、図５Ｉに示すように負ピーク検出回路１３がサン
プルホールド回路１５に接続される。
【０００９】図５Ａに示すようなパルス信号が入力され
ると、正ピーク検出回路１２の出力がサンプルホールド
されている状態から、１クロック周期の間負ピーク検出
回路１３の出力がサンプルホールドされ、その後、再び
正ピーク検出回路１２の出力が２クロック周期の間サン
プルホールドされ、再び負ピーク検出回路１３の出力が
サンプルホールドされるようになり、サンプルホールド
回路１５の出力を波形表示すると図５Ａ中の矢印で示す
ようになり、一つの入力パルス信号が２つのピークを持
つ信号となってしまう問題があった。
ると、正ピーク検出回路１２の出力がサンプルホールド
されている状態から、１クロック周期の間負ピーク検出
回路１３の出力がサンプルホールドされ、その後、再び
正ピーク検出回路１２の出力が２クロック周期の間サン
プルホールドされ、再び負ピーク検出回路１３の出力が
サンプルホールドされるようになり、サンプルホールド
回路１５の出力を波形表示すると図５Ａ中の矢印で示す
ようになり、一つの入力パルス信号が２つのピークを持
つ信号となってしまう問題があった。
【００１０】
【課題を解決するための手段】この発明によれば、コン
パレータの出力と、パルス検出回路の出力との論理和を
オア回路でとり、このオア回路の出力を傾斜極性判定信
号としてスイッチ制御回路へ供給する。
パレータの出力と、パルス検出回路の出力との論理和を
オア回路でとり、このオア回路の出力を傾斜極性判定信
号としてスイッチ制御回路へ供給する。
【００１１】
【実施例】図１にこの発明の実施例の要部を図３，４と
対応する部分に同一符号を付けて示す。この発明では、
コンパレータ１９の出力をスイッチ制御回路２１へ直接
供給することなく、パルス検出回路１８の出力とコンパ
レータ１９の出力とをオア回路２８へ供給し、このオア
回路２８の出力を傾斜極性判定信号としてスイッチ制御
回路２１，つまりこの場合はＤ形フリップフロップ２２
へ供給する。
対応する部分に同一符号を付けて示す。この発明では、
コンパレータ１９の出力をスイッチ制御回路２１へ直接
供給することなく、パルス検出回路１８の出力とコンパ
レータ１９の出力とをオア回路２８へ供給し、このオア
回路２８の出力を傾斜極性判定信号としてスイッチ制御
回路２１，つまりこの場合はＤ形フリップフロップ２２
へ供給する。
【００１２】この構成によれば、図５の場合と同様に、
図２Ａに示すような入力パルス信号が入力され、サンプ
リングクロックが図２Ｂに、リセット信号が図２Ｂ′に
それぞれ示す関係状態であると、コンパレータ１９，パ
ルス検出回路１８の各出力は図２Ｃ，Ｄにそれぞれ示す
ように、図５と同様な出力が得られるが、これら両出力
がオア回路２８へ供給されているため、オア回路２８の
出力は図２Ｃ´に示すようになり、これが傾斜極性判定
信号としてフリップフロップ２２へ供給される。この傾
斜極性判定信号Ｃ′は検出パルス２７の終りまで正傾斜
と判定した状態（高レベル）が延長され、図５の場合は
クロックＣ2 の周期期間中に負傾斜判定状態（低レベ
ル）になったが、この例ではクロックＣ4 の周期期間で
負傾斜判定状態になる。従って図２Ｆに示すようにゲー
ト２３から高レベルが発生しないため、フリップフロッ
プ２４はセットされず、その出力は図２Ｇに示すように
低レベルのまゝであり、またフリップフロップ２６の出
力も図２Ｈに示すように低レベルのまゝである。クロッ
クＣ5 でフリップフロップ２２の出力が低レベルにな
り、ノアゲート２５の両入力が低レベルとなり、これよ
りは図２Ｉに示すように負ピーク検出回路１３がサンプ
ルホールド回路１５へ接続されたまゝとなる。このため
正ピーク検出回路１２からサンプルホールドしていた状
態から負ピーク検出回路１３からサンプルホールドし、
再び正ピーク検出回路１２からのサンプルホールドに一
旦戻った後、負ピーク検出回路１３からのサンプルホー
ルドになるというようなことはなく、サンプルホールド
回路１５の出力波形は図２Ａの矢印で示すように一つの
ピークを持つ信号として表示され、入力パルス信号と対
応する。
図２Ａに示すような入力パルス信号が入力され、サンプ
リングクロックが図２Ｂに、リセット信号が図２Ｂ′に
それぞれ示す関係状態であると、コンパレータ１９，パ
ルス検出回路１８の各出力は図２Ｃ，Ｄにそれぞれ示す
ように、図５と同様な出力が得られるが、これら両出力
がオア回路２８へ供給されているため、オア回路２８の
出力は図２Ｃ´に示すようになり、これが傾斜極性判定
信号としてフリップフロップ２２へ供給される。この傾
斜極性判定信号Ｃ′は検出パルス２７の終りまで正傾斜
と判定した状態（高レベル）が延長され、図５の場合は
クロックＣ2 の周期期間中に負傾斜判定状態（低レベ
ル）になったが、この例ではクロックＣ4 の周期期間で
負傾斜判定状態になる。従って図２Ｆに示すようにゲー
ト２３から高レベルが発生しないため、フリップフロッ
プ２４はセットされず、その出力は図２Ｇに示すように
低レベルのまゝであり、またフリップフロップ２６の出
力も図２Ｈに示すように低レベルのまゝである。クロッ
クＣ5 でフリップフロップ２２の出力が低レベルにな
り、ノアゲート２５の両入力が低レベルとなり、これよ
りは図２Ｉに示すように負ピーク検出回路１３がサンプ
ルホールド回路１５へ接続されたまゝとなる。このため
正ピーク検出回路１２からサンプルホールドしていた状
態から負ピーク検出回路１３からサンプルホールドし、
再び正ピーク検出回路１２からのサンプルホールドに一
旦戻った後、負ピーク検出回路１３からのサンプルホー
ルドになるというようなことはなく、サンプルホールド
回路１５の出力波形は図２Ａの矢印で示すように一つの
ピークを持つ信号として表示され、入力パルス信号と対
応する。
【００１３】
【発明の効果】以上述べたように、この発明によればパ
ルス検出回路１８の出力と、コンパレータ１９の出力と
の論理和を傾斜極性判定信号としてスイッチ制御回路２
１へ供給しているため、サンプリングクロックが発生し
た時に、コンパレータ１９の出力またはパルス検出回路
１８の出力のいずれかが高レベルであればフリップフロ
ップ２２に高レベルが取り込まれるため、パルス入力に
対し、２つのピークを持つ出力となることなく、一つの
ピーク（パルス）として出力が得られる。
ルス検出回路１８の出力と、コンパレータ１９の出力と
の論理和を傾斜極性判定信号としてスイッチ制御回路２
１へ供給しているため、サンプリングクロックが発生し
た時に、コンパレータ１９の出力またはパルス検出回路
１８の出力のいずれかが高レベルであればフリップフロ
ップ２２に高レベルが取り込まれるため、パルス入力に
対し、２つのピークを持つ出力となることなく、一つの
ピーク（パルス）として出力が得られる。
【図１】この発明の実施例の要部を示す論理回路図。
【図２】図１の動作時の各部の波形例を示すタイムチャ
ート。
ート。
【図３】ピークサンプル出力回路の一般的構成を示すブ
ロック図。
ロック図。
【図４】従来のスイッチ制御回路２１の具体的構成を示
す論理回路図。
す論理回路図。
【図５】図４の動作時の各部の波形を示すタイムチャー
ト。
ト。
Claims (1)
- 【請求項１】 入力信号を正ピーク検出回路および負ピ
ーク検出回路へ供給し、これらピーク検出回路の一方を
切替スイッチにより選択して、その出力をサンプルホー
ルド回路へ供給し、そのサンプルホールド回路における
サンプルホールド動作ごとに少なくとも取り出した方の
ピーク検出回路をリセットし、上記正ピーク検出回路の
出力からパルス信号をパルス検出回路で検出し、上記サ
ンプルホールド回路の出力と上記入力信号とをコンパレ
ータで比較し、そのコンパレータの出力を上記入力信号
に対する傾斜極性判定信号としてスイッチ制御回路へ供
給すると共に、そのスイッチ制御回路へ上記パルス検出
回路の出力と上記サンプルホールド回路のサンプリング
クロックとを供給し、そのスイッチ制御回路の出力によ
り上記切替スイッチを、上記両ピーク検出回路中の上記
傾斜極性判定信号が示す傾斜極性と対応する方に切替え
接続するピークサンプル出力回路において、上記コンパ
レータの出力と、上記パルス検出回路の出力との論理和
をとって上記傾斜極性判定信号として上記スイッチ制御
回路へ供給するオア回路を設けたことを特徴とするピー
クサンプル出力回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP5899991A JP2888264B2 (ja) | 1991-03-22 | 1991-03-22 | ピークサンプル出力回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP5899991A JP2888264B2 (ja) | 1991-03-22 | 1991-03-22 | ピークサンプル出力回路 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH04294281A JPH04294281A (ja) | 1992-10-19 |
| JP2888264B2 true JP2888264B2 (ja) | 1999-05-10 |
Family
ID=13100560
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP5899991A Expired - Fee Related JP2888264B2 (ja) | 1991-03-22 | 1991-03-22 | ピークサンプル出力回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP2888264B2 (ja) |
-
1991
- 1991-03-22 JP JP5899991A patent/JP2888264B2/ja not_active Expired - Fee Related
Also Published As
| Publication number | Publication date |
|---|---|
| JPH04294281A (ja) | 1992-10-19 |
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A01 | Written decision to grant a patent or to grant a registration (utility model) |
Free format text: JAPANESE INTERMEDIATE CODE: A01 Effective date: 19990112 |
|
| LAPS | Cancellation because of no payment of annual fees |