JPS61184011A - 時分割型ａ／ｄ・ｄ／ａ変換器 - Google Patents
時分割型ａ／ｄ・ｄ／ａ変換器Info
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- JPS61184011A JPS61184011A JP2414585A JP2414585A JPS61184011A JP S61184011 A JPS61184011 A JP S61184011A JP 2414585 A JP2414585 A JP 2414585A JP 2414585 A JP2414585 A JP 2414585A JP S61184011 A JPS61184011 A JP S61184011A
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Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
本発明は、Ａ／Ｄ（アナログ／アイソタル）・Ｄ／Ａ
（ディジタル／アナログ）変換器に関し、特にＡ／Ｄ変
換機能とＤ／Ａ変換機能とを有し、外部指令に応じて心
の及びＤ／Ａ変換動作を切換えるように構成された時分
割型のＡ／Ｄ −Ｄ ／Ａ変換器に関する。
（ディジタル／アナログ）変換器に関し、特にＡ／Ｄ変
換機能とＤ／Ａ変換機能とを有し、外部指令に応じて心
の及びＤ／Ａ変換動作を切換えるように構成された時分
割型のＡ／Ｄ −Ｄ ／Ａ変換器に関する。
従来、この種の装置として第１図に示す如きものかあシ
、図において、■は逐次比較レジスタ、２はこのレジス
タ１の出力Ｑ。−Ｑｎと外部ディジタル入力とを択一的
に導出するマルチプレクサ、３はマルチプレクサ２によ
る選択出力をＤ／Ａ変換ｆ ルＤ／Ａ ＝ｒンパータ、
７はこのＤ／Ａコンバータ３の出力をアナログ出力とコ
ンパレータ４の入力とに切換えるスイッチ、４はアナロ
グ入力とＤ／Ａｙンパータ３の出力とを比較するコンパ
レータ、５はレジスタｌのためのクロック信号ＣＫ及び
動作開始指令信号Ｓを供給する制御回路である。
、図において、■は逐次比較レジスタ、２はこのレジス
タ１の出力Ｑ。−Ｑｎと外部ディジタル入力とを択一的
に導出するマルチプレクサ、３はマルチプレクサ２によ
る選択出力をＤ／Ａ変換ｆ ルＤ／Ａ ＝ｒンパータ、
７はこのＤ／Ａコンバータ３の出力をアナログ出力とコ
ンパレータ４の入力とに切換えるスイッチ、４はアナロ
グ入力とＤ／Ａｙンパータ３の出力とを比較するコンパ
レータ、５はレジスタｌのためのクロック信号ＣＫ及び
動作開始指令信号Ｓを供給する制御回路である。
そして、コン・ぐレータ４の出力がレジスタ１の久方（
Ｄ）となっており、マルチプレクサ２とスイッチ７とが
Ｄ／Ａ、Ａ／Ｄ変換動作切換え信号によシ連動して制御
されるものである。レジスタ１の出力Ｑ。−Ｑ７がＡ／
Ｄ変換出力（ディジタル出力）であり、Ｄ／Ａコンバー
タ３の出力がＤ／Ａ変換出力（アナログ出力）である。
Ｄ）となっており、マルチプレクサ２とスイッチ７とが
Ｄ／Ａ、Ａ／Ｄ変換動作切換え信号によシ連動して制御
されるものである。レジスタ１の出力Ｑ。−Ｑ７がＡ／
Ｄ変換出力（ディジタル出力）であり、Ｄ／Ａコンバー
タ３の出力がＤ／Ａ変換出力（アナログ出力）である。
第２図は第１図の装置の各部動作波形を示すタイムチャ
ートである。Ａ／Ｄ変換動作の場合、外部からのＡ／Ｄ
変換開始指令信号Ｓの発生に応答して、この信号Ｓの存
在期間内におけるクロックＣＫの立上シタイミングにお
いて、先ず、レジスタ１の出力Ｑ。−Ｑユ（例でばｎ＝
７とする）のうち低位ビットＱ。〜Ｑ６が高レベル（以
下Ｈと略記する）にセットされ、最上位ピッ）Ｑ７が低
レベル（以下りと略記する）にセットされる。この値は
フルスケールの棒であシ、この値がマルチプレクサ２を
介してＤ／Ａコンバータ３へ送られる。このＤ／Ａコン
・々−タ３によるアナログ値はアナログ入力の値とコン
・ぐレータ４にて比較され、その比較結果がレジスタ１
のデータ人力りへ送出される。
ートである。Ａ／Ｄ変換動作の場合、外部からのＡ／Ｄ
変換開始指令信号Ｓの発生に応答して、この信号Ｓの存
在期間内におけるクロックＣＫの立上シタイミングにお
いて、先ず、レジスタ１の出力Ｑ。−Ｑユ（例でばｎ＝
７とする）のうち低位ビットＱ。〜Ｑ６が高レベル（以
下Ｈと略記する）にセットされ、最上位ピッ）Ｑ７が低
レベル（以下りと略記する）にセットされる。この値は
フルスケールの棒であシ、この値がマルチプレクサ２を
介してＤ／Ａコンバータ３へ送られる。このＤ／Ａコン
・々−タ３によるアナログ値はアナログ入力の値とコン
・ぐレータ４にて比較され、その比較結果がレジスタ１
のデータ人力りへ送出される。
いま、仮にレジスタｌからのディジタル出力Ｑ。
−ワの値すなわちフルスケールの棒の値がアナログ入力
のそれよシも小なる場合（コンｔＪ？レータ４の出力が
Ｈの場合）、レジスタ１は次のクロックの立上シタイミ
ングにてフルスケールの３／４の値を出力Ｑ、−Ｑ、に
出力する。逆に、アナログ入力の値がフルスケールのＩ
Ａの値よりも小なる場合（コン／母レータ４の出力がＬ
の場合）、レジスタ１は次のクロックの立上りタイミン
グにてフルスケールのＫの値を出力Ｑ。−Ｑ７に出力す
る。
のそれよシも小なる場合（コンｔＪ？レータ４の出力が
Ｈの場合）、レジスタ１は次のクロックの立上シタイミ
ングにてフルスケールの３／４の値を出力Ｑ、−Ｑ、に
出力する。逆に、アナログ入力の値がフルスケールのＩ
Ａの値よりも小なる場合（コン／母レータ４の出力がＬ
の場合）、レジスタ１は次のクロックの立上りタイミン
グにてフルスケールのＫの値を出力Ｑ。−Ｑ７に出力す
る。
かかる動作がビット数だけ繰返されてレジスタｌの出力
のアナログ値がアナログ入力の値に近づくように動作し
て最終的にアナログ入力に対応したディジタル信号を得
るものである。
のアナログ値がアナログ入力の値に近づくように動作し
て最終的にアナログ入力に対応したディジタル信号を得
るものである。
Ｄ／Ａ変換動作の場合には、外部切換え信号により、マ
ルチプレクサ２はＤ／Ａ入力を選択すると共にスイッチ
７はＤ／Ａコンバータ３の出力をアナログ出力として外
部へ導出するように制御が行われる。よって、Ｄ／Ａ入
力（ディジタル入力）がＤ／Ａコンバータ３にてアナロ
グ化され、アナログ信号となって外部へ出力されるので
ある。
ルチプレクサ２はＤ／Ａ入力を選択すると共にスイッチ
７はＤ／Ａコンバータ３の出力をアナログ出力として外
部へ導出するように制御が行われる。よって、Ｄ／Ａ入
力（ディジタル入力）がＤ／Ａコンバータ３にてアナロ
グ化され、アナログ信号となって外部へ出力されるので
ある。
従来の時分割型Ａ／Ｄ−Ｄ／Ａ変換器は以上の様に構成
されているので、Ａ／Ｄ変換は単位クロックの整数倍の
期間毎になされている故、Ａ／Ｄ変換動作中にＤ／Ａ変
換動作を行わせる必要が生じてもＤ／Ａ変換動作を割込
ませることは出来ない。また、Ａ／Ｄ変換すべき情報量
とＤ／Ａ変換すべき情報量が異なる場合等において、υ
■及びＤ／Ａ変換に要する各処理時間の比率を変えたい
としてもこれを変えることが出来ないという不具合を有
する。
されているので、Ａ／Ｄ変換は単位クロックの整数倍の
期間毎になされている故、Ａ／Ｄ変換動作中にＤ／Ａ変
換動作を行わせる必要が生じてもＤ／Ａ変換動作を割込
ませることは出来ない。また、Ａ／Ｄ変換すべき情報量
とＤ／Ａ変換すべき情報量が異なる場合等において、υ
■及びＤ／Ａ変換に要する各処理時間の比率を変えたい
としてもこれを変えることが出来ないという不具合を有
する。
よって、本発明の目的とするところは、Ａ／Ｄ変換動作
中にＤ／Ａ変換動作の割込処理を可能にすると共にかか
る割込処理によるＡ／Ｄ変換処理量の低下を最小限に止
め得る時分割型Ａ／Ｄ−Ｄ／Ａ変換器を提供することで
ある。
中にＤ／Ａ変換動作の割込処理を可能にすると共にかか
る割込処理によるＡ／Ｄ変換処理量の低下を最小限に止
め得る時分割型Ａ／Ｄ−Ｄ／Ａ変換器を提供することで
ある。
上記目的を達成する為に本発明による時分割型Ａ／Ｄ−
Ｄ／Ａ変換においては、逐次比較Ａ／Ｄ変換を遂行する
レジスタに対してＤ／Ａ変換動作中はクロック信号の供
給を停止すると共にコンパレータ４の入力側にクランプ
回路を設けた構成としてＡ／Ｄ変換動作の高速化を可能
としている。
Ｄ／Ａ変換においては、逐次比較Ａ／Ｄ変換を遂行する
レジスタに対してＤ／Ａ変換動作中はクロック信号の供
給を停止すると共にコンパレータ４の入力側にクランプ
回路を設けた構成としてＡ／Ｄ変換動作の高速化を可能
としている。
本発明の実施例を第３図を参照しつつ説明する。
同図において第１図に示される回路と同等部分は同一符
号を付す。外部から供給されるアナログ信算回路ρ他方
の入力端子にはスイッチ回路７の一方の入側出力端子が
接続されておシ、切換え信号に応じてＤ／Ａコンバータ
３からのアナログ信号が供給される。減算回路は上記外
部からのアナログ信号値から上記Ｄ／Ａコ／パータ３か
らのアナログ信号を減じた値に比例した出力をコンパレ
ータ４の正側入力端子に供給する。コンパレータ４の負
側入力端子には基準電圧として、例えば接地電圧が供給
されている。そしてコン・ぐレータ４は正側入力が負側
入力に比して大であるとき高レベル信号（以下Ｈ信号と
称する）を、小であるとき低レベル信号（以下り信号と
称する）を逐次比較レジスターのＤ入力端子に供給する
。コンパレータ４の正側入力端子にはクランプ回路１２
が接続されている。クランプ回路１２は供給されるクロ
ックφ信号がＨレベルであるとき、コンツヤレータ４の
正側入力端子電圧を強制的に接地電圧レベルとする。
号を付す。外部から供給されるアナログ信算回路ρ他方
の入力端子にはスイッチ回路７の一方の入側出力端子が
接続されておシ、切換え信号に応じてＤ／Ａコンバータ
３からのアナログ信号が供給される。減算回路は上記外
部からのアナログ信号値から上記Ｄ／Ａコ／パータ３か
らのアナログ信号を減じた値に比例した出力をコンパレ
ータ４の正側入力端子に供給する。コンパレータ４の負
側入力端子には基準電圧として、例えば接地電圧が供給
されている。そしてコン・ぐレータ４は正側入力が負側
入力に比して大であるとき高レベル信号（以下Ｈ信号と
称する）を、小であるとき低レベル信号（以下り信号と
称する）を逐次比較レジスターのＤ入力端子に供給する
。コンパレータ４の正側入力端子にはクランプ回路１２
が接続されている。クランプ回路１２は供給されるクロ
ックφ信号がＨレベルであるとき、コンツヤレータ４の
正側入力端子電圧を強制的に接地電圧レベルとする。
このクランプ回路１２の動作によって、コンパレータ４
の高速動作時における入力側回路の容量成分によるレス
ポンス低下を改善している。逐次比較レジスタ１は、ク
ロック信号１の供給に応じて作動する。そして、Ｄ入力
端子に供給される信号レベルに対応して前述の如く順次
デジタル出力を設定する。このデジタル出力をクロック
信号１の＝定りロック数毎にラッチすることによりＡ／
Ｄ変換出力を得ることが出来る。上記デジタル出力はマ
ルチブレフサ２ＯＮ側入力端子に供給されている。
の高速動作時における入力側回路の容量成分によるレス
ポンス低下を改善している。逐次比較レジスタ１は、ク
ロック信号１の供給に応じて作動する。そして、Ｄ入力
端子に供給される信号レベルに対応して前述の如く順次
デジタル出力を設定する。このデジタル出力をクロック
信号１の＝定りロック数毎にラッチすることによりＡ／
Ｄ変換出力を得ることが出来る。上記デジタル出力はマ
ルチブレフサ２ＯＮ側入力端子に供給されている。
また、マルチプレクサ２のＢ個入力端子には外部からの
Ｄ／Ａ変換入力信号が供給されている。マルチブレフサ
２は供給される切換え信号がＡ／Ｄ変換指令であるとき
は上記デジタル出力をＤ／Ａコ／パータ３の入力端子に
中継し、Ｄ／Ａ変換指令であるときは上記Ｄ／Ａ変換入
力信号をＤ／Ａコンバータ３の入力端子に中継する。Ｄ
／Ａコンバータ３は供給されるデジタル信号をアナログ
信号に変換してスされている。クロック発生回路５αは
上記クロックφ信号をダート１回路５ｂ及びクランプ回
路１２に供給している。ダート１回路５ｂは切換え信号
のＡ／Ｄ変換指令に応じて上記クロックφ信号を逐次比
較レジスタｌに中継する。スイッチ回路７０Ｂ側出力端
子はアナログ信号をなめらかにするロー・ぐスフィルタ
１３を介してアナログ出力端子に接続されている。
Ｄ／Ａ変換入力信号が供給されている。マルチブレフサ
２は供給される切換え信号がＡ／Ｄ変換指令であるとき
は上記デジタル出力をＤ／Ａコ／パータ３の入力端子に
中継し、Ｄ／Ａ変換指令であるときは上記Ｄ／Ａ変換入
力信号をＤ／Ａコンバータ３の入力端子に中継する。Ｄ
／Ａコンバータ３は供給されるデジタル信号をアナログ
信号に変換してスされている。クロック発生回路５αは
上記クロックφ信号をダート１回路５ｂ及びクランプ回
路１２に供給している。ダート１回路５ｂは切換え信号
のＡ／Ｄ変換指令に応じて上記クロックφ信号を逐次比
較レジスタｌに中継する。スイッチ回路７０Ｂ側出力端
子はアナログ信号をなめらかにするロー・ぐスフィルタ
１３を介してアナログ出力端子に接続されている。
クランプ回路１２の具体回路例を第４図（α）に示す。
同図において、ダイオードＤ１〜Ｄ４はダイオードプツ
シを形成する。ダイオードＤ、及びＤ２のアノードを共
通に接続した接続点Ｐ１にはダイオードＤ５のカソード
、抵抗Ｒ２及び抵抗Ｒ３の一端が接続されている。ダイ
オードＤ５のアノードは接地されている。抵抗Ｒ２の他
端には抵抗几、の一端及びＰＮＰトランジスタＱ、のエ
ミッタが接続されている抵抗Ｒ４及び抵抗Ｒ３の各他端
にはそれぞれ＋１５ｖ及び−１５Ｖのバイアス電圧が印
加されている。ダイオードＤ３及びＤ４のカソードを共
通に接続した接続点Ｐ２にはダイオードＤ６のアノード
、抵抗Ｒ４及びＲ５の一端が接続される。ダイオードＤ
６０カンードは接地されている。抵抗Ｒ５の他端にはト
ランジスタＱ、のコレクタ及び抵抗Ｒ６の一端が接続さ
れている。抵抗Ｒ４及びＲ６の各他端にはそれぞれ＋１
５ｖ及び−１５Ｖのバイアス電圧が印加されている。ト
ランジスタＱ１のペース端子にはクロックφ信号が供給
されておシ、クロックφ信号がＬ信号のときトランジス
タＱ、は導通状態となる。ダイオードＤ２０カソード及
びダイオードＤ４のアノードは接地されている。また、
ダイオードＤ１０カンード及びダイオードＤ、のアノー
ドはコンツクレータ４の正側入力端子に接続されている
。抵抗Ｒ１を几、。
シを形成する。ダイオードＤ、及びＤ２のアノードを共
通に接続した接続点Ｐ１にはダイオードＤ５のカソード
、抵抗Ｒ２及び抵抗Ｒ３の一端が接続されている。ダイ
オードＤ５のアノードは接地されている。抵抗Ｒ２の他
端には抵抗几、の一端及びＰＮＰトランジスタＱ、のエ
ミッタが接続されている抵抗Ｒ４及び抵抗Ｒ３の各他端
にはそれぞれ＋１５ｖ及び−１５Ｖのバイアス電圧が印
加されている。ダイオードＤ３及びＤ４のカソードを共
通に接続した接続点Ｐ２にはダイオードＤ６のアノード
、抵抗Ｒ４及びＲ５の一端が接続される。ダイオードＤ
６０カンードは接地されている。抵抗Ｒ５の他端にはト
ランジスタＱ、のコレクタ及び抵抗Ｒ６の一端が接続さ
れている。抵抗Ｒ４及びＲ６の各他端にはそれぞれ＋１
５ｖ及び−１５Ｖのバイアス電圧が印加されている。ト
ランジスタＱ１のペース端子にはクロックφ信号が供給
されておシ、クロックφ信号がＬ信号のときトランジス
タＱ、は導通状態となる。ダイオードＤ２０カソード及
びダイオードＤ４のアノードは接地されている。また、
ダイオードＤ１０カンード及びダイオードＤ、のアノー
ドはコンツクレータ４の正側入力端子に接続されている
。抵抗Ｒ１を几、。
Ｒ５及びＲ６の値は例えば３．４キロオーム程であり、
抵抗Ｒ３及びＲ４の値は例えば２２キロオ一ム程度に設
定される。
抵抗Ｒ３及びＲ４の値は例えば２２キロオ一ム程度に設
定される。
次に、第４図（ｂ）の波形図を参照しつつフラッフ回路
１２の動作について説明する。クロックφ信号のＨ信号
が供給されるときトランジスタＱ１はオフとなシ接続点
Ｐ、及び２２間の電圧は上記ダイオードプツシの順方向
バイアス電圧となってブリッジを形成する各ダイオード
Ｄ１〜Ｄ４を導通状態とする。
１２の動作について説明する。クロックφ信号のＨ信号
が供給されるときトランジスタＱ１はオフとなシ接続点
Ｐ、及び２２間の電圧は上記ダイオードプツシの順方向
バイアス電圧となってブリッジを形成する各ダイオード
Ｄ１〜Ｄ４を導通状態とする。
よって、クランプ回路１２の出力インピーダンスは低イ
ンピーダンスとなって、コン／ぐレータ４の正側入力端
子電圧はほぼ接地電位となる。また、クロックφ信号の
Ｌ信号が供給されるとき、トランジスタＱ、はオンとな
り接続点Ｐ、及び２２間の電圧は上記ダイオードプツシ
の逆方向バイアス電圧となってプツシを形成する各ダイ
オードＤ１〜Ｄ４を遮断状態とする。よって、クランプ
回路１２の出力インーーダンスは高インピーダンスとな
ってはぼ減算回咋ｅ出力電圧がコンパレータ４の正側入
力端子電圧となる。なお、コンパレータ４の正側入力回
路には電圧リミッタ回路が設けられておシ（図示せず）
、クランプ回路１２に印加される電圧を制限すると共に
コンパレータ４への入力電圧を制限している。このよう
にクランプ回路１２は動作するので、減算回−−鴫の出
力電圧波形はクロックφ信号に応じて・やルス状の波形
に変換されてコア・臂レータ４の正側入力端子に供給さ
れる。この・ぐルス状波形は交互に接地電圧を有するの
で、コン・母レーク４の正画入力回路に存在する容量成
分による蓄電荷は十分に放電される。そしてコン・ぐレ
ータ４の高周波レスポンスが改善されるので、さらに逐
次比較レジスタへ供給するクロック周波数を高めてＡ／
Ｄ変換に要する時間を短縮するととが可能である〇 グー）１回路の具体回路例を第５図（α）を参照しつつ
説明する。クロック発生回路５αから出力されたクロッ
クφ信号は３人カア／ドグード２１の第１入力端子及び
ディレイドフリップフロップ（以下Ｄ−ＦＦと称する）
２２及び２３のＣＫ端子に供給される。また、切換え信
号がアンドゲート２１の第２入力端子、２人力ナンドブ
ート２４の一方の入力端子及びＤ−ＦＦ２２のＤ入力端
子に供給される。Ｄ−Ｆ’Ｆ２２のＱ出力はＤ−ＦＦ２
３のＤ入力端子に供給され、Ｄ−ＦＦ２３のＱ出力はナ
ントゲート２４の他方の入力端子に供給される。ナント
ゲート２４の出力はアンドゲート２１の第３入力端子に
供給され、アンドゲート２１の出力端子よシクロック１
信号が逐次比較レジスタ１に供給される。このダート回
路の各入力信号と出力信号の波形を第５図（Ｍ）に示す
。
ンピーダンスとなって、コン／ぐレータ４の正側入力端
子電圧はほぼ接地電位となる。また、クロックφ信号の
Ｌ信号が供給されるとき、トランジスタＱ、はオンとな
り接続点Ｐ、及び２２間の電圧は上記ダイオードプツシ
の逆方向バイアス電圧となってプツシを形成する各ダイ
オードＤ１〜Ｄ４を遮断状態とする。よって、クランプ
回路１２の出力インーーダンスは高インピーダンスとな
ってはぼ減算回咋ｅ出力電圧がコンパレータ４の正側入
力端子電圧となる。なお、コンパレータ４の正側入力回
路には電圧リミッタ回路が設けられておシ（図示せず）
、クランプ回路１２に印加される電圧を制限すると共に
コンパレータ４への入力電圧を制限している。このよう
にクランプ回路１２は動作するので、減算回−−鴫の出
力電圧波形はクロックφ信号に応じて・やルス状の波形
に変換されてコア・臂レータ４の正側入力端子に供給さ
れる。この・ぐルス状波形は交互に接地電圧を有するの
で、コン・母レーク４の正画入力回路に存在する容量成
分による蓄電荷は十分に放電される。そしてコン・ぐレ
ータ４の高周波レスポンスが改善されるので、さらに逐
次比較レジスタへ供給するクロック周波数を高めてＡ／
Ｄ変換に要する時間を短縮するととが可能である〇 グー）１回路の具体回路例を第５図（α）を参照しつつ
説明する。クロック発生回路５αから出力されたクロッ
クφ信号は３人カア／ドグード２１の第１入力端子及び
ディレイドフリップフロップ（以下Ｄ−ＦＦと称する）
２２及び２３のＣＫ端子に供給される。また、切換え信
号がアンドゲート２１の第２入力端子、２人力ナンドブ
ート２４の一方の入力端子及びＤ−ＦＦ２２のＤ入力端
子に供給される。Ｄ−Ｆ’Ｆ２２のＱ出力はＤ−ＦＦ２
３のＤ入力端子に供給され、Ｄ−ＦＦ２３のＱ出力はナ
ントゲート２４の他方の入力端子に供給される。ナント
ゲート２４の出力はアンドゲート２１の第３入力端子に
供給され、アンドゲート２１の出力端子よシクロック１
信号が逐次比較レジスタ１に供給される。このダート回
路の各入力信号と出力信号の波形を第５図（Ｍ）に示す
。
さらに第６図のタイミングチャートを参照しつつ実施例
の動作について説明する。まず、Ａ／Ｄ変換動作時のマ
ルチプレクサ２及びスイッチ回路７はそれぞれ入側端子
に切換えられる。そして、逐次比較レジスタ１は上述ダ
ート１回路から供給されるクロック１信号に同期して逐
次比較型Ａ／Ｄ変換動作をなす。この逐次比較型Ａ／Ｄ
変換動作については従来例にて説明しているのでここで
の説明は省略する。いま、第６図中の６１時点からＡ／
Ｄ変換を開始した後、６２時点で切換え信号がＤ／纜換
指令と従ってＬ信号になると、ｆ−ト１回路はクロック
１信号の発生を停止する。また、同時にマルチプレクサ
２及びスイッチ回路７はＢ側端子に切換えられる。逐次
比較レジスタｌはクロック１信号の供給停止により、出
力を保持して動作を停止する。そして、Ｄ／Ａコンバー
タ３はマルチプレクサ２を介して供給されるＤ／Ａ変換
入力信号をアナログ信号に変換してこれをスイッチ回路
７を介してローパスフィルタ１３に供給する。当該アナ
ログ信号の波形はロー・ぐスフィルタ１３によって滑ら
かになってアナログ出力端子から外部に出力される。切
換え信号がＡ／Ｄ変換指令に従って６３時点にてＨ信号
になると、マルチプレクサ２及びスイッチ回路７はそれ
ぞれ入側端子に切換えられる。
の動作について説明する。まず、Ａ／Ｄ変換動作時のマ
ルチプレクサ２及びスイッチ回路７はそれぞれ入側端子
に切換えられる。そして、逐次比較レジスタ１は上述ダ
ート１回路から供給されるクロック１信号に同期して逐
次比較型Ａ／Ｄ変換動作をなす。この逐次比較型Ａ／Ｄ
変換動作については従来例にて説明しているのでここで
の説明は省略する。いま、第６図中の６１時点からＡ／
Ｄ変換を開始した後、６２時点で切換え信号がＤ／纜換
指令と従ってＬ信号になると、ｆ−ト１回路はクロック
１信号の発生を停止する。また、同時にマルチプレクサ
２及びスイッチ回路７はＢ側端子に切換えられる。逐次
比較レジスタｌはクロック１信号の供給停止により、出
力を保持して動作を停止する。そして、Ｄ／Ａコンバー
タ３はマルチプレクサ２を介して供給されるＤ／Ａ変換
入力信号をアナログ信号に変換してこれをスイッチ回路
７を介してローパスフィルタ１３に供給する。当該アナ
ログ信号の波形はロー・ぐスフィルタ１３によって滑ら
かになってアナログ出力端子から外部に出力される。切
換え信号がＡ／Ｄ変換指令に従って６３時点にてＨ信号
になると、マルチプレクサ２及びスイッチ回路７はそれ
ぞれ入側端子に切換えられる。
ダート１回路はとの６３時点から一定時間経過後のｔ４
時点にてクロックｌ信号の供給を開始する。この一定時
間はＤ／Ａコンバータ３、減算回路１１及びコンパレー
タ４等の動作が安定する迄に要する時間である。よって
逐次比較レジスタｌは、コンパレータ４の出力が安定し
た後【クロック１信号が供給されて動作するので誤動作
を防止することが出来る。
時点にてクロックｌ信号の供給を開始する。この一定時
間はＤ／Ａコンバータ３、減算回路１１及びコンパレー
タ４等の動作が安定する迄に要する時間である。よって
逐次比較レジスタｌは、コンパレータ４の出力が安定し
た後【クロック１信号が供給されて動作するので誤動作
を防止することが出来る。
本発明の他の実施例を第７図を参照しつつ説明する。同
図においてはダート２回路Ｉ４が設けられている。ダー
ト２回路１４は供給されるクロックφ信号から切換え信
号のＬ信号に応じてクロック２信号もしくはクロック３
信号を発生しこれをクランプ回路１２に供給する。クロ
ック２信号及びクロック３信号の波形を第６図に示す。
図においてはダート２回路Ｉ４が設けられている。ダー
ト２回路１４は供給されるクロックφ信号から切換え信
号のＬ信号に応じてクロック２信号もしくはクロック３
信号を発生しこれをクランプ回路１２に供給する。クロ
ック２信号及びクロック３信号の波形を第６図に示す。
クロック２信号は、切換え信号がＨ信号に変化したとき
、クロック１信号よシ１クロック早くクロック信号が発
生する。これは、クロック２信号がＤ／Ａ変換指令に対
応してＬ信号である期間中クランプ回路１２の出力イン
ピーダンスは高インピーダンス状態となり、コン・９レ
一タ４０入力回路に減算回路１１の出力が供給され続け
るので、コ／・２レ一タ４０入力回路の容量成分に電荷
が蓄えられて、コン・ぐレータ４の出力が入力信号に対
応しない場合が生ずる。
、クロック１信号よシ１クロック早くクロック信号が発
生する。これは、クロック２信号がＤ／Ａ変換指令に対
応してＬ信号である期間中クランプ回路１２の出力イン
ピーダンスは高インピーダンス状態となり、コン・９レ
一タ４０入力回路に減算回路１１の出力が供給され続け
るので、コ／・２レ一タ４０入力回路の容量成分に電荷
が蓄えられて、コン・ぐレータ４の出力が入力信号に対
応しない場合が生ずる。
そこで、上記電荷を逐次比較レジスタ１が動作する前に
放電して、コン・母レータ４の動作の正確さを保つので
ある。クロック３信号は上述の理由によりクロック２信
号の上記り信号期間をＨ信号としてクランプ回路１２の
出力インピーダンスを低インピーダンストシ、コン・ぐ
レータ４０入力回路への電荷を防止している。デート２
回路１４は例えばダート１回路と同様にダート回路やフ
リラグ・フコツブ回路によって構成することが出来、カ
ウンタやタイマ回路を使用しても良い。
放電して、コン・母レータ４の動作の正確さを保つので
ある。クロック３信号は上述の理由によりクロック２信
号の上記り信号期間をＨ信号としてクランプ回路１２の
出力インピーダンスを低インピーダンストシ、コン・ぐ
レータ４０入力回路への電荷を防止している。デート２
回路１４は例えばダート１回路と同様にダート回路やフ
リラグ・フコツブ回路によって構成することが出来、カ
ウンタやタイマ回路を使用しても良い。
クランプ回路１２に供給するクロック信号をクロックφ
信号、クロック２信号及びクロック３信号のいずれとす
るかは例えば、回路の信頼性、損失、コスト等の主に設
計上の理由によってなされる。
信号、クロック２信号及びクロック３信号のいずれとす
るかは例えば、回路の信頼性、損失、コスト等の主に設
計上の理由によってなされる。
なお、クロック２信号はＡ／Ｄ変換指令に従ってクロッ
ク１信号が発生する前に数クロック発生することとして
も良い。
ク１信号が発生する前に数クロック発生することとして
も良い。
発明の詳細
な説明したように、本発明の時分割型Ａ／Ｄ・Ｄ／Ａ変
換器においては、コンｔ４レータの入力側にクランプ回
路を設けて逐次比較型Ａ／Ｄ変換動作を高速にしてＡ／
Ｄ変換処理量を向上しかつ非同期でＡ／Ｄ−Ｄ／Ａ変換
動作がなされ得るので、Ａ／Ｄ及びＤ／Ａ変換動作を自
由に選択することが出来て好ましい。
換器においては、コンｔ４レータの入力側にクランプ回
路を設けて逐次比較型Ａ／Ｄ変換動作を高速にしてＡ／
Ｄ変換処理量を向上しかつ非同期でＡ／Ｄ−Ｄ／Ａ変換
動作がなされ得るので、Ａ／Ｄ及びＤ／Ａ変換動作を自
由に選択することが出来て好ましい。
第１図は従来のＡ／Ｄ−Ｄ／Ａ変換器例を示すブロック
図、第２図は、従来回路のタイムチャート、第３図は、
本発明の実施例のブロック図、第４図（α）は、クラン
プ回路例を示す回路図、第４図（ｂ）は、クランプ回路
のタイムチャート、第５図（α）は、ダート１回路例を
示す回路図、第５図（ｂ）はダート１回路のタイムチャ
ート、第６図は、第３図及び第７図に示される回路の動
作を示すタイムチャート、第７図は、本発明の他の実施
例を示すブロック図。 主要部分の符号の説明
図、第２図は、従来回路のタイムチャート、第３図は、
本発明の実施例のブロック図、第４図（α）は、クラン
プ回路例を示す回路図、第４図（ｂ）は、クランプ回路
のタイムチャート、第５図（α）は、ダート１回路例を
示す回路図、第５図（ｂ）はダート１回路のタイムチャ
ート、第６図は、第３図及び第７図に示される回路の動
作を示すタイムチャート、第７図は、本発明の他の実施
例を示すブロック図。 主要部分の符号の説明
Claims (3)
- （１）外部から供給されるアナログ信号と内部アナログ
信号のレベル差に応じた差出力をなす減算回路と、第１
クロック信号に同期したタイミングにて前記差出力をク
ランプするクランプ回路と、前記減算回路の出力と基準
電圧とを比較して比較出力を発生する比較回路と、第２
クロック信号に応じて一定期間毎に初期デジタル出力値
から順次前記比較出力に基づいてデジタル出力値を設定
してこれをデジタル出力信号として出力しかつ第２クロ
ック信号の不存在期間中は前記デジタル出力値を保持す
る機能を有するレジスタ回路と、デジタル信号を前記内
部アナログ信号に変換するＤ／Ａ変換回路と、Ａ／Ｄ変
換選択指令の存在期間中前記デジタル出力信号を前記Ｄ
／Ａ変換回路に中継し前記Ａ／Ｄ変換選択指令の不存在
期間中外部から供給されるデジタル信号を前記Ｄ／Ａ変
換回路に中継する選択回路と、前記Ａ／Ｄ変換選択指令
に従って前記第２クロック信号を発生する制御回路とを
有することを特徴とする時分割型Ａ／Ｄ・Ｄ／Ａ変換器
。 - （２）前記制御回路は前記Ａ／Ｄ変換選択指令の不存在
期間を含む期間中前記第１クロック信号を停止すること
を特徴とする特許請求の範囲第１項記載の時分割型Ａ／
Ｄ・Ｄ／Ａ変換器。 - （３）前記制御回路は、Ａ／Ｄ変換選択指令に応じてま
ず第１クロック信号を発生し次いで少なくとも１クロッ
ク遅れて第２クロック信号を発生することを特徴とする
特許請求の範囲第２項記載の時分割型Ａ／Ｄ・Ｄ／Ａ変
換器。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2414585A JPS61184011A (ja) | 1985-02-08 | 1985-02-08 | 時分割型ａ／ｄ・ｄ／ａ変換器 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2414585A JPS61184011A (ja) | 1985-02-08 | 1985-02-08 | 時分割型ａ／ｄ・ｄ／ａ変換器 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS61184011A true JPS61184011A (ja) | 1986-08-16 |
Family
ID=12130160
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP2414585A Pending JPS61184011A (ja) | 1985-02-08 | 1985-02-08 | 時分割型ａ／ｄ・ｄ／ａ変換器 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS61184011A (ja) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH01183219A (ja) * | 1988-01-18 | 1989-07-21 | Nidek Co Ltd | 信号記憶回路 |
| WO2002003559A1 (en) * | 2000-06-30 | 2002-01-10 | Koninklijke Philips Electronics N.V. | Analog interface in systems using time-division-duplex |
-
1985
- 1985-02-08 JP JP2414585A patent/JPS61184011A/ja active Pending
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH01183219A (ja) * | 1988-01-18 | 1989-07-21 | Nidek Co Ltd | 信号記憶回路 |
| WO2002003559A1 (en) * | 2000-06-30 | 2002-01-10 | Koninklijke Philips Electronics N.V. | Analog interface in systems using time-division-duplex |
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