JPH04294281A - ピークサンプル出力回路 - Google Patents
ピークサンプル出力回路Info
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- JPH04294281A JPH04294281A JP5899991A JP5899991A JPH04294281A JP H04294281 A JPH04294281 A JP H04294281A JP 5899991 A JP5899991 A JP 5899991A JP 5899991 A JP5899991 A JP 5899991A JP H04294281 A JPH04294281 A JP H04294281A
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- 238000001514 detection method Methods 0.000 claims abstract description 57
- 238000005070 sampling Methods 0.000 claims abstract description 12
- 238000010586 diagram Methods 0.000 description 3
- 238000001228 spectrum Methods 0.000 description 3
- 230000000630 rising effect Effects 0.000 description 2
- 230000003111 delayed effect Effects 0.000 description 1
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- Measurement Of Current Or Voltage (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【0001】
【産業上の利用分野】この発明は、例えばスペクトルア
ナライザにおいて、出力信号のサンプリングとサンプリ
ングとの間に存在するパルス信号を漏れなく表示するた
めに利用され、入力信号を一定周期ごとにそのピーク値
をサンプルホールド出力するピークサンプル出力回路に
関する。
ナライザにおいて、出力信号のサンプリングとサンプリ
ングとの間に存在するパルス信号を漏れなく表示するた
めに利用され、入力信号を一定周期ごとにそのピーク値
をサンプルホールド出力するピークサンプル出力回路に
関する。
【0002】
【従来の技術】図3にピークサンプル出力回路の一般的
構成を示す。入力端子11から入力信号は正ピーク検出
回路12および負ピーク検出回路13へ供給され、それ
ぞれ入力信号の正のピークおよび負のピークが検出され
る。正ピーク検出回路12および負ピーク検出回路13
の各出力の一方が切替スイッチ14で選択されてサンプ
ルホールド回路15へ供給され、クロック発生器16か
らのサンプリングクロックごとにサンプルホールドされ
る。そのサンプルホールド出力は必要に応じてAD変換
器17でデジタル信号に変換されて出力される。例えば
入力端子11の入力信号がスペクトルアナライザの検波
出力の場合、AD変換器17の出力が一度メモリに記憶
された後、表示器に表示される。
構成を示す。入力端子11から入力信号は正ピーク検出
回路12および負ピーク検出回路13へ供給され、それ
ぞれ入力信号の正のピークおよび負のピークが検出され
る。正ピーク検出回路12および負ピーク検出回路13
の各出力の一方が切替スイッチ14で選択されてサンプ
ルホールド回路15へ供給され、クロック発生器16か
らのサンプリングクロックごとにサンプルホールドされ
る。そのサンプルホールド出力は必要に応じてAD変換
器17でデジタル信号に変換されて出力される。例えば
入力端子11の入力信号がスペクトルアナライザの検波
出力の場合、AD変換器17の出力が一度メモリに記憶
された後、表示器に表示される。
【0003】サンプルホールド回路15でサンプルホー
ルドするごとに少なくともその時、サンプルホールド回
路15に取り込んだ方のピーク検出回路はリセットされ
る。上記スペクトルアナライザに利用する場合は、サン
プルホールドごとに両ピーク検出回路12,13を通常
はリセットするが、負ピーク検出回路13側をサンプル
ホールドしている時に、正パルスが検出されると、その
時は正ピーク検出回路12のリセットを阻止する。
ルドするごとに少なくともその時、サンプルホールド回
路15に取り込んだ方のピーク検出回路はリセットされ
る。上記スペクトルアナライザに利用する場合は、サン
プルホールドごとに両ピーク検出回路12,13を通常
はリセットするが、負ピーク検出回路13側をサンプル
ホールドしている時に、正パルスが検出されると、その
時は正ピーク検出回路12のリセットを阻止する。
【0004】正ピーク検出回路12の出力はパルス検出
回路18にも供給され、パルス検出回路18において、
入力信号中の正のパルス信号の検出が行われる。またサ
ンプルホールド回路15の出力と入力端子11の入力信
号とがコンパレータ19で比較され、その比較結果は入
力信号に対する傾斜極性判定信号としてスイッチ制御回
路21へ供給される。スイッチ制御回路21にはクロッ
ク発生器16からのサンプリングクロックおよびパルス
検出回路18の出力も供給され、スイッチ制御回路21
により、ピーク検出回路12,13中の、傾斜極性判定
信号が示す傾斜極性と対応する方に切替スイッチ14を
接続するように制御する。ただし、傾斜極性判定信号が
、入力信号が負傾斜であることを示していても、パルス
検出回路18で入力信号中に正パルスを検出した場合は
、正ピーク検出回路12をサンプルホールド回路15へ
接続する。
回路18にも供給され、パルス検出回路18において、
入力信号中の正のパルス信号の検出が行われる。またサ
ンプルホールド回路15の出力と入力端子11の入力信
号とがコンパレータ19で比較され、その比較結果は入
力信号に対する傾斜極性判定信号としてスイッチ制御回
路21へ供給される。スイッチ制御回路21にはクロッ
ク発生器16からのサンプリングクロックおよびパルス
検出回路18の出力も供給され、スイッチ制御回路21
により、ピーク検出回路12,13中の、傾斜極性判定
信号が示す傾斜極性と対応する方に切替スイッチ14を
接続するように制御する。ただし、傾斜極性判定信号が
、入力信号が負傾斜であることを示していても、パルス
検出回路18で入力信号中に正パルスを検出した場合は
、正ピーク検出回路12をサンプルホールド回路15へ
接続する。
【0005】スイッチ制御回路21は従来においては図
4に示すように構成されていた。つまり、クロック発生
器16のサンプリングクロックによりコンパレータ19
の出力がD形フリップフロップ22に取り込まれ、フリ
ップフロップ22のQ出力はゲート23へ禁止信号とし
て供給されると共に、オアゲート20を通じてSRフリ
ップフロップ24のリセット端子と供給され、更にノア
ゲート25へも供給される。ゲート23にはパルス検出
回路18の出力が供給され、ゲート23の出力はフリッ
プフロップ24のセット端子へ供給される。フリップフ
ロップ24のQ出力はサンプリングクロックでD形フリ
ップフロップ26に取り込まれ、フリップフロップ26
のQ出力はノアゲート25へ供給され、ノアゲート25
の出力がスイッチ制御回路21の出力となる。オアゲー
ト20にサンプリングクロックよりわずか遅れたリセッ
ト信号が供給されている。
4に示すように構成されていた。つまり、クロック発生
器16のサンプリングクロックによりコンパレータ19
の出力がD形フリップフロップ22に取り込まれ、フリ
ップフロップ22のQ出力はゲート23へ禁止信号とし
て供給されると共に、オアゲート20を通じてSRフリ
ップフロップ24のリセット端子と供給され、更にノア
ゲート25へも供給される。ゲート23にはパルス検出
回路18の出力が供給され、ゲート23の出力はフリッ
プフロップ24のセット端子へ供給される。フリップフ
ロップ24のQ出力はサンプリングクロックでD形フリ
ップフロップ26に取り込まれ、フリップフロップ26
のQ出力はノアゲート25へ供給され、ノアゲート25
の出力がスイッチ制御回路21の出力となる。オアゲー
ト20にサンプリングクロックよりわずか遅れたリセッ
ト信号が供給されている。
【0006】
【発明が解決しようとする課題】入力端子11に図5A
に示すようなパルス信号が入力され、これに対し、サン
プリングクロックが図5Bに示す関係状態にあり、リセ
ット信号が図5B′に示す状態であるとする。入力パル
ス信号の立上り部分ではサンプルホールド回路15の出
力よりも入力信号の瞬時値の方が大となり、コンパレー
タ19の出力(傾斜極性判定信号)は図5Cに示すよう
に高レベルであり、入力信号が正傾斜であることを示し
ている。パルス検出回路18から入力信号としてパルス
信号が入力されたことを検出したパルス27が図5Dに
示すように発生する。
に示すようなパルス信号が入力され、これに対し、サン
プリングクロックが図5Bに示す関係状態にあり、リセ
ット信号が図5B′に示す状態であるとする。入力パル
ス信号の立上り部分ではサンプルホールド回路15の出
力よりも入力信号の瞬時値の方が大となり、コンパレー
タ19の出力(傾斜極性判定信号)は図5Cに示すよう
に高レベルであり、入力信号が正傾斜であることを示し
ている。パルス検出回路18から入力信号としてパルス
信号が入力されたことを検出したパルス27が図5Dに
示すように発生する。
【0007】入力パルス信号の立上り部分で発生したク
ロックC1 ,C2 によりコンパレータ19の出力C
がフリップフロップ22に取り込まれ、その出力Eは図
5Eに示すように高レベルとなっており、これがノアゲ
ート25から出力されるため、スイッチ14は図5Iに
示すように正ピーク検出回路12がサンプルホールド回
路15に接続される。次のクロックC3 では入力パル
ス信号が立下り始めた状態にあるから、コンパレータ1
9の出力は低レベルとなっており、フリップフロップ2
2の出力Eが低レベルになる。この立下りでフリップフ
ロップ24がリセットされる。また、このためゲート2
3に対する禁止が解除され、ゲート23から図5Fに示
すように出力が生じ、この出力によりフリップフロップ
24がセットされ、フリップフロップ24のQ出力は、
図5Gに示すように高レベルになるが、これはクロック
C3 ではフリップフロップ26に取り込まれないため
、クロックC3 からの1周期はノアゲート25の両入
力は共に低レベルとなり、ノアゲート25の出力が高レ
ベルとなり、図5Iに示すように負ピーク検出回路13
がサンプルホールド回路15へ接続される。
ロックC1 ,C2 によりコンパレータ19の出力C
がフリップフロップ22に取り込まれ、その出力Eは図
5Eに示すように高レベルとなっており、これがノアゲ
ート25から出力されるため、スイッチ14は図5Iに
示すように正ピーク検出回路12がサンプルホールド回
路15に接続される。次のクロックC3 では入力パル
ス信号が立下り始めた状態にあるから、コンパレータ1
9の出力は低レベルとなっており、フリップフロップ2
2の出力Eが低レベルになる。この立下りでフリップフ
ロップ24がリセットされる。また、このためゲート2
3に対する禁止が解除され、ゲート23から図5Fに示
すように出力が生じ、この出力によりフリップフロップ
24がセットされ、フリップフロップ24のQ出力は、
図5Gに示すように高レベルになるが、これはクロック
C3 ではフリップフロップ26に取り込まれないため
、クロックC3 からの1周期はノアゲート25の両入
力は共に低レベルとなり、ノアゲート25の出力が高レ
ベルとなり、図5Iに示すように負ピーク検出回路13
がサンプルホールド回路15へ接続される。
【0008】クロックC3 からゲート23の出力が高
レベルとなり、フリップフロップ24に図5Fに示すセ
ット信号が与えられているため、フリップフロップ24
の出力は図5Gに示すようになる。よって次のクロック
C4でフリップフロップ26の出力が図5Hに示すよう
に高レベルとなり、図5Iに示すように正ピーク検出回
路12がサンプルホールド回路15に接続される。次の
クロックC5 の前にパルス検出出力(図5D)が低レ
ベルとなるため、クロックC5 の直後のリセット信号
R1 でフリップフロップ24がリセットされる。よっ
て次のクロックC6 でフリップフロップ26の出力が
低レベルになり、図5Iに示すように負ピーク検出回路
13がサンプルホールド回路15に接続される。
レベルとなり、フリップフロップ24に図5Fに示すセ
ット信号が与えられているため、フリップフロップ24
の出力は図5Gに示すようになる。よって次のクロック
C4でフリップフロップ26の出力が図5Hに示すよう
に高レベルとなり、図5Iに示すように正ピーク検出回
路12がサンプルホールド回路15に接続される。次の
クロックC5 の前にパルス検出出力(図5D)が低レ
ベルとなるため、クロックC5 の直後のリセット信号
R1 でフリップフロップ24がリセットされる。よっ
て次のクロックC6 でフリップフロップ26の出力が
低レベルになり、図5Iに示すように負ピーク検出回路
13がサンプルホールド回路15に接続される。
【0009】図5Aに示すようなパルス信号が入力され
ると、正ピーク検出回路12の出力がサンプルホールド
されている状態から、1クロック周期の間負ピーク検出
回路13の出力がサンプルホールドされ、その後、再び
正ピーク検出回路12の出力が2クロック周期の間サン
プルホールドされ、再び負ピーク検出回路13の出力が
サンプルホールドされるようになり、サンプルホールド
回路15の出力を波形表示すると図5A中の矢印で示す
ようになり、一つの入力パルス信号が2つのピークを持
つ信号となってしまう問題があった。
ると、正ピーク検出回路12の出力がサンプルホールド
されている状態から、1クロック周期の間負ピーク検出
回路13の出力がサンプルホールドされ、その後、再び
正ピーク検出回路12の出力が2クロック周期の間サン
プルホールドされ、再び負ピーク検出回路13の出力が
サンプルホールドされるようになり、サンプルホールド
回路15の出力を波形表示すると図5A中の矢印で示す
ようになり、一つの入力パルス信号が2つのピークを持
つ信号となってしまう問題があった。
【0010】
【課題を解決するための手段】この発明によれば、コン
パレータの出力と、パルス検出回路の出力との論理和を
オア回路でとり、このオア回路の出力を傾斜極性判定信
号としてスイッチ制御回路へ供給する。
パレータの出力と、パルス検出回路の出力との論理和を
オア回路でとり、このオア回路の出力を傾斜極性判定信
号としてスイッチ制御回路へ供給する。
【0011】
【実施例】図1にこの発明の実施例の要部を図3,4と
対応する部分に同一符号を付けて示す。この発明では、
コンパレータ19の出力をスイッチ制御回路21へ直接
供給することなく、パルス検出回路18の出力とコンパ
レータ19の出力とをオア回路28へ供給し、このオア
回路28の出力を傾斜極性判定信号としてスイッチ制御
回路21,つまりこの場合はD形フリップフロップ22
へ供給する。
対応する部分に同一符号を付けて示す。この発明では、
コンパレータ19の出力をスイッチ制御回路21へ直接
供給することなく、パルス検出回路18の出力とコンパ
レータ19の出力とをオア回路28へ供給し、このオア
回路28の出力を傾斜極性判定信号としてスイッチ制御
回路21,つまりこの場合はD形フリップフロップ22
へ供給する。
【0012】この構成によれば、図5の場合と同様に、
図2Aに示すような入力パルス信号が入力され、サンプ
リングクロックが図2Bに、リセット信号が図2B′に
それぞれ示す関係状態であると、コンパレータ19,パ
ルス検出回路18の各出力は図2C,Dにそれぞれ示す
ように、図5と同様な出力が得られるが、これら両出力
がオア回路28へ供給されているため、オア回路28の
出力は図2C´に示すようになり、これが傾斜極性判定
信号としてフリップフロップ22へ供給される。この傾
斜極性判定信号C′は検出パルス27の終りまで正傾斜
と判定した状態(高レベル)が延長され、図5の場合は
クロックC2 の周期期間中に負傾斜判定状態(低レベ
ル)になったが、この例ではクロックC4 の周期期間
で負傾斜判定状態になる。従って図2Fに示すようにゲ
ート23から高レベルが発生しないため、フリップフロ
ップ24はセットされず、その出力は図2Gに示すよう
に低レベルのまゝであり、またフリップフロップ26の
出力も図2Hに示すように低レベルのまゝである。クロ
ックC5 でフリップフロップ22の出力が低レベルに
なり、ノアゲート25の両入力が低レベルとなり、これ
よりは図2Iに示すように負ピーク検出回路13がサン
プルホールド回路15へ接続されたまゝとなる。このた
め正ピーク検出回路12からサンプルホールドしていた
状態から負ピーク検出回路13からサンプルホールドし
、再び正ピーク検出回路12からのサンプルホールドに
一旦戻った後、負ピーク検出回路13からのサンプルホ
ールドになるというようなことはなく、サンプルホール
ド回路15の出力波形は図2Aの矢印で示すように一つ
のピークを持つ信号として表示され、入力パルス信号と
対応する。
図2Aに示すような入力パルス信号が入力され、サンプ
リングクロックが図2Bに、リセット信号が図2B′に
それぞれ示す関係状態であると、コンパレータ19,パ
ルス検出回路18の各出力は図2C,Dにそれぞれ示す
ように、図5と同様な出力が得られるが、これら両出力
がオア回路28へ供給されているため、オア回路28の
出力は図2C´に示すようになり、これが傾斜極性判定
信号としてフリップフロップ22へ供給される。この傾
斜極性判定信号C′は検出パルス27の終りまで正傾斜
と判定した状態(高レベル)が延長され、図5の場合は
クロックC2 の周期期間中に負傾斜判定状態(低レベ
ル)になったが、この例ではクロックC4 の周期期間
で負傾斜判定状態になる。従って図2Fに示すようにゲ
ート23から高レベルが発生しないため、フリップフロ
ップ24はセットされず、その出力は図2Gに示すよう
に低レベルのまゝであり、またフリップフロップ26の
出力も図2Hに示すように低レベルのまゝである。クロ
ックC5 でフリップフロップ22の出力が低レベルに
なり、ノアゲート25の両入力が低レベルとなり、これ
よりは図2Iに示すように負ピーク検出回路13がサン
プルホールド回路15へ接続されたまゝとなる。このた
め正ピーク検出回路12からサンプルホールドしていた
状態から負ピーク検出回路13からサンプルホールドし
、再び正ピーク検出回路12からのサンプルホールドに
一旦戻った後、負ピーク検出回路13からのサンプルホ
ールドになるというようなことはなく、サンプルホール
ド回路15の出力波形は図2Aの矢印で示すように一つ
のピークを持つ信号として表示され、入力パルス信号と
対応する。
【0013】
【発明の効果】以上述べたように、この発明によればパ
ルス検出回路18の出力と、コンパレータ19の出力と
の論理和を傾斜極性判定信号としてスイッチ制御回路2
1へ供給しているため、サンプリングクロックが発生し
た時に、コンパレータ19の出力またはパルス検出回路
18の出力のいずれかが高レベルであればフリップフロ
ップ22に高レベルが取り込まれるため、パルス入力に
対し、2つのピークを持つ出力となることなく、一つの
ピーク(パルス)として出力が得られる。
ルス検出回路18の出力と、コンパレータ19の出力と
の論理和を傾斜極性判定信号としてスイッチ制御回路2
1へ供給しているため、サンプリングクロックが発生し
た時に、コンパレータ19の出力またはパルス検出回路
18の出力のいずれかが高レベルであればフリップフロ
ップ22に高レベルが取り込まれるため、パルス入力に
対し、2つのピークを持つ出力となることなく、一つの
ピーク(パルス)として出力が得られる。
【図1】この発明の実施例の要部を示す論理回路図。
【図2】図1の動作時の各部の波形例を示すタイムチャ
ート。
ート。
【図3】ピークサンプル出力回路の一般的構成を示すブ
ロック図。
ロック図。
【図4】従来のスイッチ制御回路21の具体的構成を示
す論理回路図。
す論理回路図。
【図5】図4の動作時の各部の波形を示すタイムチャー
ト。
ト。
Claims (1)
- 【請求項1】 入力信号を正ピーク検出回路および負
ピーク検出回路へ供給し、これらピーク検出回路の一方
を切替スイッチにより選択して、その出力をサンプルホ
ールド回路へ供給し、そのサンプルホールド回路におけ
るサンプルホールド動作ごとに少なくとも取り出した方
のピーク検出回路をリセットし、上記正ピーク検出回路
の出力からパルス信号をパルス検出回路で検出し、上記
サンプルホールド回路の出力と上記入力信号とをコンパ
レータで比較し、そのコンパレータの出力を上記入力信
号に対する傾斜極性判定信号としてスイッチ制御回路へ
供給すると共に、そのスイッチ制御回路へ上記パルス検
出回路の出力と上記サンプルホールド回路のサンプリン
グクロックとを供給し、そのスイッチ制御回路の出力に
より上記切替スイッチを、上記両ピーク検出回路中の上
記傾斜極性判定信号が示す傾斜極性と対応する方に切替
え接続するピークサンプル出力回路において、上記コン
パレータの出力と、上記パルス検出回路の出力との論理
和をとって上記傾斜極性判定信号として上記スイッチ制
御回路へ供給するオア回路を設けたことを特徴とするピ
ークサンプル出力回路。
Priority Applications (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP5899991A JP2888264B2 (ja) | 1991-03-22 | 1991-03-22 | ピークサンプル出力回路 |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP5899991A JP2888264B2 (ja) | 1991-03-22 | 1991-03-22 | ピークサンプル出力回路 |
Publications (2)
Publication Number | Publication Date |
---|---|
JPH04294281A true JPH04294281A (ja) | 1992-10-19 |
JP2888264B2 JP2888264B2 (ja) | 1999-05-10 |
Family
ID=13100560
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP5899991A Expired - Fee Related JP2888264B2 (ja) | 1991-03-22 | 1991-03-22 | ピークサンプル出力回路 |
Country Status (1)
Country | Link |
---|---|
JP (1) | JP2888264B2 (ja) |
-
1991
- 1991-03-22 JP JP5899991A patent/JP2888264B2/ja not_active Expired - Fee Related
Also Published As
Publication number | Publication date |
---|---|
JP2888264B2 (ja) | 1999-05-10 |
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Legal Events
Date | Code | Title | Description |
---|---|---|---|
A01 | Written decision to grant a patent or to grant a registration (utility model) |
Free format text: JAPANESE INTERMEDIATE CODE: A01 Effective date: 19990112 |
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