JPH01270470A - サンプリング回路 - Google Patents
サンプリング回路Info
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- JPH01270470A JPH01270470A JP63099405A JP9940588A JPH01270470A JP H01270470 A JPH01270470 A JP H01270470A JP 63099405 A JP63099405 A JP 63099405A JP 9940588 A JP9940588 A JP 9940588A JP H01270470 A JPH01270470 A JP H01270470A
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- signal
- sampling
- memory
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- 230000001934 delay Effects 0.000 claims description 4
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Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
〔産業上の利用分野〕
本発明は、ＰＬＬにより基本クロックを発生するサンプ
リング回路に関する。
リング回路に関する。
従来のサンプリング回路としては、第２図に示す様に、
２０１はアナログビデオ信号をアナログデジタル変換す
るＡ／Ｄ変換器であり、２０２はＡ／Ｄ変換したビデオ
信号を記憶するフレームメモリであり、２０３はメモリ
２０２の記憶内容をデジタルアナログ変換するＤ／Ａ変
換器であり、２０４はビデオ信号をサンプリングするタ
ンミングを管理するサンプリング処理部であり、２０５
はビデオ信号の水平同期信号よりサンプリングの為の基
本クロックを発生させるＰＬＬであり、２０６はＰＬＬ
からの基本クロックを遅延する遅延線であり、２０７は
遅延線２０６からの遅延量の異なった複数の信号から１
つの信号を選択するセレクタであり、２０８はセレクタ
２０７で選択する信号を切り換久る入力手段である。 前記サンプリング回路では、ユーザーが入力手段２０８
により遅延線２０６から出力される遅延量の異なった複
数の信号から１つの信号を選択し、サンプリング処理部
２０４へ入力する。サンプリング処理部２０４はセレク
タ２０７からの入力信号をサンプリングの基本クロック
として、サンプリングクロック及びメモリのコントロー
ル信号を作り出す、Ａ／Ｄ変換器２０１に入力される大
力ビデオ信号とサンプリングクロックの位相関係が第３
図に示す入力ビデオ信号とサンプリングクロックＡの様
な位相にある場合は、誤まったサンプリングが生じず、
正しい値がメモリ２０２に記憶され、メモリ２０２の内
容を呼び出し、Ｄ／Ａ変換器２０３によりＤ／Ａ変換を
行なったビデオ信号出力は入力ビデオ信号と同一の信号
である。これに対して、Ａ／Ｄ変換器２０１に入力され
る入力ビデオ信号とサンプリングクロックの位相関係が
第３図に示す大力ビデオ信号とサンプリングクロックＢ
の様な位相にある場合は、誤まったサンプリングが生じ
、メモリ２０２及びＤ／Ａ変換器２０３を経て出力され
るビデオ信号出力は入力ビデオ信号と異なったものとな
る。 したがって、ユーザーは前記ビデオ信号出力をＣＲＴ
（ＣＡＴ）ＩＯＤＥ ＲＡＹ Ｔ Ｕ Ｂ Ｅ ）
デイスプレィに入力し、ＣＲＴデイスプレィに表示され
る画面を見ながら入力手段２０８を切り換λ、入力ビデ
オ信号の画面とビデオ信号出力の画面が同様になるよう
に入力手段２０８を設定する。 〔発明が解決しようとする課題〕 しかし、前述の従来技術アは入力ビデオ信号とサンプリ
ング処理を行なった後のビデオ信号出力とが一致してい
るかを、ＣＲＴデイスプレィを目視しながら設定すると
いう煩雑さがあり、またＣＲＴデイスプレィを目視した
のでは判定できない様な誤まったサンプリングが発生し
ているという課題を有する。そこで本発明はこのような
課題を解決するもので、その目的とするところは目視に
よらず、自動的に誤サンプリングの数が一多少ない位相
に大力ビデオ信号とサンプリングクロックを設定する方
法を提供するところにある。 〔課題を解決するための手段Ｊ 本発明のサンプリング回路は、アナログビデオ信号をア
ナログデジタル変換するＡ／Ｄ変換器またはデジタルビ
デオ信号をラッチするフリップフロップの少なくとも一
方と、Ａ／Ｄ変換器またはフリップフロップの出力の一
方を記憶するメモリと、Ａ／Ｄ変換器またはフリップフ
ロップの出力の一方とメモリの内容を比較する比較器と
、比較器からの出力信号を計数するカウンタと、カウン
タの計数値の大小を判定する判定部と、ビデオ信号の水
平同期信号を基準信号とするＰＬＬと、ＰＬＬの出力イ
＝号を遅延線と、遅延線の出力を選択するセレクタと、
セレクタの出力を基本クロックとじてサンプリングを行
なうサンプリング処理部より構成され、自動的にサンプ
リングクロックを決定することを特徴とする。 〔作 用１ 本発明の上記の構成によれば、遅延線から出力される遅
延量の異なった複数の信号のうちの１信号をセレクタに
より選択し、セレクタからの出力信号を基本クロックと
してサンプリング処理部でサンプリングクロックとメモ
リのコントロール信号を形成する。前記タイミングで入
力ビデオ信号をＡ／Ｄ変換器によりＡ／Ｄ変換を行ない
メモリに記憶する０次に１垂直向期期間後に同一の信号
をＡ／Ｄ変換する。前記メモリに記憶しであるデータと
前記Ａ／Ｄ変換を行なったデータを比較器で比較し、不
一致の部分を検出する。この不一致部分が誤まったサン
プリングを行なった箇所である。比較器からの出力信号
なカウンタによりカウントし、カウント値を判定部に保
持する０次に前記とは異なった遅延量のクロックを基本
クロックとして動作を繰り返す０以上の動作を遅延線の
出力数分繰り返し、この中でカウンタのカウント値が最
小の箇所にセレクタを選択する０以上の動作により誤ま
ったサンプリングの最つども少ない基本クロックへ自動
的に設定できる。 ［実 施 例］ 第１図は、本発明の実施例におけるブロック図であって
、１０１は人力ビデオ信号をアンログデジタル変換を行
なうＡ／Ｄ変換器であり、１０２は２進化されたビデオ
信号を記憶するメモリであり、１０３はＡ／Ｄ変換器１
０１の出力とメモリ１０２の記憶データとを比較する比
較器であり、１０４は比較器の出力信号をカウントする
カウンタであり、１０５はカウンタ１０４の値を保持す
ると共にセレクタ１０７をコントロールする判定部であ
り、１０６はサンプリングクロックとメモリ１０２をコ
ントロールする信号を形成するサンプリング処理部であ
り、１０７は遅延線１０９から出力される遅延量の異な
った複数の信号から１つの信号を選択するセレクタであ
り。 １０８はビデオ信号の水平同期信号を基準信号としてサ
ンプリングクロックの基本クロックを発生するＰＬＬで
あり、１０９はＰＬＬ１０８から出力される基本クロッ
クを遅延する遅延線である。 ＰＬＬ１０８は、ビデオ信号の水平同期信号を基準信号
とし、入力ビデオ信号のデータ切り換わり周波数Ｎと同
一の周波数Ｎの基本クロックを出力する。 遅延線１０９は、遅延量の異なった２つ以上の複数の信
号を出力する。各信号間の遅延量ｔは、出力される信号
数ａとＰＬＬ１０８から出力される周波数Ｎにより決定
され ｔ４１／（ａ−Ｎ）と設定する。したがって、Ｐ
ＬＬ １０８の発振周波数ＮがｌＯＭＨｚ、遅延線１０
９の出力数が４とすると遅延線１０９のタップ間の遅延
量は２５ｎＳに設定する。 セレクタ１０７は、遅延線１０９から出力される遅延量
の異なった複数の信号の１つを選択しサンプリング処理
部１０６に出力する。したがって、セレクタ１０７でセ
レクトされる信号の遅延量の大小により、入力ビデオ信
号のデータとセレクタ１０７の出力クロックの位相が切
り変わる。 サンプリング処理部１０６は、セレクタ１０７より出力
された信号を基本クロックとし。 Ａ／Ｄ変換器１０１のサンプリングクロック及びメモリ
１０２のコントロール信号を形成する。 Ａ／Ｄ変換器１０１は、サンプリング処理部１０６から
のサンプリングクロックによりＡ／Ｄ変換を行なう、Ａ
／Ｄ変換を行なうポイントは、セレクタ１０７により選
択された遅延量により移動可能である。 メモリ１０２は、Ａ／Ｄ変換器ｌｏｔによりＡ／Ｄ変換
されたビデオデータを記憶する部分であり、ｌ垂直同期
期間以上データを保持する。 比較器１０３は、１垂直向期期間前にサンプリングしメ
モリ１０２に保持されたデータと同一のデータの入力ビ
デオ信号をＡ／Ｄ変換器１０１によりＡ／Ｄ変換を行な
ったデータとを比較する部分テアリ、−例とＬ”ｒＥＸ
ｃＬＵｓＩＶＥ−ＯＲより構成されており、Ａ／Ｄ変換
器１０１の出力データとメモリ１０２のデータが一致し
ない場合に、アクティブの信号を出力する。同一のデー
タのビデオ信号をＡ／Ｄ変換を行なっているため、誤ま
ったサンプリングを行なっていなければ、メモリのデー
タとＡ／Ｄ変換後のデータは一致している。 カウンタ１０４は比較器１０３からのアクティブの信号
をカウントする部分である。このカウンタのカウント数
が誤まったサンプルを行なった数となる。 判定部１０５は、セレクタ１０７に入力される遅延量の
異なった複数のクロックから１つを選択し、その設定値
によるカウンタ１０４のカウント数を保持する０次に前
記遅延量とは異なる設定値におけるカウンタ１０４のカ
ウント数を保持する。この動作を遅延線１０９の出力数
だけ繰り返久す１以上の動作終了後、カウンタ１０４の
カウント数が最つども少ない遅延量の遅延線１０９の出
力をセレクタ１０７により選択する。 以上入力信号をアナログビデオ信号について述べてきた
が、デジタルビデオ信号が入力される場合では、Ａ／Ｄ
変換器１０１をデジタルデータをラッチするフリップフ
ロップに置き換えることにより同様な動作を行なう。 また遅延線１０９及びセレクタ１０７をＰＬＩ、１０９
とサンプリング処理部１０６の間に配置したが、ＰＬＬ
１０８に入力する水平同期信号を遅延線１０９で遅延し
、セレクタ１０７で選択した後ＰＬＬ１０８に入力し、
ＰＬＬ１０８で発生したクロックをサンプリング処理部
１０６に入力した場合においても同様である。 ［発明の効果］ 以上述べたように本発明によれば、ＰＬＬにより発生す
るクロックを基本クロックとしてサンプリングを行なう
際、最つどもサンプリングミスの少ない箇所を自動的に
設定できるという効果を有する。
２０１はアナログビデオ信号をアナログデジタル変換す
るＡ／Ｄ変換器であり、２０２はＡ／Ｄ変換したビデオ
信号を記憶するフレームメモリであり、２０３はメモリ
２０２の記憶内容をデジタルアナログ変換するＤ／Ａ変
換器であり、２０４はビデオ信号をサンプリングするタ
ンミングを管理するサンプリング処理部であり、２０５
はビデオ信号の水平同期信号よりサンプリングの為の基
本クロックを発生させるＰＬＬであり、２０６はＰＬＬ
からの基本クロックを遅延する遅延線であり、２０７は
遅延線２０６からの遅延量の異なった複数の信号から１
つの信号を選択するセレクタであり、２０８はセレクタ
２０７で選択する信号を切り換久る入力手段である。 前記サンプリング回路では、ユーザーが入力手段２０８
により遅延線２０６から出力される遅延量の異なった複
数の信号から１つの信号を選択し、サンプリング処理部
２０４へ入力する。サンプリング処理部２０４はセレク
タ２０７からの入力信号をサンプリングの基本クロック
として、サンプリングクロック及びメモリのコントロー
ル信号を作り出す、Ａ／Ｄ変換器２０１に入力される大
力ビデオ信号とサンプリングクロックの位相関係が第３
図に示す入力ビデオ信号とサンプリングクロックＡの様
な位相にある場合は、誤まったサンプリングが生じず、
正しい値がメモリ２０２に記憶され、メモリ２０２の内
容を呼び出し、Ｄ／Ａ変換器２０３によりＤ／Ａ変換を
行なったビデオ信号出力は入力ビデオ信号と同一の信号
である。これに対して、Ａ／Ｄ変換器２０１に入力され
る入力ビデオ信号とサンプリングクロックの位相関係が
第３図に示す大力ビデオ信号とサンプリングクロックＢ
の様な位相にある場合は、誤まったサンプリングが生じ
、メモリ２０２及びＤ／Ａ変換器２０３を経て出力され
るビデオ信号出力は入力ビデオ信号と異なったものとな
る。 したがって、ユーザーは前記ビデオ信号出力をＣＲＴ
（ＣＡＴ）ＩＯＤＥ ＲＡＹ Ｔ Ｕ Ｂ Ｅ ）
デイスプレィに入力し、ＣＲＴデイスプレィに表示され
る画面を見ながら入力手段２０８を切り換λ、入力ビデ
オ信号の画面とビデオ信号出力の画面が同様になるよう
に入力手段２０８を設定する。 〔発明が解決しようとする課題〕 しかし、前述の従来技術アは入力ビデオ信号とサンプリ
ング処理を行なった後のビデオ信号出力とが一致してい
るかを、ＣＲＴデイスプレィを目視しながら設定すると
いう煩雑さがあり、またＣＲＴデイスプレィを目視した
のでは判定できない様な誤まったサンプリングが発生し
ているという課題を有する。そこで本発明はこのような
課題を解決するもので、その目的とするところは目視に
よらず、自動的に誤サンプリングの数が一多少ない位相
に大力ビデオ信号とサンプリングクロックを設定する方
法を提供するところにある。 〔課題を解決するための手段Ｊ 本発明のサンプリング回路は、アナログビデオ信号をア
ナログデジタル変換するＡ／Ｄ変換器またはデジタルビ
デオ信号をラッチするフリップフロップの少なくとも一
方と、Ａ／Ｄ変換器またはフリップフロップの出力の一
方を記憶するメモリと、Ａ／Ｄ変換器またはフリップフ
ロップの出力の一方とメモリの内容を比較する比較器と
、比較器からの出力信号を計数するカウンタと、カウン
タの計数値の大小を判定する判定部と、ビデオ信号の水
平同期信号を基準信号とするＰＬＬと、ＰＬＬの出力イ
＝号を遅延線と、遅延線の出力を選択するセレクタと、
セレクタの出力を基本クロックとじてサンプリングを行
なうサンプリング処理部より構成され、自動的にサンプ
リングクロックを決定することを特徴とする。 〔作 用１ 本発明の上記の構成によれば、遅延線から出力される遅
延量の異なった複数の信号のうちの１信号をセレクタに
より選択し、セレクタからの出力信号を基本クロックと
してサンプリング処理部でサンプリングクロックとメモ
リのコントロール信号を形成する。前記タイミングで入
力ビデオ信号をＡ／Ｄ変換器によりＡ／Ｄ変換を行ない
メモリに記憶する０次に１垂直向期期間後に同一の信号
をＡ／Ｄ変換する。前記メモリに記憶しであるデータと
前記Ａ／Ｄ変換を行なったデータを比較器で比較し、不
一致の部分を検出する。この不一致部分が誤まったサン
プリングを行なった箇所である。比較器からの出力信号
なカウンタによりカウントし、カウント値を判定部に保
持する０次に前記とは異なった遅延量のクロックを基本
クロックとして動作を繰り返す０以上の動作を遅延線の
出力数分繰り返し、この中でカウンタのカウント値が最
小の箇所にセレクタを選択する０以上の動作により誤ま
ったサンプリングの最つども少ない基本クロックへ自動
的に設定できる。 ［実 施 例］ 第１図は、本発明の実施例におけるブロック図であって
、１０１は人力ビデオ信号をアンログデジタル変換を行
なうＡ／Ｄ変換器であり、１０２は２進化されたビデオ
信号を記憶するメモリであり、１０３はＡ／Ｄ変換器１
０１の出力とメモリ１０２の記憶データとを比較する比
較器であり、１０４は比較器の出力信号をカウントする
カウンタであり、１０５はカウンタ１０４の値を保持す
ると共にセレクタ１０７をコントロールする判定部であ
り、１０６はサンプリングクロックとメモリ１０２をコ
ントロールする信号を形成するサンプリング処理部であ
り、１０７は遅延線１０９から出力される遅延量の異な
った複数の信号から１つの信号を選択するセレクタであ
り。 １０８はビデオ信号の水平同期信号を基準信号としてサ
ンプリングクロックの基本クロックを発生するＰＬＬで
あり、１０９はＰＬＬ１０８から出力される基本クロッ
クを遅延する遅延線である。 ＰＬＬ１０８は、ビデオ信号の水平同期信号を基準信号
とし、入力ビデオ信号のデータ切り換わり周波数Ｎと同
一の周波数Ｎの基本クロックを出力する。 遅延線１０９は、遅延量の異なった２つ以上の複数の信
号を出力する。各信号間の遅延量ｔは、出力される信号
数ａとＰＬＬ１０８から出力される周波数Ｎにより決定
され ｔ４１／（ａ−Ｎ）と設定する。したがって、Ｐ
ＬＬ １０８の発振周波数ＮがｌＯＭＨｚ、遅延線１０
９の出力数が４とすると遅延線１０９のタップ間の遅延
量は２５ｎＳに設定する。 セレクタ１０７は、遅延線１０９から出力される遅延量
の異なった複数の信号の１つを選択しサンプリング処理
部１０６に出力する。したがって、セレクタ１０７でセ
レクトされる信号の遅延量の大小により、入力ビデオ信
号のデータとセレクタ１０７の出力クロックの位相が切
り変わる。 サンプリング処理部１０６は、セレクタ１０７より出力
された信号を基本クロックとし。 Ａ／Ｄ変換器１０１のサンプリングクロック及びメモリ
１０２のコントロール信号を形成する。 Ａ／Ｄ変換器１０１は、サンプリング処理部１０６から
のサンプリングクロックによりＡ／Ｄ変換を行なう、Ａ
／Ｄ変換を行なうポイントは、セレクタ１０７により選
択された遅延量により移動可能である。 メモリ１０２は、Ａ／Ｄ変換器ｌｏｔによりＡ／Ｄ変換
されたビデオデータを記憶する部分であり、ｌ垂直同期
期間以上データを保持する。 比較器１０３は、１垂直向期期間前にサンプリングしメ
モリ１０２に保持されたデータと同一のデータの入力ビ
デオ信号をＡ／Ｄ変換器１０１によりＡ／Ｄ変換を行な
ったデータとを比較する部分テアリ、−例とＬ”ｒＥＸ
ｃＬＵｓＩＶＥ−ＯＲより構成されており、Ａ／Ｄ変換
器１０１の出力データとメモリ１０２のデータが一致し
ない場合に、アクティブの信号を出力する。同一のデー
タのビデオ信号をＡ／Ｄ変換を行なっているため、誤ま
ったサンプリングを行なっていなければ、メモリのデー
タとＡ／Ｄ変換後のデータは一致している。 カウンタ１０４は比較器１０３からのアクティブの信号
をカウントする部分である。このカウンタのカウント数
が誤まったサンプルを行なった数となる。 判定部１０５は、セレクタ１０７に入力される遅延量の
異なった複数のクロックから１つを選択し、その設定値
によるカウンタ１０４のカウント数を保持する０次に前
記遅延量とは異なる設定値におけるカウンタ１０４のカ
ウント数を保持する。この動作を遅延線１０９の出力数
だけ繰り返久す１以上の動作終了後、カウンタ１０４の
カウント数が最つども少ない遅延量の遅延線１０９の出
力をセレクタ１０７により選択する。 以上入力信号をアナログビデオ信号について述べてきた
が、デジタルビデオ信号が入力される場合では、Ａ／Ｄ
変換器１０１をデジタルデータをラッチするフリップフ
ロップに置き換えることにより同様な動作を行なう。 また遅延線１０９及びセレクタ１０７をＰＬＩ、１０９
とサンプリング処理部１０６の間に配置したが、ＰＬＬ
１０８に入力する水平同期信号を遅延線１０９で遅延し
、セレクタ１０７で選択した後ＰＬＬ１０８に入力し、
ＰＬＬ１０８で発生したクロックをサンプリング処理部
１０６に入力した場合においても同様である。 ［発明の効果］ 以上述べたように本発明によれば、ＰＬＬにより発生す
るクロックを基本クロックとしてサンプリングを行なう
際、最つどもサンプリングミスの少ない箇所を自動的に
設定できるという効果を有する。
第１図は本発明の動作を示すブロック図。
第２図は従来の動作を示すブロック図。
第３図は従来の動作を説明する信号図。
１０ｉ・・・Ａ／Ｄ変換器
１０２・・・メモリ
１０３・・・比較器
１０４・・・カウンタ
１０５・・・判定部
１０６・・・サンプリング処理部
１０７・・・セレクタ
１０８・・・ＰＬＬ
１０９・・・遅延線
以上
出願人 セイコーエプソン株式会社
Claims (1)
- アナログビデオ信号をアナログデジタル変換するＡ／
Ｄ変換器またはデジタルビデオ信号をラッチするフリッ
プフロップの少なくとも一方と、Ａ／Ｄ変換器またはフ
リップフロップの出力の一方を記憶するメモリと、Ａ／
Ｄ変換器またはフリップフロップの出力の一方とメモリ
の内容を比較する比較器と、比較器からの出力信号を計
数するカウンタと、カウンタの計数値の大小を判定する
判定部と、ビデオ信号の水平同期信号を基準信号とする
ＰＬＬ（ＰＨＡＳＥＬＯＣＫＥＤＬＯＯＰ）と、ＰＬＬ
の出力信号を遅延する遅延線と、遅延線の出力を選択す
るセレクタと、セレクタの出力を基本クロックとしてサ
ンプリングを行なうサンプリング処理部より構成され、
自動的にサンプリングクロックの位相を決定することを
特徴とするサンプリング回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP63099405A JPH01270470A (ja) | 1988-04-22 | 1988-04-22 | サンプリング回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP63099405A JPH01270470A (ja) | 1988-04-22 | 1988-04-22 | サンプリング回路 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH01270470A true JPH01270470A (ja) | 1989-10-27 |
Family
ID=14246580
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP63099405A Pending JPH01270470A (ja) | 1988-04-22 | 1988-04-22 | サンプリング回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH01270470A (ja) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| WO1999042989A1 (fr) * | 1998-02-19 | 1999-08-26 | Matsushita Electric Industrial Co., Ltd. | Processeur de signaux video |
| US6115075A (en) * | 1996-02-22 | 2000-09-05 | Seiko Epson Corporation | Method and apparatus for adjusting dot clock signal |
-
1988
- 1988-04-22 JP JP63099405A patent/JPH01270470A/ja active Pending
Cited By (6)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US6115075A (en) * | 1996-02-22 | 2000-09-05 | Seiko Epson Corporation | Method and apparatus for adjusting dot clock signal |
| US6304296B1 (en) | 1996-02-22 | 2001-10-16 | Seiko Epson Corporation | Method and apparatus for adjusting dot clock signal |
| US6731343B2 (en) | 1996-02-22 | 2004-05-04 | Seiko Epson Corporation | Method and apparatus for adjusting dot clock signal |
| US7319464B2 (en) | 1996-02-22 | 2008-01-15 | Seiko Epson Corporation | Method and apparatus for adjusting dot clock signal |
| WO1999042989A1 (fr) * | 1998-02-19 | 1999-08-26 | Matsushita Electric Industrial Co., Ltd. | Processeur de signaux video |
| US6462726B1 (en) | 1998-02-19 | 2002-10-08 | Matsushita Electric Industrial Co., Ltd. | Video signal processor |
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