JPH0578973B2 - - Google Patents

Description

【発明の詳細な説明】 〔技術分野〕 本発明は種々のイベント等を計数するカウンタ
に関する。

〔従来技術〕

イベントを計数する回路、装置、方法には外部
に現在のデータ、すなわち、計数しているイベン
トの数を利用できるようにする手段が必要であ
る。たとえば、このような手段として通信回線あ
るいはデータ処理装置がある。このような手段を
備える従来のカウンタでは、読出しが行われてい
る間は一時的にカウンタにイベントを入力するの
を中断しなければならない。こうしないと、読出
し中に、データが予期しない仕方で変化して計数
があいまいで誤りのあるものになる。たとえば、
読出し中に到達したイベントが桁上げビツトを生
じてカウンタを伝わらなければならない場合、見
掛けのデータは誤りを含むことがある。一連のカ
ウントの中のビツトはすべて、読取られている間
は遷移状態にある可能性があるから、このような
誤りは最下位のカウントに限られない。したがつ
て、このような誤りや不明確さを避けるために、
従来のカウンタでは一定の期間、すなわち、「む
だ時間」の間だけ計数を中止して、読出し前にカ
ウントビツトが安定になるようにしている。

しかし、カウンタにおけるむだ時間はいろいろ
な理由から望ましいものではない。一つの主な理
由は、むだ時間中はイベントが監視されていない
ので、計数プロセスの連続性と完全性とが失われ
るということである。換言すれば、このようなカ
ウンタではそれぞれの測定は他と切り離されてお
り、開始から丁度次の停止イベントまで意味があ
るに過ぎない。更に、すべての計数過程に固有な
±１カウントの量子化の不明確さが必ずしも一つ
の測定から次の測定までの間に消されるわけでは
ない。このように、各々が＋１の不確さを有する
測定を100回行つて、100回の測定後誤差が消える
のではなく、＋100の誤差が蓄積してしまう。一
方、連続測定では、このような量子化誤差の蓄積
は避けられる。

むだ時間を無くすため、従来のカウンタにはい
くつかの手法が使われている。一つの方法は完全
に同期したカウントを行なうことである。同期カ
ウンタではそのチエーン（列）のすべての要素が
二つの相続く到来イベントの間で完全に状態を変
えることができなければならない。たとえば、同
期二進チエーンの各ビツトの切換え速度は最下位
ビツトの切換え速度と同じ程速くなければならな
い。また桁上げビツトはすべてのビツトが安定す
る前にカウント・チエーンの多くのビツトを伝わ
らなければならないから、安定化の時間によつて
イベントを計数できる最大周波数が限定されるこ
とになる。特に同期カウンタに長い同期チエーン
が存在する場合にそうである。

計数に際してむだ時間を無くす他の方法はOR
ゲート等の論理素子を使用してカウント・チエー
ンに桁上げビツトがあるかどうかを検出し、桁上
げビツトが検出されればデータの読出しを禁止す
ることである。しかし、高速計数の場合には、桁
上げビツトと論理素子とから生ずる時間のおくれ
は二つの相続くイベント間の時間間隔より何倍も
大きくなることがあり、計数が不能となる。した
がつて、この方式は比較的低速の計数に限定され
る。

更に、むだ時間を無くす他の方法は二つのカウ
ンタをシンコペーシヨン式に使用することであ
る。この方法では、二つのカウンタはカウント機
能を交替で行なう。すなわち一つのカウンタが計
数している間に他のカウンタは停止し読取る。こ
の方法は、むだ時間を窮極的には０まで減らす
が、別々にゲートするカウンタの場合のように±
１のカウント量子化誤差の蓄積が存在する。換言
すれば、いずれかのカウンタからのカウントの和
が真のカウントよりも±１カウント以上異なるこ
とがある。

〔発明の概要〕

本発明のカウンタは、従来のむだ時間が０のカ
ウンタにおける問題を回避するものである。高速
でむだ時間０の計数ができると同時に、連続的に
真のカウントデータを正確に得ることができる。

本発明の実施例のカウンタの長所は次のように
要約することができる。

(a) 計数が連続的である。したがつて、到来する
イベントをむだ時間を発生させるために装置か
ら切り離す必要がない。

(b) ラツチ要求があつた瞬間に、正しいカウント
データが捕えられる。

(c) 廉価で、より低速のリツプル・スル（ripple
through）・カウンタ（所謂リツプルカウンタ）
を一連のカウント・チエーンの高位桁に使用す
ることができ、切換え速度と桁上げの伝播との
おくれは二つの相続くカウントイベント間の時
間よりも何倍も遅い。

(d) 桁上げビツトの伝わり方が遅いことによつて
イベント計数の最大速度が制限されることはな
い。これはカウントデータを捕える頻度に影響
するだけである。

本発明の実施例による連続計数装置において
は、得られるデータはすべて中断されない同じ計
数プロセスから得られる。したがつてデータはす
べて相互に関連していて、一層有意な結果を得る
ため更にデイジタルフイルタリングを受けなけれ
ばならない。得られたデータは実時間処理あるい
は次のブロツクフイルタリング処理を行うため記
憶装置に記憶される。また計数プロセスが連続し
ているため、データの真のアレン変動（Allen
variance）頻度安定性解析を行うことが可能であ
る。換言すれば、データのデイジタルフイルタリ
ングが実用可能となり、分解能が増加する大きさ
の順序にデータを統計的に処理することが可能と
なる。

本発明の実施例の他の特長は測定プロセスの間
に仮のデータを試験することができることであ
る。一定の測定において、その期間中各点での計
数値のサンプルを測定の最終結果に影響を与える
ことなく取出すことができる。しかしながら、こ
れらサンプル計数値は試験すべき仮のデータとし
て使用することができるし、あるいは既に進行中
の全体の測定を変更するのに使用することができ
る。

本発明の実施例によれば、イベントは二進同期
カウンタ等の高速二進カウンタ列でカウントされ
る。高速カウンタ列の最後の、すなわち最上位の
ビツトはリツプル・スル・カウンタ等の低速カウ
ンタ列である他の二進カウンタの入力として使用
される。このように二つの列は縦に並んで、たと
えば、32ビツトのカウンタ列を形成している。外
部で発生したラツチ要求は次のイベントの出現と
同期して高速ラツチをトリガし、高速カウンタ列
の内容を直ちに捕捉する。しかしながら、低速カ
ウンタの内容は遷移状態にあつて時間に関して傾
斜状態にあることがあり、したがつて誤差を発生
せずに直ちにラツチすることはできないことがあ
る。本発明の実施例ではタイミング・遅延回路が
低速カウンタの内容をラツチし、捕捉するための
最適な時間を決定する。これは、低速カウンタ列
に各パルスが印加された後、所定時間間隔を「不
安全」期間とすることにより行われる。ラツチ要
求がこの不安全期間に発生すると、回路はこの期
間が終るまで実際にラツチするのを遅らせる。こ
うして、ラツチ信号は常に高速および低速のカウ
ンタの正しい現在の内容を捕捉させるようになつ
ている。このように捕捉された情報は後々の処理
のため記憶装置に記憶される。

特に、本発明の実施例によれば、第１Ａ図に示
すように、カウントされているイベントはクロツ
ク入力点での信号である。これは周波数が非常に
正確な時間基準クロツクである。ラツチ要求は測
定されている外部イベントから得られる。ラツチ
要求間の時間はカウンタの連続する二つの読みを
減算し得られた差に時間基準クロツクの周期を乗
じて計算される。イベントが複数の場合には、任
意の二つのイベント間の時間は同様に対応するカ
ウンタの読みを減算して求める。その期間内のイ
ベントの数を前記計算した時間で割ればイベント
の周波数が得られる。本発明の他の実施例によれ
ば、外部信号イベントがカウンタのクロツク入力
１００を作動させ、ラツチ命令１２０が第１Ｂ図
に示すように時間基準クロツクの倍数Ｍから得ら
れる。既知の時間間隔内に発生するイベントの
数、Δカウントはカウンタの二つの連続する読み
１９５を減算して求められる。イベントの周波数
を求めるには、イベントを既知の周期で割る。す
なわち、 ラツチ間の周波数測定値＝Δカウント／MT。

更に複雑な周波数測定法では、第１Ｃ図に示す
ような二つの連続カウンタを用いる。連続カウン
タの一つ、すなわちカウンタ１０５は信号イベン
トを測定するのに用い、他のもの、すなわちカウ
ンタ１０５′は時間基準クロツクを測定するのに
用いる。周波数はイベントカウンタの差Δカウン
トＥを、時間基準クロツクToにこれと対応する
時間基準カウンタの差ΔカウントＴを掛けたもの
で割れば得られる。

すなわち、 ラツチ命令間の周波数測定値＝ ΔカウントＥ／To・ΔカウントＴ 〔実施例〕 第１Ａ図は本発明のカウンタの概略ブロツク図
である。

第１Ａ図において、下位桁の高速カウンタ列１
１０および上位桁の低速カウンタ列１６０への入
力ポート１００が、イベントを表わす信号を計数
のため受取る。並列入力ポート１２０はラツチ用
命令を受け取つて高速カウンタ列１１０および低
速カウンタ列１６０の内容を捕捉する最適な瞬間
を指示する。高速カウンタ列１１０および低速カ
ウンタ１６０との各々はラツチ用命令が接続され
る記憶装置１５０，１７０に結合している。イベ
ントの発生とラツチ用命令とを同期させるのに同
期回路１３０を使用する。同期回路１３０からの
出力信号を遅延回路１４０によりわずかに遅らせ
た後、記憶装置１５０，１７０のラツチを制御す
るのに使用する。低速カウンタ１６０用の記憶装
置１７０へのラツチ命令は抑止回路１８０で更に
遅らせ、ラツチがイベント発生後所定の時間遅れ
てからでなければ起らないようにする。この所定
の遅延時間によつて、データが捕捉されたとき桁
上げビツトが遷移状態になることがなくなり、ビ
ツト遷移誤差すなわち発生のあいまいさを防いで
いる。

更に詳細のため、図示した実施例の動作を説明
する。第２図は第１Ａ図の詳細ブロツク図であ
る。第１Ａ図および第２図を参照する。

装置の始動時、及び各データの捕捉後に、入力
ポート２２０，２３０，２４０に接続しているフ
リツプフロツプ２１２，２１４，２１８がすべて
リセツトされる。現在のデータをラツチしたいと
きには、ラツチ用入力ポート２３０でラツチ信号
の正の縁がそれに接続されているフリツプフロツ
プ２１４をセツトする。このフリツプフロツプ２
１４の出力は他のフリツプフロツプ２１８、すな
わち同期回路１３０の同期フリツプフロツプの入
力ポートに結合している。この同期フリツプフロ
ツプ２１８はクロツク入力ポート２４０における
クロツク入力の次の正に向かう縁でマルチプレク
サ２１６を通してセツトされる。フリツプフロツ
プ２１４の出力は第１Ａ図の入力ポート１２０に
入力される信号に対応する。同様に、マルチプレ
クサ２１６の出力は入力ポート１００に入力され
る信号に対応する。

同期フリツプフロツプ２１８からの遷移出力が
該２１８に接続しているフリツプフロツプ２２２
に悪影響を及ぼさないようにするため、マルチプ
レクサ２１６からフリツプフロツプ２２２に向う
線路上のクロツクパルスをフリツプフロツプ２２
２の前にあるゲート２１５によつて、たとえば、
約７ナノ秒だけ遅らせる。このようにして、クロ
ツク用パルスおよび論理レベルの変化が同時に発
生した場合に出力される、すなわち、セツトアツ
プあるいは保持時間の必要条件が満たさない場合
に、出力されるような遷移は後続のラツチ回路２
２６，２３４に加わることはなくなる。

遅れたクロツク信号は高速カウンタ列１１０の
同期カウンタ２２４，２３２にも結合される。同
期化フリツプフロツプ２１８からの同期したラツ
チ信号は、フリツプフロツプ２２２、ゲート２１
７，２１９を通る間にその伝播により遅れるが、
同期カウンタ２２４，２３２の出力が落着き、ラ
ツチ装置２２６，２３４のセツトアツプ要件が満
たされてから、ラツチ装置２２６，２３４に到達
する。同期桁上げビツト伝播遅れを補償するに
は、ゲート装置２１９を用いてラツチ信号を更に
遅らす。同期カウンタ２３２へのクロツク信号も
ゲート装置２２１によつて遅らされ、遅れたラツ
チ信号と対応するようになる。

同期カウンタ２３２からの最上位ビツト
（MSB）は、たとえば、リツプル・スル・カウン
タ２４４，２４８，２５４から構成される低速カ
ウンタ列１６０に結合される。この同じMSB信
号はまたワンシヨツト単安定マルチバイブレータ
回路２３７をトリガする。ワンシヨツト回路の出
力信号はゲート装置２３９で遅れたラツチ信号と
組合わされ、該ラツチ信号のフリツプフロツプ２
４２への伝播を制御する。フリツプフロツプ２４
２は、たとえばＤ型フリツプフロツプであり、ゲ
ート装置２３９の出力の正の縁でセツト状態とさ
れる。こうして、ラツチ信号の伝播はワンシヨツ
ト回路２３７の持続期間中抑制される。この時間
は設計によれば桁上げビツトがすべて低速でおそ
らくは非同期のカウンタ１６０のすべてを通じて
微小変動を終るまでカウンタの出力データをラツ
チさせないためには充分な長さである。この抑制
はデータの捕獲が所望され、かつ桁上げビツトが
同期カウンタ１１０から非同期カウンタ１６０に
伝わつているときにだけ起る。

便宜のため、ラツチ信号はフリツプフロツプ２
１８と２２２とでクロツク信号と同期し出力ポー
ト２１０で実際のデータ記憶ラツチ信号となり多
重チヤンネルやオツシロスコープのような外部回
路を駆動する。なお、図中、参照番号２１６は２
つの入力２４０及び２５０の内のいずれかを選択
して出力するマルチプレクサであり、２３８はバ
ツフア装置、２４２はゲート装置２３１の出力で
リセツトされるフリツプフロツプ、２４６，２５
２、及び２５６はゲート装置２５１の出力でラツ
チ動作するラツチ装置である。

〔発明の効果〕

以上述べた如く本発明のカウンタによれば、計
数が連続的であり又低価格で構成できる等の効果
を有する。

【図面の簡単な説明】

第１Ａ図は本発明のカウンタの概略ブロツク
図。第１Ｂ図、第１Ｃ図は各々、本発明のカウン
タの別実施例を示す概略図。第２図は第１Ａ図に
示したカウンタの詳細図。 １１０…高速カウンタ、１３０…同期回路、１
４０…遅延回路、１５０，１７０…記憶装置、１
６０…低速カウンタ、１８０…抑止回路、２４２
…フリツプフロツプ、２５８…データ選択器、２
２６，２３４，２４６，２５２，２５６…ラツチ
装置。

Claims (1)

1. 【特許請求の範囲】 １ Ｍビツト（Ｍは整数）の下位桁同期カウンタ
   手段と、 前記同期カウンタ手段に縦続接続された（Ｎ−
   Ｍ）ビツト（Ｎは整数）の上位桁カウンタ手段
   と、 前記同期カウンタ手段に接続されて該同期カウ
   ンタ手段の内容を捕捉する第１記憶手段と、 前記上位桁カウンタ手段に接続されて該カウン
   タ手段の内容を捕捉する第２記憶手段と、 前記第２記憶手段に接続され前記同期カウンタ
   手段の最上位ビツトからの桁上げ信号があつたと
   きのみ所定の期間、前記第２記憶手段の捕捉動作
   を中断させる遅延手段と、 を備えて成るＮビツトのカウンタ。 ２ 前記第１、第２記憶手段がそれぞれラツチ信
   号に応答する第１、第２ラツチ装置であることを
   特徴とする特許請求の範囲第１項記載のカウン
   タ。 ３ 前記上位桁カウンタ手段が非同期リツプルカ
   ウンタであることを特徴とする特許請求の範囲第
   １項記載のカウンタ。 ４ 前記遅延手段が、 前記同期カウンタ手段に接続され該同期カウン
   タ手段の前記最上位ビツトに応答して出力を発生
   する単安定マルチバイブレータと、 前記単安定マルチバイブレータの出力信号と前
   記第１記憶手段のラツチ信号とが入力され前記第
   ２記憶手段へのラツチ信号を出力するゲート装置
   と、 を備えて成ることを特徴とする特許請求の範囲第
   １項記載のカウンタ。