CN109104168B - 一种细时间测量的电路 - Google Patents
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Abstract
本发明公开了一种高效率的细时间测量的电路。现有细时间测量技术存在占用资源多、死时间大的问题。本发明包括锁相环、信号处理模块、细时间计数模块和编码电路模块。信号处理模块包括第一采集D触发器、第二采集D触发器、第一异或门、第二异或门、第三异或门、与门和大延迟选择器。细时间计数模块包括n个延迟单元、n个第一细算D触发器和n个第二细算D触发器。编码电路模块包括第一整合选择器组、第二整合选择器组、第一移位寄存器、第二移位寄存器、第一计数器、第二计数器、第一输出选择器、第二输出选择器、第一反向器、第二反向器和加法器。本发明引入相位相差180°的差分脉冲进行细时间的测量，减小了死时间。
Description
技术领域
本发明属于数字电路技术领域，具体涉及一种细时间测量的电路结构。
背景技术
在我们日常生活中精确到秒级的时间间隔已经能够满足人们的生活需要，但是在科学和技术工程领域，精确到皮秒级的细时间测量提出了非常高的要求，广泛用于高科技领域，例如：在激光测距、卫星导航、高能物理实验、以及医学成像等领域，特别在量子通信中，发送端发送不同量子态的单光子信号，接收端对光子不断地接收，在发送端要计算每个光子准确的发送时间，同样的，在接收端要准确的知道每个光子的到达时间，这就要涉及到精确的时间测量技术，测量的时间精度对于整个实验结果有着十分重要的影响。
近年来，随着细时间测量技术的不断发展，实现的方法也越来越多，可分为数字和模拟两个大类，特别是数字电路有了较大的进步，数字测量方法已成为主流的细时间测量设计方法，但是由于测量的精度要求比较高，误码率就变得越来越大，必须要经过多次测量才能减小误差提高其精度，多次测量的后果就会导致对多个时间间隔测量之间的等待时间变大，也就是死时间。死时间作为细时间测量最重要的因素之一，它的大小直接影响到其测量的效率，对整个实验结果有着重要的影响，所以死时间的增加，会导致整个时间测量系统的效率降低，这样显然无法满足我们的要求。
发明内容
本发明的目的是针对现有细时间测量电路的不足，设计了一种新的细时间测量电路，该方法主要解决了以往细时间测量电路死时间长、效率低的问题，能够在保证其测量精度的同时减小死时间、提高其测量的效率。
本发明包括锁相环、信号处理模块、细时间计数模块和编码电路模块。所述的信号处理模块包括第一采集D触发器、第二采集D触发器、第一异或门、第二异或门、第三异或门、与门和大延迟选择器。所述第一采集D触发器的时钟端接锁相环的0°时钟输出端。所述第二采集D触发器的时钟端接锁相环的180°时钟输出端。第一异或门的第一输入端、第二输入端与第一采集D触发器的输入端、输出端分别相连。第二异或门的第一输入端、第二输入端与第二采集D触发器的输入端、输出端分别相连。第一异或门的输出端接与门的第一输入端、第三异或门的第一输入端及大延迟选择器的第一数据输入端。第二异或门的输出端接第三异或门的第二输入端及大延迟选择器的第二数据输入端。第三异或门的输出端接与门的第二输入端。与门的输出端接大延迟选择器的地址输入端。大延迟选择器的输出端即为信号处理模块的延迟信号输出端。
所述的细时间计数模块包括n个延迟单元、n个第一细算D触发器和n 个第二细算D触发器。n个延迟单元依次排序并首尾依次相连。位于首端的延迟单元的输入端接信号处理模块的延迟信号输出端。n个第一细算D触发器的输入端与n个延迟单元的输出端分别相连。n个第二细算D触发器的输入端与n个延迟单元的输出端分别相连。n个第一细算D触发器的时钟端均接锁相环的0°时钟输出端。n个第二细算D触发器的时钟端均接锁相环的180°时钟输出端。
所述的编码电路模块包括第一整合选择器组、第二整合选择器组、第一移位寄存器、第二移位寄存器、第一计数器、第二计数器、第一输出选择器、第二输出选择器、第一反向器、第二反向器和加法器。所述的第一整合选择器组包括n个第一整合选择器。所述的第二整合选择器组包括n个第二整合选择器。n个第一整合选择器的第一数据输入端与n个第二细算D触发器的输出端分别相连，第二数据输入端与n个第一细算D触发器的输出端分别相连。n个第二整合选择器的第一数据输入端与n个第一细算D触发器的输出端分别相连，第二数据输入端与n个第二细算D触发器的输出端分别相连。n 个第一整合选择器及n个第二整合选择器均接中位细算D触发器的输出端。中位细算D触发器是与第a个延迟单元相连的第一细算D触发器。a为n/2 向上取整所得值。所述加法器的第一输入端接第一输出选择器的输出端。加法器的第二输入端接存储器的输出端。
n个第一整合选择器的输出端均接第一移位寄存器的输入端。第一移位寄存器的输出端接第一计数器的输入端及第一反向器的输入端。第一计数器的输出端接第一输出选择器的第一数据输入端。第一反向器的输出端接第一输出选择器的地址输入端。n个第二整合选择器的输出端均接第二移位寄存器的输入端。第二移位寄存器的输出端接第二计数器的输入端及第二反向器的输入端。第二计数器的输出端接第二输出选择器的第一输入端。第二反向器的输出端接第二输出选择器的地址输入端。第一输出选择器及第二输出选择器的第二输入端均接地。
进一步地，所述锁相环PLL的输出时钟的周期为T，2ns≤T≤10ns。n个延迟单元的延迟时间均为τ，1ps≤τ≤100ps，n·τ＞T。
进一步地，所述存储器的输出端输出数值为
进一步地，所述第一采集D触发器及第二采集D触发器的输入端即为信号处理模块的信号输入接口。
本发明具有的有益效果是：
本发明引入了相位相差180°的差分脉冲进行细时间的测量，在同一条延迟线上对时间间隔进行两次不同的测量，所得的结果再求平均值为最后的测量结果，能够在保证其精度的同时减小死时间、提高测量效率。
附图说明
图1为本发明的电路平行结构图；
图2为本发明信号处理模块的电路图；
图3为本发明”细”时间计数模块的电路图；
图4为本发明编码电路模块的电路图；
图5为本发明与现有时间测量细电路资源消耗量的对比柱状图；
图6为本发明电路实现的电路资源消耗情况和死时间的对比图。
具体实施方式
以下结合附图对本发明作进一步说明。
如图1所示，一种细时间测量的电路，包括锁相环PLL、信号处理模块1、细时间计数模块2和编码电路模块3。锁相环PLL具有0°时钟输出端CLK0 和180°时钟输出端CLK180，输出时钟的周期为T，2ns≤T≤10ns。
如图1和2所示，信号处理模块1包括第一采集D触发器1-1、第二采集 D触发器1-2、第一异或门1-3、第二异或门1-4、第三异或门1-5、与门1-6 和大延迟选择器1-7。第一采集D触发器1-1的时钟端接锁相环PLL的0°时钟输出端CLK0。第二采集D触发器1-2的时钟端接锁相环PLL的180°时钟输出端CLK180。第一采集D触发器1-1及第二采集D触发器1-2的输入端即为信号处理模块1的信号输入接口signal。第一异或门1-3的第一输入端、第二输入端与第一采集D触发器1-1的输入端、输出端分别相连。第二异或门1-4的第一输入端、第二输入端与第二采集D触发器1-2的输入端、输出端分别相连。第一异或门1-3的输出端接与门1-6的第一输入端、第三异或门1-5 的第一输入端及大延迟选择器1-7的第一数据输入端。第二异或门1-4的输出端接第三异或门1-5的第二输入端及大延迟选择器1-7的第二数据输入端。第三异或门1-5的输出端接与门1-6的第二输入端。与门1-6的输出端接大延迟选择器1-7的地址输入端。大延迟选择器1-7的输出端即为信号处理模块1的延迟信号输出端Timeinterval。
如图1和3所示，细时间计数模块2包括n个延迟单元2-2、n个第一细算D触发器2-1和n个第二细算D触发器2-3。n个延迟单元2-2的延迟时间均为τ，1ps≤τ≤100ps，n·τ＞T。n个延迟单元2-2依次排序并首尾依次相连(即第i个延迟单元2-2的输出端接第i+1个延迟单元2-2的输入端，i＝1,2,…n-1。) 位于首端的延迟单元2-2的输入端接信号处理模块1的延迟信号输出端Time interval。n个第一细算D触发器2-1的输入端与n个延迟单元2-2的输出端分别相连。n个第二细算D触发器2-3的输入端与n个延迟单元2-2的输出端分别相连。n个第一细算D触发器2-1的时钟端均接锁相环PLL的0°时钟输出端CLK0。n个第二细算D触发器2-3的时钟端均接锁相环PLL的180°时钟输出端CLK180。
如图1和4所示，编码电路模块3包括第一整合选择器组、第二整合选择器组、第一移位寄存器3-3、第二移位寄存器3-4、第一计数器3-5、第二计数器3-6、第一输出选择器3-7、第二输出选择器3-8、第一反向器3-9、第二反向器3-10和加法器3-11。第一整合选择器组包括n个第一整合选择器3-1。第二整合选择器组包括n个第二整合选择器3-2。n个第一整合选择器3-1的第一数据输入端与n个第二细算D触发器2-3的输出端分别相连，第二数据输入端与n个第一细算D触发器2-1的输出端分别相连。n个第二整合选择器 3-2的第一数据输入端与n个第一细算D触发器2-1的输出端分别相连，第二数据输入端与n个第二细算D触发器2-3的输出端分别相连。
n个第一整合选择器3-1及n个第二整合选择器3-2均接中位细算D触发器的输出端。中位细算D触发器是与第a个延迟单元2-2相连的第一细算D 触发器2-1。a为n/2向上取整所得值。
n个第一整合选择器3-1的输出端均接第一移位寄存器3-3的输入端。第一移位寄存器3-3的输出端接第一计数器3-5的输入端及第一反向器3-9的输入端。第一计数器3-5的输出端接第一输出选择器3-7的第一数据输入端。第一反向器3-9的输出端接第一输出选择器3-7的地址输入端。n个第二整合选择器3-2的输出端均接第二移位寄存器3-4的输入端。第二移位寄存器3-4的输出端接第二计数器3-6的输入端及第二反向器3-10的输入端。第二计数器 3-6的输出端接第二输出选择器3-8的第一输入端。第二反向器3-10的输出端接第二输出选择器3-8的地址输入端。第一输出选择器3-7及第二输出选择器 3-8的第二输入端均接地。第一输出选择器3-7的输出端接加法器3-11的第一输入端。加法器3-11的第二输入端接存储器的输出端。存储器的输出端输出数值加法器3-11的输出端为编码电路模块3的第一误差输出端。第二输出选择器3-8的输出端为编码电路模块3的第二误差输出端。
本发明的工作原理如下：
步骤一、将被测信号用锁相环PLL的0°时钟输出端CLK0的输出时钟进行采样，得到延迟采样信号。延迟采样信号内经过时钟上升沿的数量为m。
步骤二、将被测信号的开始部分Start输入信号处理模块1的信号输入接口signal。锁相环PLL的0°时钟输出端CLK0的输出时钟、180°时钟输出端 CLK180的输出时钟分别对被测信号进行采样，得到第一采样信号和第二采样信号。
步骤三、将被测信号的开始部分Start与第一采样信号通入第一异或门 1-3，得到第一开始延迟信号。将被测信号的开始部分Start与第二采样信号通入第二异或门1-4，得到第二开始延迟信号。
步骤四、第一开始延迟信号、第二开始延迟信号中高电平的时间间隔较长的那个信号作为开始延迟输出信号输出给”细”时间计数模块2。
步骤五、”细”时间计数模块2内的n个延迟单元2-2将开始延迟输出信号依次延迟τ，并分别由锁相环PLL的0°时钟输出端CLK0的输出时钟、180°时钟输出端CLK180的输出时钟进行采样。采样结果输出到编码电路模块3。
步骤六、编码电路模块3计算n个第一细算D触发器2-1中检测到高电平的D触发器数量c，并计算n个第二细算D触发器2-3中检测到高电平的D 触发器数量d。
步骤七、计算开始延迟输出信号的时间间隔
步骤八、将被测信号的终止部分Stop输入信号处理模块1的信号输入接口signal。锁相环PLL的0°时钟输出端CLK0的输出时钟、180°时钟输出端 CLK180的输出时钟分别对被测信号进行采样，得到第三采样信号和第四采样信号。
步骤九、将被测信号的终止部分Stop与第三采样信号通入第一异或门 1-3，得到第一终止延迟信号。将被测信号的终止部分Stop与第四采样信号通入第二异或门1-4，得到第二终止延迟信号。
步骤十、第一终止延迟信号、第二终止延迟信号中高电平的时间间隔较长的那个信号作为终止延迟输出信号输出给”细”时间计数模块2。
步骤十一、细时间计数模块2内的n个延迟单元2-2将终止延迟输出信号依次延迟τ，并分别由锁相环PLL的0°时钟输出端CLK0的输出时钟、180°时钟输出端CLK180的输出时钟进行采样。采样结果输出到编码电路模块3。
步骤十二、编码电路模块3计算n个第一细算D触发器2-1中检测到高电平的D触发器数量e，并计算n个第二细算D触发器2-3中检测到高电平的D触发器数量f。
步骤十三、计算终止延迟输出信号的时间间隔
步骤十四、计算被测信号的时间间隔△t3＝mT+(△t1-△t2)。
本发明的电路资源消耗与现有时间测量细电路资源消耗的对比统计图如图5所示，可以看出，本发明在FPGA中LUT(基本逻辑单元)及FF(寄存器)的消耗量均低于现有时间测量细电路，故本发明更加经济高效。
本发明与现有时间测量细电路的死时间-被测信号时长对比折线如图6所示。图6中横坐标为被测信号的时间间隔长度，纵坐标为死时间的长度。圆形黑点所连成的线对应现有时间测量细电路，星形黑点所连成的线对应本发明。可以看出面本发明在被测信号时间间隔长于5ns时，死时间的长度明显短于现有时间测量细电路。
Claims (4)
1.一种细时间测量的电路，包括锁相环和信号处理模块；其特征在于：还包括细时间计数模块和编码电路模块；所述的信号处理模块包括第一采集D触发器、第二采集D触发器、第一异或门、第二异或门、第三异或门、与门和大延迟选择器；所述第一采集D触发器的时钟端接锁相环的0°时钟输出端；所述第二采集D触发器的时钟端接锁相环的180°时钟输出端；第一异或门的第一输入端、第二输入端与第一采集D触发器的输入端、输出端分别相连；第二异或门的第一输入端、第二输入端与第二采集D触发器的输入端、输出端分别相连；第一异或门的输出端接与门的第一输入端、第三异或门的第一输入端及大延迟选择器的第一数据输入端；第二异或门的输出端接第三异或门的第二输入端及大延迟选择器的第二数据输入端；第三异或门的输出端接与门的第二输入端；与门的输出端接大延迟选择器的地址输入端；大延迟选择器的输出端即为信号处理模块的延迟信号输出端；
所述的细时间计数模块包括n个延迟单元、n个第一细算D触发器和n个第二细算D触发器；n个延迟单元依次排序并首尾依次相连；位于首端的延迟单元的输入端接信号处理模块的延迟信号输出端；n个第一细算D触发器的输入端与n个延迟单元的输出端分别相连；n个第二细算D触发器的输入端与n个延迟单元的输出端分别相连；n个第一细算D触发器的时钟端均接锁相环的0°时钟输出端；n个第二细算D触发器的时钟端均接锁相环的180°时钟输出端；
所述的编码电路模块包括第一整合选择器组、第二整合选择器组、第一移位寄存器、第二移位寄存器、第一计数器、第二计数器、第一输出选择器、第二输出选择器、第一反向器、第二反向器和加法器；所述的第一整合选择器组包括n个第一整合选择器；所述的第二整合选择器组包括n个第二整合选择器；n个第一整合选择器的第一数据输入端与n个第二细算D触发器的输出端分别相连，第二数据输入端与n个第一细算D触发器的输出端分别相连；n个第二整合选择器的第一数据输入端与n个第一细算D触发器的输出端分别相连，第二数据输入端与n个第二细算D触发器的输出端分别相连；n个第一整合选择器及n个第二整合选择器均接中位细算D触发器的输出端；中位细算D触发器是与第a个延迟单元相连的第一细算D触发器；a为n/2向上取整所得值；所述加法器的第一输入端接第一输出选择器的输出端；加法器的第二输入端接存储器的输出端；
n个第一整合选择器的输出端均接第一移位寄存器的输入端；第一移位寄存器的输出端接第一计数器的输入端及第一反向器的输入端；第一计数器的输出端接第一输出选择器的第一数据输入端；第一反向器的输出端接第一输出选择器的地址输入端；n个第二整合选择器的输出端均接第二移位寄存器的输入端；第二移位寄存器的输出端接第二计数器的输入端及第二反向器的输入端；第二计数器的输出端接第二输出选择器的第一输入端；第二反向器的输出端接第二输出选择器的地址输入端；第一输出选择器及第二输出选择器的第二输入端均接地。
2.根据权利要求1所述的一种细时间测量的电路，其特征在于：所述锁相环PLL的输出时钟的周期为T，2ns≤T≤10ns；n个延迟单元的延迟时间均为τ，1ps≤τ≤100ps，n·τ＞T。
3.根据权利要求2所述的一种细时间测量的电路，其特征在于：所述存储器的输出端输出数值为
4.根据权利要求1所述的一种细时间测量的电路，其特征在于：所述第一采集D触发器及第二采集D触发器的输入端即为信号处理模块的信号输入接口。
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