JPH03162622A - 計数回路 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 ［産業上の利用分野］ 本発明はロータリエンコーダ等の移動体の出力パルスを
処理して移動体の移動量に比例したパルスを発生しその
数を計数する計数回路に関する。

［従来の技ｖｇ］ ある物体の移動量を検出する装置として、ロータリエン
コーダおよびこれに接続された計数回路よりなる装置が
良く知られている。以下、ロータリエンコーダおよびそ
の接続回路を図により説明する． 第６図は従来のロータリエンコーダの計数回路のブロッ
ク図である。図で、１はモータ、２はモータｌで回転せ
しめられるインクリメンタルパルスエンコーダ（ロータ
リエンコーダ，以下単にエ？コーダという）である。エ
ンコーダ２が回転せしめられると、位相の異なる２つの
パルスＥＮＡ（Ａ相パルス）．ＥＮＢ（Ｂ相パルス）が
発生する。これらのパルスについては後述する。３はパ
ルスＥＮＡ，ＥＮＢを処理してエンコーダの回転量に比
例した数のパルスを発生する計数回路であり、一点鎖線
で示されている。

計数回路３は次の各要素により構成される。即ち，　４
　ａｏ，　４　ａ、，　４’ｂ．，　４　ｂ．はそれぞ
れプリンプフロップ回路、５Ｕ，５Ｄは各フリップフロ
ツプ回路４ａｏ〜４ｂエの出力信号を処理する論理回路
（これら論理回路については後述する。），６Ｕ，６Ｄ
はＮＡＮＤ回路、７はカウンタ，８は計数回路３の動作
のタイミングを規定する発振器である。Ａ０，Ａ．，Ｂ
ｏ，Ｂ１はそれぞれ各プリンプフロツプ回路４　ａ０，
　４　ａ■，　４　ｂｏ，　４　ｂ，から出力されるパ
ルス信号、Ｕ，Ｄはそれぞれ各論理回路５Ｕ，５Ｄから
出力されるパルス信号、ＵＰ，ＤＮはそれぞれ各ＮＡＮ
Ｄ回路６Ｕ，６Ｄから出力されるパルス信号、ＩＣＫ，
２ＣＫは発振器８から出力されるクロツク信号を示す。

クロツク信号２ＣＫはクロツク信号ＩＣＫの２倍の周波
数に設定されている。

ここで、上記論理回路５Ｕ，５Ｄの構成を図により説明
する。第７図は論理回路５Ｕの回路図、第８図は論理回
路５Ｄの回路図である。各回で，５１．５２は排他的論
理和回路（ＥｘＯＲ回路）、５３はＡＮＤ回路である。

ＥｘＯＲ回路５２にはＮＯＴ回路が接続されている。各
入力信号八〇〜Ｂ１および出力信号Ｕ，Ｄは第６図に示
すものと同じパルス信号である．論理回路５Ｕ，５Ｄの
回路構或は同じであるが、入力信号八〇〜Ｂエの入力状
態が異なる。

次に、この計数回路３の動作の概略を第９図（ａ）〜（
ｄ）および第１０図（ａ）〜（Ｑ）に示すタイムチャー
トを参照しながら説明する．なお、これらタイムチャー
トに示される信号で第６図に示す信号と同一のものには
同一符号が付してある。

まず、エンコーダ２が時計方向に回転するとき、信号Ｅ
ＮＡは信号ＥＮＢに対して第９図（ａ）　，　（ｂ）？
示すように１７４周期進み位相となり、アップカウント
が行なわれ、逆に，エンコーダ２が反時計方向に回転す
るとき、信号ＥＮＡは信号ＥＮＢに対して第９図（Ｃ）
，（ｄ）に示すように１７４周期遅れ位相となり、ダウ
ンカウントが行なわれる。第１０図（ａ）〜（Ｑ）には
エンコーダ２の時計方向回転時（アツプカウンド時）の
タイムチャートが示されている． 今，エンコーダ２が時計方向に回転すると，第９図（ａ
），（ｂ）および第１０図（Ｃ），（ｄ）に示す位相関
係をもって信号ＥＮＡ，ＥＮＢが出力される。これら信
号にしたがい，フリツプフロツプ回路４ａ■，４ａ．か
らは第１０図（ｅ），（ｆ）に示すように信号ＥＮＡの
位相が順次ずらされた形の信号Ａ１，　Ａｏが出力され
、又、フリツプフロツプ回路４ｂ■、４ｂ，からは第１
０図（ｇ）　，　（ｈ）に示すように信号ＥＮＢの位相
が順次ずらされた形の信号Ｂエ，Ｂ０が出力される。こ
れら各信号Ａ，，Ａ，，Ｂ１，Ｂ．はそれぞれ第７図お
よび第８図に示すように各論理回路５Ｕ，５Ｄに入力さ
れ、その結果、論理回路５Ｕからは第１０図（ｉ）に示
すように順次パルス信号Ｕが出力され、一方、論理回路
５Ｄの出力は第１０図（ｊ）に示すように低レベルＬの
ままである。パルス信号ＵはＮＡＮＤ回路６Ｕでクロツ
ク信号ＩＣＫ，２ＣＫによりサンプリングされ、これに
より第１０図（ｋ）に示すようにパルス信号ＵＰとなっ
てカウンタ７に入力される。この間借号ＤＮは第１０図
（Ｑ）に示すように高レベルＨのままである．カウンタ
７はパルス信号ＵＰを加算し、その加算値をデイジタル
信号として端子Ｑ０〜Ｑ，からパラレルに出力する。Ｃ
ＰＵ９はカウンタ７から出力された値に基づいてエンコ
ーダ２の回転量又はモータ１に連結された物体の移動量
を演算し，その演算結果に基づいて所定の処理を行なう
。

エンコーダ２の反時計方向の回転では信号ＥＮＡ，ＥＮ
Ｂは第９図（ｃ）　，　（ｄ）に示す位相関係で発生し
、以後の処理はこの位相関係に基づき上記の動作に準じ
て行なわれる。その結果、ＮＡＮＤ回路６Ｄからパルス
信号ＤＮが出力され、その数がカウントされることにな
る。

［発明が解決しようとする課題コ 上記従来の計数回路３では、エンコーダ２の時計方向回
転に応じて論理回路５Ｕから加算されるべきパルス信号
（加算パルス）Ｕを、又、エンコーダ２の反時計方向回
転に応じて論理回路５Ｄから減算されるべきパルス信号
（減算パルス）Ｄを、それぞれ確実に得ることができる
。しかし、エンコーダ２と計数回路３とは第６図に示す
ように導線で接続されており、しかも、この導線の長さ
が比較的長くなる場合が多いので、この導線には周辺か
らの電気的ノイズが侵入し易い。そして、このようにノ
イズが侵入すると、論理回路５Ｕ，５Ｄには論理異常状
態が発生し、加算パルスＵや減算パルスＤを正確に得る
ことはできなくなる。以下、ノイズが侵入したとき生じ
る状態を第１１図（ａ）〜（ｈ）により説明する。

第１１図（ａ）〜（ｈ）はエンコーダ２からの出力パル
スの波形図である。第１．１図（ａ），（ｂ）はアップ
カウント時の信号ＥＮＡ，ＥＮＢ、第１１図（Ｃ），？
ｄ）は第１ｌ図（ａ），（ｂ）に示す信号において信号
ＥＮＢの１サンプリングの期間にノイズが侵入した状態
，第１１図（ｅ）　，　（ｆ）はダウンカウント時の信
号ＥＮＡ，ＥＮＢ、第１１図（ｇ），（ｈ）は第１ｌ図
（ｅ）．（ｆ）に示す信号において信号ＥＮＡの１サン
プリングの期間にノイズが侵入した状態を示す。

第１１図（ｄ），（ｇ）でＮはノイズを示す。

まず、第１１図（ａ），（ｂ）は第９図（ａ），（ｂ）
のアップカウント時の時間Ｔ０近辺の正常な状態（ノイ
ズＮが侵入していない状態）を示す。ところで、この状
態において信号ＥＮＢにノイズＮが侵入した第１ｌ図（
ｃ），（ｄ）に示す状態は、第９図（Ｃ），（ｄ）に示
すダウンカウント時の時間Ｔ２近辺の状態となる。又、
第１１図（ｅ），（ｆ）は第９図（ＣＬ（ｄ）のダウン
カウント時の時間Ｔ■近辺の正常な状態を示すが、信号
ＥＮＡにノイズＮが侵入した第１１図（ｇ）　，　（ｈ
）に示す状態はアップカウント時の時間Ｔ２近辺の状態
となる。即ち、エンコーダ２から出力される信号にノイ
ズＮが侵入すると、アップカウント時には１つのノイズ
Ｎに対してｌつのダウンカウントが行なわれ、ダウンカ
ウント時には１つのノイズＮに対して１つのアップカウ
ントが行なわれる。したがって、カウンタ７から出力さ
れるカウント値は、ノイズ侵入毎に、カウントされるべ
きカウントが行なわれずに逆のカウントが行なわれるの
で、カウンタ７のカウント数には数値「２」の誤差が生
じることとなり、正確な計数を行なうことはできない。

本発明の目的は、上記従来技術における課題を解決し、
１サンプリング期間に混入したノイズによる計数誤差の
発生を防止することができる計数回路を提供するにある
。

［課題を解決するための手段］ 上記の目的を達或するため、本発明は、移動体の第１の
方向の移動により所定の位相関係を有する２つのパルス
を発生し、かつ、前記第１の方向とは逆方向の第２の方
向の移動により前記２つのパルスが逆の位相関係をもっ
て発生するパルス発生装置と，前記２つのパルスを処理
して前記第１の方向の移動によりその移動量に比例した
数の減算パルスを出力するパルス処理回路と、前記加算
パルスおよび前記減算パルスを入力して計数を行なうカ
ウンタとを備えた計数回路において、前記パルス発生装
置から出力される２つのパルスに混入したノイズを検出
するノイズ検出回路と、前記パルス処理回路からの各パ
ルスを入力しノイズ不検出時には前記加算パルスを出力
するとともにノイズ−検出時には前記減算パルスを加算
パルスとして出力する第１の論理回路と、前記パルス処
理回路からの各パルスを入力しノイズ不検出時には前記
減算パルスを出力するとともにノイズ検出時には前記加
算パルスを減算パルスとして出力する第２の論理回路と
を設けたことを特徴とする。

［作用］ 第１の論理回路と第２の論理回路は、それぞれ、パルス
処理回路から出力される加算パルス、減算パルスおよび
ノイズ検出回路の出力信号を入力する．ノイズ検出回路
でノイズが検出されないとき，第１の論理回路は加算パ
ルスが入力されたときのみ加算パルスを出力し，減算パ
ルスが入力されても信号を出力しない。又、第２の論理
回路は減算パルスが入力されたときのみ減算パルスを出
力し、加算パルスか゛入力されても信号を出力しない。

方、ノイズ検出回路でノイズが検出されたとき、第１の
論理回路は減算パルスが入力されるとこれを加算パルス
として出力し、又、第２の論理回路は加算パルスが入力
されるとこれを減算パルスとして出力する。

［実施例］ 以下、本発明を図示の実施例に基づいて説明する。

第１図は本発明の実施例に係るエンコーダの計数回路の
ブロック図である。図で、第６図に示す部分と同一部分
には同一符号を付して説明を省略する６１１は本実施例
の計数回路を示す。１２は信号ＥＮＡ，ＥＮＢにノイズ
が侵入したことを検出するノイズ検出回路、１３はフリ
ツプフロツプ回路である。１４Ｕ，１４Ｄは論理回路で
あり，論理回路５Ｕ，５ＤとＮＡＮＤ回路６Ｕ，６Ｄと
の間に挿入される。

第２図は第１図に示すノイズ検出回路１２の回路図であ
る。図で、１２１，１２２はＥｘＯＲ回路、１２３はＡ
ＮＤ回路である。ＥｘＯＲ回路１２１には信号Ａ。，Ａ
０が，又、ＥｘＯＲ回路１２２には信号Ｂ。，Ｂ１が入
力される。

第３図および第４図はそれぞれ第１図に示す論理回路１
４０および論理回路１４Ｄの回路図である。各回で、１
４１，１４２はＡＮＤ回路、１４３はＮＯＴ回路、１４
４はＯＲ回路である。論理回路１４Ｕ，１４Ｄの回路構
成は各回にみられるように同一であるが、その入力態様
を異にする，即ち、論理回路１４Ｕにおいては、ＡＮＤ
回路１４１の入力信号は論理回路５Ｄのパルス信号Ｄお
よびノイズ検出器１２の検出信号Ｎを遅延させて出力す
るフリツプフロツプ回路１７の出力信号Ｎ，であるのが
，論理回路１４Ｄにおいては、ＡＮＤ回路１４１の入力
信号は論理回路５Ｕのパルス信号Ｕとフリツプフロツプ
回路１７の出力信号Ｎ，である。又、論理回路１４Ｕに
おけるＡＮＤ回路１４２の入力信号は信号ＵとＮＯＴ回
路１４３の？力信号であるが、論理回路１４Ｄにおける
ＡＮＤ回路１４２の入力信号は信号ＤとＮＯＴ回路１４
３の出力信号である。なお、Ｕ０は論理回路１４Ｕの出
力信号、Ｄ０は論理回路１４Ｄの出力信号を示す。

次に本実施例の動作を第５図（ａ）〜（ｎ）に示すタイ
ムチャートを参照しながら説明する。第５図（ａ）〜（
ｎ）はアップカウント時の信号であり、各信号において
、第１図に示す信号と同一のものには同一符号が付して
ある。今、時間ＴＡＩにおいて第５図（ｄ）に示すよう
に信号ＥＮＢにノイズが侵入しているものとする。この
とき、各フリツプフロップ回路４　ａ■，４　ａ，，　
４　ｂ１，　４　ｂｏの出力信号Ａｚ，Ａ．，Ｂエ，Ｂ
ｏはノイズのため発生するパルスＢ１１のため、第５図
（ｅ）〜（ｈ）に示すように「１０１０」となる。ノイ
ズ検出回路１２はこの信号の入力により、第２図に示す
ＥｘＯＲ回路１２１，１２２の両回路から出力が生じ、
ＡＮＤ回路１２３から第５図（ｋ）に示す信号Ｎが出力
される。即ち、ノイズの侵入が検出される。このとき、
論理回路５Ｕ，５Ｄからの出力は低レベル「Ｏ」である
。

次の時間ＴＡ２において，各信号Ａユｊ　ＡＤＺ　Ｂ１
ｊＢ０はノイズのため発生するパルスＢ。．，のため、
第５図（ｅ）〜（ｈ）に示すようにｒｌ　１　０　１Ｊ
となる。

この信号で、論理回路５Ｕの出力信号ＵはｒＱＪ、論理
回路５Ｄの出力信号Ｄは「１』となり、現在アップカウ
ントを行なっているにもかかわらず第５図（ｊ）に示す
ように減算パルスＤ６が出力される。

一方，時間ＴＡ１でノイズ検出回路１２から出力された
信号Ｎは時間ＴＡ！でフリツプフロップ回路１３から第
５図（Ｑ）に示すように信号Ｎｔとして出力される。こ
の結果、各論理回路１４Ｕ，１４Ｄに入力される信号Ｄ
，Ｎｆ，Ｕはそれぞれ「ｌ」，ｒｌＪ　，ｒＱＪ　とな
る。したがって、第３図に示す論理回路１４ＵのＡＮＤ
回路１４１の出力が『１」となり、加算信号Ｕ０が出力
される。この結果、ＡＮＤ回路６Ｕからは第５図（ｍ）
に示すように加算パルスＵＰ，が出力される。即ち、ノ
イズの侵入により、アップカウント時にもかかわらず論
理回路５Ｄから減算パルスが出力されるが、この減算パ
ルスは論理回路１４Ｕにおいて加算パルスに変換され、
正確な計数が可能となる。時間ＴＲＩにおいて第５図（
Ｃ）に示すように信号ＥＮＡにノイズが存在している場
合の動作も上記動作に準じるので、その説明は省略する
。

なお、１サンプリング時間にノイズが存在するときの各
信号Ａエ，Ａ０，Ｂエ，Ｂｏは，アップカウント時には
ｒｌｏ１０Ｊ　，ｒｌ００１Ｊ　．ダウンカウント時に
はｒｏ１１０Ｊ　　ｒｏ１０１Ｊであり、これらの信号
態様はいずれもノイズ検出回路１２の出力信号Ｎを「１
」とする。しかし、上記以外の信号態様においては、出
力｛ｊ号ＮはｒＱＪとなる。そして、信号Ｎが「Ｏ」で
あるとき、即ちノイズの侵入のない正常時、論理回路１
４Ｕは加算パルスＵの入力時のみ信号Ｕ。を「１」とし
、論理回路１４Ｄは減算パルスＤの入力時のみ信号Ｄ０
を「１」とする。このような機能は、第３図および第４
図の回路構或から明らかである。したがって、論理回路
１４Ｕ，１４Ｄの介在によっても、正常時の動作に何等
の支障も生じない。

このように、本実施例では、エンコーダの出力信号のノ
イズが侵入しているか否かを検出し、ノイズが侵入され
ている場合、論理回路から出力される加算パルスを減算
パルスに、又、逆に減算パルスを加算パルスに変換する
ようにしたので、１サンプリング期間にノイズが侵入し
ても正確に計数を行なうことができる。

なお、上記実施例の説明では、ロータリエンコーダを用
いる場合について説明したが、これに限ることはなく、
いわゆるリニアスケール、インダクトシン，マグネスケ
ール等に対しても適用可能である。

［発明の効果］ 以上述べたように、本発明では、ノイズ検出回路でノイ
ズの有無を検出し，ノイズが検出されたときには、パル
ス処理回路から出力された減算パルスを第１の論理回路
により加算パルスとして出力し、パルス処理回路から出
力された加算パルスを第２の論理回路により減算パルス
として出力するようにしたので、１サンプリング期間に
侵入したノイズによる計数誤差の発生を防止することが
できる。

【図面の簡単な説明】

第１図は本発明の実施例に係る計数回路のブロック図、
第２図は第１図に示すノイズ検出回路の回路図，第３図
および第４図はそれぞれ第１図に示す２つの論理回路の
回路図、第５図（ａ）〜（ｎ）は第１図に示す計数回路
の動作を説明するタイムチャート、第６図は従来の計数
回路のブロック図、第７図および第８図はそれぞれ第６
図に示す２つの論理回路の回路図、第９図（ａ）　，　
（ｂ）　，　（Ｃ）　，　（ｄ）はそれぞれ第６図に示
すエンコーダの出力波形図，第１０図（ａ）〜（Ｑ）は
第６図に示す計数回路の動作を説明するタイムチャート
、第１ｌ図（ａ）〜（ｈ）はそれぞれ第６図に示すエン
コーダの出力波形図である。 ２・・・・・・エンコーダ、４　ａｏ，４　ａ，，４　
ｂ０，４　ｂ，，１３・・・フリツプフロツプ回路、５
Ｕ，５Ｄ，１４Ｕ，１４Ｄ・・・・・・論理回路、７・
・・・・・カウンタ、８・・・・・・発振器，１１・・
・・・・計数回路，１２・・・・・・ノイズ検出回路。 第１図 ￥２図 第３図 ０ 第４図 Ｔ１ Ｔ２ ＥＮＢ （ｆ）二一「一一一 １図 ＥＮＢ （ｈ）工」一一一一

Claims (1)

【特許請求の範囲】
1. 移動体の第１の方向の移動により所定の位相関係を有す
   る２つのパルスを発生し、かつ、前記第１の方向とは逆
   方向の第２の方向の移動により前記２つのパルスが逆の
   位相関係をもつて発生するパルス発生装置と、前記２つ
   のパルスを処理して前記第１の方向の移動によりその移
   動量に比例した数の加算パルスを出力し、かつ、前記第
   ２の方向の移動によりその移動量に比例した数の減算パ
   ルスを出力するパルス処理回路と、前記加算パルスおよ
   び前記減算パルスを入力して計数を行なうカウンタとを
   備えた計数回路において、前記パルス発生装置から出力
   される２つのパルスに混入したノイズを検出するノイズ
   検出回路と、前記パルス処理回路からの各パルスを入力
   しノイズ不検出時には前記加算パルスを出力するととも
   にノイズ検出時には前記減算パルスを加算パルスとして
   出力する第１の論理回路と、前記パルス処理回路からの
   各パルスを入力しノイズ不検出時には前記減算パルスを
   出力するとともにノイズ検出時には前記加算パルスを減
   算パルスとして出力する第２の論理回路とを設けたこと
   を特徴とする計数回路。