KR100363816B1 - 클록이상검출기 및 클록이상 검출장치 - Google Patents

클록이상검출기 및 클록이상 검출장치 Download PDF

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Abstract

클록 CLK1 및 CLK2를 분주회로(11~14)에서 분주하고, 분주된 클록 CLK1A 및 CLK1B를 각각 클록비교기(15)및 클록비교기(16)에 입력한다. 또, 분주된 클록 CLK2A및 CLK2B를 클록비교기(15)및 클록비교기(16)에 입력한다. 클록비교기(15)에서는 클록 CLK2B에 따라 클록 CLK1A의 펄스 수를 계속해서 에러신호 ERR1을 출력한다. 클록비교기(16)에서는 클록 CLK1B에 따라 클록 CLK2B의 펄스 수를 계수하고 에러신호 ERR2를 출력한다.
에러신호 ERR1및 ERR2의 상태를 조사함으로써 클록의 이상검출을 가능하게 한다.

Description

클록이상 검출기 및 클록이상 검출장치{DEVICE AND APPARATUS FOR DETECTING CLOCK FAILURE}
종래의 클록이상을 검출하는 장치로서 예를 들면, 일본국 특개평 4-306930호 공보에 개시되는 클록이상 검출기는 제 16도에 표시되는 바와 같이, 2개의 다른 클록(CK1, CK2)을 비교해서 어느 한쪽의 클록이상을 검출하도록 구성되어 있다.
도 16에 표시된 종래의 클록이상 검출기의 구성에서, 이상검출의 대상이 되는 클록으로서 듀티비 또는 주파수가 서로 다른 클록 CK1및 CK2가 각각 분주기( 100)및 분주기(101)에 입력된다. 입력된 클록 CK1및 CK2는 분주기(100)및 분주기( 101)에서 각각 분주비 M1및 M2에서 분주된다. 분주기(100)에서 분주된 클록 CK1은 주파수 f4를 갖는 클록 CK4로서 분주기(100)에 출력된다. 또, 분주기(101)에서 분주된클록 CK2는, 주파수 f3를 갖는 클록 CK3로서 분주기(101)에서 출력되고, 또 그 클록 CK3는 타이밍 발생기(102)에 입력된다.
여기서, 분주비 M1및 M2는 2ㆍf4 f3의 관계를 충족시키는 임의의 자연수이다.
분주기(100)에서 출력된 클록 CK4는 카운터(103)및 카운터(104)에 입력데이터로서 각각 입력된다. 또, 타이밍 발생기(102)에 입력된 클록 CK3은 리세트 펄스 CK5로서 타이밍 발생기(102)에서 출력되어 출력된 리세트펄스 CK5는 또 카운터(103 )및 카운터(104)에 각각 리세트펄스로서 입력된다.
카운터(103)는 리세트펄스 CK5의 펄스간에서, 입력데이터인 클록 CK4의 펄스의 상승에지를 계수해서 펄스수 Sup을 출력한다. 또, 카운터(104)는 리세트펄스 CK5의 펄스간에서 입력데이터인 클록 CK4의 펄스의 하강에지를 계속해서 펄스수 Sdown을 출력한다.
카운터(103)및 (104)로부터 각각 출력되는 펄스수 Sup및 Sdown은 가산기( 105)에 입력된다. 가산기(105)에서는 펄스수 Sup와 Sdown을 가산하고 리세트펄스 CK5의 펄스간에서 클록 CK4의 상태변화의 회수 즉 펄스의 상승 및 하강의 회수인 가산치 N1를 출력한다.
가산기(105)로부터 출력된 가산치 N1은, 비교기(106)에 입력데이터 B로서 및 비교기(107)의 입력데이터 A로서 입력된다. 비교기(107)에는, 또 입력데이터 B로서 기준치 N2가 입력되고, 입력데이터 A와 입력데이터 B를 비교해서 A<B의 관계를 충족하는 지를 판정한다.
즉, 비교기(107)는, N1<N2를 판정하고, N1<N2의 관계가 충족되는 경우에는 비교기(107)에서 에러신호 E2를 출력한다.
여기서, 기준치 N2는 N2ㆍf3 2ㆍf4<(N2+1)ㆍf3를 만족시키는 임의의 자연수이다. 또 비교기(106)는, N2+1이 입력데이터 A로서 입력되고, 비교기(107)과 같이 입력데이터 A와 입력데이터 B를 비교해서 A<B의 관계를 충족하는 지를 판정한다. 즉, 비교기(106)는, N1N2+1을 판정하고, N1N2+1의 관계가 충족되는 경우는, 비교기(106)에서 에러신호 E1을 출력한다.
여기서 리세트펄스 CK5의 펄스간격은 클록 CK3의 주파수 f3에 의해 정해지므로, 카운터(103)및 (104)에 각각 입력되는 클록 CK4(주파수 f4)및 리세트펄스 CK5(주파수 f3)에서 N2ㆍf3 2ㆍf4<(N2+1)ㆍf3의 관계를 충족시키는 기준치 N2에 대해 N1 N2+1의 관계가 충족되는 경우는 CK4의 주파수 f4가 본래의 주파수 보다 높거나 또는 CK3의 주파수 f3가 본래의 주파수보다 낮은 경우에 상당하고 비교기(106)로부터 에러신호 E1이 출력된다.
또, 비교기(107)에서 N1<N2의 관계가 충족되는 경우는 CK4의 주파수 f4가 본래의 주파수보다 낮거나, 또는 CK3의 주파수 f3가 본래의 주파수보다 높은 경우에 상당하고 비교기(107)에서 에러신호 E2가 출력된다.
비교기(106)및 (107)에서 각각 출력되는 에러신호 E1및 E2는 타이밍 발생기(102)에서 출력되는 타이밍 펄스 TP와 함께 판정기(108)에 입력되고, 판정기(108)에서 클록 CK1, 또는 CK2의 이상을 표시하는 에러플래그 EF가 출력된다.
이상 설명한 바와 같이, 종래의 클록이상을 검출하는 검출장치에 의하면 검출대상이 되는 2개의 다른 클록을 각각 분주하고 2개의 카운터에 의해 분주후의 클록의 상승에지와 하강에지를 계속해서 그 계수결과를 가상기에 의해 가산하고 가산결과와 기준치를 비교기로 비교함으로써 클록의 이상을 검출한다는 것이 있다.
그러나, 종래의 클록이상 검출기에서는 상기한 바와 같은 카운터에 의해 곗치를 연산하는 가산기나 비교기, 리세트펄스 및 타이밍펄스를 발생시키는 타이밍 발생기가 필요해지고 검출기의 회로구성을 복잡하게 하고 있었다.
또, 특히, 상기한 일본국 특개평 4-306930호 공보에 개시된 클록이상 검출기는 이상검출의 대상이 되는 2개의 클록중, 이상을 표시하고 있는 클록을 특정할 수가 없고, 또 3개 이상의 클록에 대한 이상검출을 가능케한 회로구성은 아니었다.
따라서, 본 발명은 간단한 회로구성으로 클록의 이상을 특히 3개 이상의 서로 다른 클록에 대해 검출할 수 있는 클록이상 검출기 및 클록이상 검출장치를 제공하는 것을 목적으로 하고 있다.
본 발명은, 정보처리장치에서의 클록의 정지 및 이상발진을 검출하는 클록이상 검출기 및 클록이상 검출장치에 관한 것이다.
도 1은 본 발명에 관한 실시의 형태 1에서의 클록이상 검출기의 블록도.
도 2는 도 1의 클록비교기의 내부구성을 표시한 도면.
도 3은 본 발명에 관한 실시의 형태 1에서의 클록이상 검출기의 블록도.
도 4는 도 3의 클록비교기의 내부구성을 표시한 도면.
도 5는 도 3의 클록이상 검출기의 동작을 표시하는 타이밍 차트.
도 6은 도 3의 클록이상 검출기의 동작을 표시하는 타이밍 차트.
도 7은 도 3의 클록이상 검출기의 동작을 표시하는 타이밍 차트.
도 8은 도 3의 클록이상 검출기의 동작을 표시하는 타이밍 차트.
도 9는 도 3의 클록이상 검출기의 동작을 표시하는 타이밍 차트.
도 10은 도 3의 클록이상 검출기의 동작을 표시하는 타이밍 차트.
도 11은 도 3의 클록이상 검출기의 동작을 표시하는 타이밍 차트.
도 12는 도 3의 클록이상 검출기의 동작을 표시하는 타이밍 차트.
도 13은 도 3의 클록이상 검출기의 동작을 표시하는 타이밍 차트.
도 14는 본 발명에 관한 실시의 형태 2에서의 클록이상 검출장치의 블록도.
도 15는 도 14의 이상클록 판정회로의 내부구성도.
도 16은 종래에서의 클록이상 검출기의 블록도.
본 발명에 관한 클록이상 검출기는 제 1의 클록신호 및 제 2의 클록신호를 입력신호로 하고, 상기 제 1 및 제 2의 클록신호의 주파수의 이상을 검출하는 클록이상 검출기에서, 상기 제 1의 클록신호를 분주해서 제 1의 분주클록신호를 출력하는 제 1의 분주회로와, 상기 제 1의 클록신호를 분주해서 제 1의 리세트 신호를 출력하는 제 2의 분주회로와 상기 제 2의 클록신호를 분주해서 제 2의 분주클록신호를 출력하는 제 3의 분주회로와, 상기 제 2의 클록신호를 분주해서 제 2의 리세트 신호를 출력하는 제 4의 분주회로와, 상기 제 1의 분주클록신호 및 상기 제 2의 리세트신호를 입력하고, 상기 제 2의 리세트신호의 상태에 따라 상기 제 1의 분주클록신호의 펄스수를 계수하고 계수된 펄스수가 소정치를 초과한 경우에 클록이상상태를 표시하는 제 1의에러신호를 출력하는 제 1의 클록비교회로와 상기 제 2의 분주클록신호 및 상기 제 1의 리세트신호를 입력하고 상기 제 1의 리세트신호의 상태에 따라 상기 제 2의 분주클록신호의 펄스수를 계수해서, 계수된 펄스수가 소정치를 초과한 경우에 클록이상상태를 표시하는 제 2의 에러신호를 출력하는 제 2의 클록비교회로를 구비한 것을 특징으로 하고 있다.
본 발명에 의하면, 이상검출의 대상이 되는 2개의 클록에 대해, 정상적인 본래의 주파수보다도 높은 상태, 낮은 상태 및 정지한 상태의 검출을 종래의 클록이상 검출기와 비교해서 복잡한 회로를 필요로 하지 않고 분주회로 및 클록비교회로만으로 달성할수가 있다.
다음의 발명에 관한 클록이상 검출기는 상기 제 1및 제 2의 클록비교회로는 상기 제 1 또는 제 2의 리세트신호의 상태를 반전시키는 인버터 게이트와 상기 제 1 또는 제 2의 리세트신호의 상태를 반전시키는 인버터 게이트와 상기 제 1 또는 제 2의 분주클록신호를 클록입력으로 입력하고, 상기 제 1 또는 제 2의 리세트신호를 리세트입력으로 입력하고, 제 1의 출력신호를 출력하는 적어도 2단의 플립프롭으로 된 제 1의 시프트 레지스터와 상기 제 1 또는 제 2의 분주클록신호를 클록입력으로서 입력하고 상기 인버터 게이트에 의해 반전된 상기 제 1 또는 제 2의 리세트신호를 리세트입력으로서 입력하고, 제 2의 출력신호와의 논리화 연산을 하고 상기 제 1 또는 제 2의 에러신호를 출력하는 OR게이트를 구비한 것을 특징으로 하고 있다.
본 발명에 의하면 클록비교회로는 시프트 레지스터, 인버터 게이트 및 OR게이트만으로 구성하고 있고, 시프트 레지스터에서의 데이터의 시프트를 이용해서 클록의 이상판단을 하고 있으므로 특별한 비교연산회로를 사용하지 않고 간단한 구성으로 클록의 이상검출을 달성할수가 있다.
다음의 발명에 관한 클록이상 검출기는 상기 제 1 및 제 2의 시프트 레지스터는 제 1단째의 플립프롭의 데이터 입력을 "H" 레벨에 고정하고 있는 것을 특징으로 하고 있다.
본 발명에 의하면, 시프트 레지스터에 사용하는 데이터 입력을 "H" 레벨에 고정해서 데이터의 시프트를 이용한 클록의 이상판단을 하고 있으므로 시프트 레지스터에 필요한 특별한 데이터 신호를 필요로 하지 않고 간단한 구성을 클록의 이상검출을 달성할수가 있다.
다음의 발명에 관한 클록이상 검출기는 적어도 3개의 클록신호와, 상기 적어도 3개의 클록신호를 서로 비교할 수 있는 조합수의 청구항 1 내지 3의 어느 하나의 클록이상 검출기와, 상기 클록이상 검출기의 각각에서 출력되는 에러신호에 따라, 각 클록신호가 이상인 경우에 이상상태를 표시하는 클록판정신호를 상기 적어도 3개의 클록신호의 각각에 대응해서 출력하는 이상클록 판정회로를 구비하는 것을 특징으로 하고 있다.
본 발명에 의하면 이상검출의 대상이 되는 3개 이상의 클록에 대해 정상적인 본래의 주파수보다도 높은 상태, 낮은 상태 및 정지한 상태의 검출을 달성할 수가 있고 나아가서는 상기 3개 이상의 클록중에서 이상을 표시하는 클록을 특정할수가 있다.
아래에 본 발명에 관한 클록이상 검출기 및 클록이상 검출장치의 실=시의 형태를 도면에 따라 상세하게 설명한다.
또, 이 실시의 형태에 의해 이 발명이 한정되는 것은 아니다.
도 1은, 본 발명에 관한 실시의 형태 1에서의 클록이상 검출기의 블록도이다. 도 1에서 클록 CLK1 및 CLK2는 정보처리장치에서 사용되고, 특히 듀티비 또는 발진주파수가 다른 클록이다. 이들 클록 CLK1 및 CLK2가 본 발명에 관한 클록이상 검출기에서 이상검출의 대상이 되는 클록이다.
도 1에서 우선 클록 CLK1은 분주회로(11)및 (14)에 입력되고 클록 CLK2는 분주회로(12)및 (13)에 입력된다.
분주회로(11),(12),(13)및 (14)는 입력되는 클록에 대해 각각 분주비(N1), (N2),(N3)및 (N4)로 분주하는 분주회로이다.
분주회로(11)에 입력된 클록 CLK1은 분주비 N1에서 분주되고 클록 CLK1A로서 출력된다.
또, 분주회로(12)에 입력된 클록 CLK2는 분주비 N2에서 분주되고 클록 CLK2A로서 출력된다. 또, 분주회로(13)에 입력된 클록 CLK2는 분주비 N3에서 분주되고 클록 CLK2B로서 출력된다. 분주회로(14)에 입력된 클록 CLK1은, 분주비 N4에서 분주되고 클록 CLK1B로서 출력된다.
분주회로(11)에서 출력된 클록 CLK1A 및 분주회로(12)에서 출력된 클록 CLK2A는 클록비교기(클록 비교회로)(15)에서, 각각 CLK입력 및 RST입력으로 입력된다. 클록비교기(15)는 클록 CLK1A의 주파수가 어느 판정치보다 높아졌을때, 즉 CLK1이 본래의 주파수보다도 놓아졌을때 또는 클록 CLK2A의 주파수가 판정치보다 낮아진 경우, 즉 CLK2가 본래의 주파수보다 낮아졌을때 EPR출력을 엑티브로 하고 에러신호 ERR1을 출력한다.
또, 분주회로(13)에서 출력된 클록CLK2B 및 분주회로(14)에서 출력된 클록 CLK1B는 클록비교기(클록비교회로)(16)에서 각각 CLK입력 및 RST입력으로 입력된다. 클록비교기(16)는 클록 CLK2B의 주파수가 어느 판정치보다 높아졌을때, 즉 CLK2가 본래의 주파수보다 높아졌을때 또는 클록 CLK1B의 주파수가 어느 판정치보다 낮아졌을때 즉 CLK1이 본래의 주파수 보다 낮아진 경우에 ERR출력을 엑티브로 하고 에러신호 ERR2를 출력한다.
도 2는 도 1의 클록비교기(15)의 내부구성을 표시한 도면이다.
또, 도 1의 클록비교기(16)에서의 내부구성을 도 2에 표시되는 클록비교기( 15)의 내부구성과 같이 표시된다.
도 2에서 클록비교기(15)는 N단의 시프트 레지스터(21), M단의 시프트 레지스터(22), 인버터 게이트(23)및 OR게이트(24)로 구성된다. 우선, CLK입력으로 입력되는 신호(이 경우, 클록 CLK1A)는 시프트 레지스터(21)및 시프트 레지스터(22)에 클록입력으로서 입력된다. 또 RST입력으로 입력되는 신호(이 경우, 클록 CLK2A)는 시프트 레지스터(21)에 리세트 입력으로 입력되는 한편, 인버터 게이트(23)를 통해서 시프트 레지스터(22)에 리세트 입력으로서 입력된다.
시프트 레지스터(21)은 입력데이터로서 항상 "H" 레벨의 신호가 입력되어 있다. 즉, 1단째의 플립프롭 FA1의 D입력이 "H" 레벨로 되어 있다. N개의 각 플립프롭 FA1~FAN는 RST입력에 입력되는 신호에 대해 반전한 레벨의 신호를 리세트 입력으로 해서 R입력에 입력한다.
따라서, 플립프롭 FA1~FAN는 RST입력에 입력되는 신호가 "L" 레벨의 경우에 리세트되고 각 Q출력을 "L" 레벨에 설정한다.
즉, 플립프롭 FA1~FAN에서는 RST입력에 입력되는 신호가 "H" 레벨인 경우에 한해 입력데이터("H" 레벨)가 CLK입력에 의해 동기되어서 순차 플립프롭의 D 입력에 입력되고, 제 N단째의 플립프롭 FAN의 Q출력을 시프트 레지스터(21)의 출력신호 SE1으로 출력한다.
이 경우, RST입력에 입력되는 클록 CLK2A가 "H" 레벨을 유지하고 있는 기간에서 CLK입력에 입력되는 클록 CLK1A의 상승에지가 N회 발생해서 비로서 시프트 레지스터(21)의 출력신호 SE1이 "H" 레벨을 표시한다.
시프트 레지스터(22)는, N개의 플립프롭 FA1~FAN대신에 M개의 플립프롭 FB1~FBM를 사용하는 것을 제외하고 시프트 레지스터(21)과 같은 구성이다. 단, RST입력에 입력되는 신호의 레벨은 인버터 케이트(23)에서 반전되고 또 R입력에서 반전된다. 따라서 플립프롭 FB1~FBM은 RST입력에 입력되는 신호가 "H" 레벨인 경우에 리세트되고, 각 Q출력을 "L" 레벨에 설정한다.
즉, 플립프롭 FB1~FBM에서는 RST입력에 입력되는 신호가 "L" 레벨인 경우에 한해 입력데이터("H" 레벨)가 CLK입력에 의해 동기되어서 순차플립프롭의 D입력에 입력되고 제 M단째의 플립프롭 FBM의 Q출력을 시프트 레지스터(22)의 출력신호 SE2로서 출력한다.
이 경우, RST입력에 입력되는 클록 CLK2A가 "L"레벨을 유지하고 있는 기간에서 CLK입력에 입력되는 클록 CLK1A의 상승에지가 M회 발생해서 비로서, 시프트 레지스터(22)의 출력신호 SE2가 "H"레벨을 표시한다.
시프트 레지스터(21)및 (22)에서 각각 출력되는 출력신호 SE1및 SE2는 OR게이트(24)에 입력된다. OR게이트(24)에서는 출력신호 SE1및 SE2의 논리화 연산이 실시되고 에러신호 ERR를 출력한다.
여기서, 제 1도에 표시되는 분주회로의 분주비(N1),(N2),(N3),(N4)및 클록비교기(15)및 (16)의 내부에서의 시프트 레지스터의 단수 (N),(M)는, 각 클록비교기에서 정상적인 클록(CLK1, CLK2)에 대해 출력되는 클록비교기의 ERR 신호가 액티브, 즉 "H" 레벨이 되지 않도록 클록 CLK1 및 CLK2의 주파수, 듀티비, 주파수 정밀도 및 클록이상 검출정밀도를 고려해서 미리 자연수로 설정해 둘 필요가 있다.
예를 들면, 클록비교기(15)의 시프트 레지스터(21)에서는 정상적인 클록 CLK1A 및 CLK2A에 대해 클록 CLK2A가 "H" 레벨을 유지하고 있는 기간에서의 클록 CLK1A의 상승에지 수보다 작은 값이 되도록 단수 N를 설정한다.
또, 시프트 레지스터(21)및 (22)의 단수 N,M을 각각 1로 하면 이상검출의 대상이 되는 클록 CLK1 및 CLK2는 일반적으로 비동기이므로 그들 클록 CLK1 및 CLK2가 정상인 경우에도 각 클록비교기에서 출력되는 ERR신호가 액티브, 즉 "H" 레벨이 되는 경우가 생긴다. 따라서, 단수 N, M은 2이상의 값을 선택할 필요가 있다.
또, 클록비교기(15)및 (16)의 내부에 사용되는 시프트 레지스터의 단수 N, M은 클록비교기(15)및 (16)사이에서 같은 값일 필요는 없고 설계상 적의 변경이 가능하다.
따라서, 클록비교기(15)에 입력되는 클록 CLK1A 및 CLK2A에 대해, 클록비교기(15)에서 출력되는 에러신호 ERR1은 아래에 나타내는 2개의 조건을 만족할때에액티브 즉 "H"레벨을 표시하고 클록 CLK1 또는 CLK2가 이상인 것을 검출한다.
1. 클록 CLK2A의 "H" 레벨 유지기간에 클록 CLK1의 주파수가 정상적인 본래의 주파수보다도 높아졌기 때문에 클록 CLK1A의 상승에지가 N회 이상 발생하는 경우(시프트 레지스터(21)에서의 검출)또는 클록 CLK2A의 "L" 레벨 유지기간에 클록 CLK1의 주파수가 정상적인 본래의 주파수보다도 높아졌기 때문에 클록 CLK1A의 상승에지가 M회 이상 발생하는 경우(시프트 레지스터(22)에서의 검출)이다.
2. 클록 CLK2의 주파수가 정상인 본래의 주파수보다도 낮아졌기 때문에(클록 CLK2의 발진이 "H" 레벨 또는 "L" 레벨에서 정지한 경우를 포함한다). 본래 보다도 길게 되어버린 클록 CLK2A의 "H" 레벨 유지기간에 클록 CLK1A의 상승에지가 N회 이상 발생하는 경우(시프트 레지스터(21)에서의 검출), 또는 클록 CLK2의 주파수가 정상적인 본래의 주파수보다 낮아 졌으므로, 본래 보다도 길어진 클록 CLK2A가 "L"레벨을 유지하고 있는 기간에 클록 CLK1A의 상승에지가 M회 이상 발생하는 경우(시프트 레지스터(22)에서의 검출)이다.
또, 클록비교기(16)에 입력되는 클록 CLK2B 및 CLK1B에 대해 클록비교기(16)에서 출력되는 에러신호 ERR2는, 아래에 표시하는 2개의 조건을 충족시켰을때에 액티브, 즉 "H" 레벨을 표시하고 클록 CLK1 또는 CLK2가 이상인 것을 검출한다.
1. 클록 CLK1B의 "H" 레벨 유지기간에 클록 CLK2의 주파수가 정상적인 본래의 주파수보다도 높아졌기 때문에 클록 CLK2B의 상승에지가 N회 이상 발생하는 경우(시프트 레지스터(21)에서의 검출), 또는 클록 CLK1B의 "B"레벨 유지기간에 클록 CLK2의 주파수가 정상인 본래의 주파수보다도 높아졌기 때문에 클록 CLK2B의 상승에지가 M회 이상 발생하는 경우(시프트 레지스터(22)에서의 검출)이다.
2. 클록 CLK1의 주파수가 정상인 본래의 주파수보다도 낮아 졌으므로(클록 CLK1의 발진기 "H" 레벨 또는 "L" 레벨에서 정지한 경우를 포함), 본래 보다도 길어져 버린 클록 CLK1B의 "H" 레벨 유지기간에 클록 CLK2B의 상승에지가 N회 이상 발생하는 경우(시프트 레지스터(21)에서의 검출), 또는 클록 CLK1의 주파수가 정상적인 본래의 주파수 보다도 낮아졌으므로 본래 보다도 길어진 클록 CLK1B가 "L" 레벨을 유지하고 있는 기간에 클록 CLK2B의 상승에지가 M회 이상 발생하는 경우(시프트 레지스터(22)에서의 검출)이다.
예를 들면, 클록 CLK1이 10MHz(듀티비 50%), 클록 CLK2가 40MHz(듀티비 50%), 분주회로(11)에서의 분주비 N1이 1, 분주회로(12)에서의 분주비 N2가 4, 분주회로(13)에서의 분주비 N3가 4, 분주회로(14)에서의 분주비 N4가 1, 클록비교기( 15)및 (16)의 내부의 시프트 레지스터는 모두 2단(N=2, M=2)으로 한 경우를 생각한다. 또 클록 CLK1 및 클록 CLK2는 서로 비동기이고 이해를 간단히 하기 위해 시프트 레지스터에 사용되고 있는 플립프롭의 세트업 시간 및 홀드시간을 공히 Os로 한다.
도 3은 상기 조건에서의 클록이상 검출기의 블록도이다.
도 1과의 차이는 분주회로(11)및 분주회로(14)에서의 분주비를 모두 1로 하고 있으므로 분주회로(11)및 분주회로(14)의 기재를 생략하고, 클록비교기(클록비교회로)(31)의 CLK입력 및 클록비교기(클록비교회로)(32)의 RST입력에 클록 CLK1(10MHz)이 그대로 입력되어 있다.
또, 클록 CLK2(40MHz)는 분주회로(12)및 분주회로(13)에서 공히 분주비(4)에서 분주되고 각각 클록 CLK2A(10MHz, 듀티비 50%)및 CLK2B(10MHz, 듀티비 50%)로 해서 클록비교기(31)의 RST입력 및 클록비교기(32)의 CLK입력에 입력된다.
도 4는 상기 조건에서의 도 3의 클록비교기(31)의 내부구성을 표시한 도면이다. 또 도 3의 클록비교기(32)에서의 내부구성은, 도 3에 표시되는 클록비교기(31)의 내부구성과 동일하다. 도 2와의 차이는 단수 N, M를 공히 2로 한 시프트 레지스터(41)및 (42)를 사용하고 있는 것이다.
따라서, 도 4에 표시되는 클록비교기에서는 RST입력에 입력된 신호가 "H" 레벨 또는 "L" 레벨을 유지하는 각각의 기간에 CLK입력에 입력된 클록의 상승에지가 2회이상 계수되었을때, 에러신호 EPR가 "H" 레벨로 설정된다.
다음에 도 3에 표시된 클록이 이상검출기의 동작을 설명한다. 도 5~도 13은, 클록 CLK1, CLK2, CLK2A, CLK2B, 에러신호 ERR1 및 ERR2의 타이및 차트이다.
우선, 도 5는 이상검출의 대상이 되는 클록 CLK1 및 CLK2가 공히 정상인 경우의 타이밍 차트이다. 도 5에서 클록 CLK2A가 "H" 레벨을 유지하고 있는 기간에 클록 CLK1의 상승이 2회 이상 계수되는 일은 없다(클록비교기(31)의 시프트 레지스터(41)에서 검출). 또, 클록 CLK2A가 "L" 레벨을 유지하고 있는 기간에 클록 CLK1의 상승에지가 2회 이상 계수되는 일은 없다(클록비교기 31의 시프트 레지스터 42에서의 검출).
또, 클록 CLK1이 "H" 레벨을 유지하고 있는 기간에 클록 CLK2B의 상승에지가 2회 이상 계수되는 일은 없고(클록비교기(32)의 시프트 레지스터(41)에서의 검출),클록 CLK1이 "L" 레벨을 유지하고 있는 기간에 클록 CLK2B의 상승에지가 2회 이상 계수되는 일도 없다(클록비교기(32)의 시프트 레지스터(42)에서의 검출).
따라서 클록비교기(31)및 (32)의 내부의 시프트 레지스터(41), (42)에서 각각 출력되는 출력신호 SE1및 SE2는 공히 "L" 레벨을 표시하고, 이로 인해 에러신호 ERR1 및 ERR2도 함께 OR게이트(44)를 통해서 "L" 레벨을 표시하므로 클록 CLK1 및 CLK2가 이상이라고 판정되지 않는다.
도 6은 클록 CLK2가 정상적인 본래의 주파수 보다도 높은 주파수를 갖고 있는 경우의 타이밍 차트이다. 도 6에서 클록 CLK2A가 "H" 레벨을 유지하고 있는 기간에 클록 CLK1의 상승에지가 2회 이상 계수되는 일은 없고(클록비교기(31)의 시프트 레지스터(41)에서의 검출), 클록 CLK2A가 "L" 레벨을 유지하고 있는 기간에 클록 CLK1의 상승에지가 2회 이상 계수되는 일도 없다(클록비교기(31)의 레지스터( 42)에서의 검출).
그러나 클록 CLK1이 "H" 레벨을 유지하고 있는 기간에 2회 이상의 클록 클록2B의 상승에지가 계수되고(클록비교기(32)의 시프트 레지스터(41)에서의 검출), 클록 CLK1이 "L" 레벨을 유지하고 있는 기간에도 2회 이상의 클록 CLK2B의 상승에지가 계수된다(클록비교기 32의 시프트 레지스터(42)에서의 검출).
따라서, 클록비교기(31)의 내부의 시프트 레지스터(41)및 (42)에서 각각 출력되는 출력신호 SE1및 SE2는 공히 "L" 레벨을 표시하고 OK게이트(44)를 통해서 에러신호 ERR1에 "L" 레벨이 표시되나, 클록비교기(32)의 내부의 시프트 레지스터(4 1)및 (42)에서 각각 출력되는 출력신호 SE1및 SE2는 모두 "H" 레벨을 표시하고 OK게이트(44)를 통해서 에러신호 ERR2는 "H" 레벨을 표시하게 된다.
즉, 클록 CLK2가 이상이라고 판정된다. 에러신호 ERR2에서의 "H" 레벨의 상태는 도 6의 에러신호 ERR2의 타이밍 차트에 표시하는 바와 같이 클록 CLK1의 레벨이 변화할때까지 즉, 다음의 하강 에지 또는 상승 에지가 발생할때까지 유지된다. 또 이 "H" 레벨을 표시하는 에러신호 ERR2의 펄스는 클록 CLK2가 정상적인 상태로 되돌아 올때까지 반복발생한다.
도 7은, 클록 CLK2가 정상적인 본래의 주파수보다도 낮은 주파수를 갖고 있는 경우의 타이밍 차트이다. 도 7에서, 클록 CLK1이 "H" 레벨을 유지하고 있는 기간에 클록 CLK2B의 상승에지가 2회 이상 계수되는 일은 없고(클록비교기(32)의 시프트 레지스터(41)에서의 검출), 클록 CLK1이 "L" 레벨을 유지하고 있는 기간에 클록 CLK2B의 상승에지가 2회 이상 계수되는 일도 없다(클록비교기(32)의 시프트 레지스터(42)에서의 검출).
그러나, 클록 CLK2A가 "H" 레벨을 유지하고 있는 기간에 2회 이상의 클록 CLK1의 상승에지가 계수되고(클록비교기(31)의 시프트 레지스터(41)에서의 검출), 클록 CLK2A가 "L" 레벨을 유지하고 있는 기간에도 2회 이상의 클록 CLK1의 상승에지가 계수된다(클록비교기(31)의 시프트 레지스터(42)에서의 검출).
따라서, 클록비교기(32)의 내부의 시프트 레지스터(41)및 (42)로부터 각각 출력되는 출력신호 SE1및 SE2는 공히 "L" 레벨을 표시하고 OR게이트(44)를 통해서 에러신호 ERR2에 "L" 레벨이 표시되나, 클록비교기(31)의 내부의 시프트 레지스터(41)및 (42)에서 각각 출력되는 출력신호 SE1및 SE2는 공히 "H" 레벨을 표시하고, OR게이트(44)를 통해서 에러신호 ERR1은 "H" 레벨을 표시하게 된다. 즉 클록 CLK2가 이상이라고 판정된다. 에러신호 ERR1에서의 "H" 레벨의 상태는 도 7의 에러신호 ERR1의 타이밍 차트에 표시하는 바와 같이, 클록 CLK2A의 레벨이 변화할때까지 즉, 다음의 하강에지 또는 상승에지가 에지가 발생할때까지 유지된다. 또, 이 "H" 레벨을 표시하는 에러신호 ERR2의 펄스는, 클록 CLK2가 정상적인 상태로 돌아올때까지 반복 발생한다.
도 8은 클록 CLK1이 정상적인 본래의 주파수보다도 높은 주파수를 갖고 있는 경우의 타이밍 차트이다. 이 경우는, 도 7에 표시한 클록 CLK2가 정상적인 본래의 주파부보다도 낮은 주파수를 갖고 있는 경우와 같이 생각할 수가 있다.
따라서, 에러신호 ERR2는 "L" 레벨을 표시하나, 에러신호 ERR1은 "H" 레벨을 표시하게 된다. 즉, 클록 CLK1이 이상이라고 판정된다. 에러신호 ERR1에서의 "H" 레벨의 상태는 제 8도의 에러신호 ERR1의 타이밍 차트에 표시한 바와 같이 클록 CLK2A의 레벨이 변화할때까지 즉, 다음의 하강에지 또는 상승에지가 발생할때까지 유지된다. 또, 이 "H" 레벨을 표시하는 에러신호 ERR2의 펄스는, 클록 CLK1이 정상적인 상태로 돌아올때까지 발생한다.
도 9는 클록 CLK1이 정상적인 본래의 주파수보다도 낮은 주파수를 갖고 있는 경우의 타이밍 차트이다. 이 경우는 도 6에 표시한 클록 CLK2가 정상적인 본래의 주파수보다도 높은 주파수를 갖고 있는 경우와 같게 생각할 수가 있다.
따라서, 에러신호 ERR1은 레벨을 표시하나, 에러신호 ERR2는 "H"레벨을 표시하게 된다. 즉, 클록 CLK1이 이상이라고 판정된다. 에러신호 ERR2에서의 "H" 레벨의 상태는 도 9의 에러신호 ERR2의 타이밍 차트에 표시한 바와 같이, 클록 CLK1의 레벨이 변화할때까지, 즉 다음의 하강에지 또는 상승에지가 발생할때까지 즉, 다음의 하강에지 또는 상승에지가 발생할때까지 유지된다. 또, 이 "H" 레벨을 표시하는 에러신호 ERR2의 펄스는 클록 CLK1이 정상적인 상태로 돌아올때까지 반복 발생한다.
도 10은, 클록 CLK1이 "H" 레벨의 상태에서 정지한 경우의 타이밍 차트이고, 도 11은 클록 CLK1이 "L" 레벨의 상태에서 정지한 경우의 타이밍 차트이다. 이들 경우는 모두 도 6에 표시한 클록 CLK2가 정상적인 본래의 주파수보다 높은 주파수를 갖고 있는 경우와 같이 생각할수가 있다.
따라서, 에러신호 ERR1은 "L" 레벨을 표시하나, 에러신호 ERR2는 "H" 레벨을 표시하게 된다. 즉, 클록 CLK1이 이상이라고 판정된다. 이 "H" 레벨을 표시하는 에러신호 ERR2는 클록 CLK1이 정상적인 상태로 돌아올때까지 "H" 레벨을 유지하고 있다.
도 12는 클록 CLK2가 "H" 레벨의 상태에서 정지하였을때의 타이밍 차트이고, 도 13은 클록 CLK2가 "L" 레벨의 상태에서 정지하였을때의 타이밍 차트이다. 이들 경우는 공히, 도 7에 표시한 클록 CLK2가 정상적인 본래의 주파수보다 낮은 주파수를 갖고 있는 경우와 같이 생각할수가 있다.
따라서, 에러신호 ERR2는 "L" 레벨을 표시하나, 에러신호 ERR1은 "H" 레벨을 표시하게 된다. 즉, 클록 CLK2가 이상이라고 판정된다. 이 "H" 레벨을 표시하는 에러신호 ERR1은 클록 CLK2가 정상적인 상태가 될때까지 "H" 레벨을 계속 유지한다.
이상에 설명한 실시의 형태 1에 관한 클록이상 검출기에의 하면, 이상검출의 대상이 되는 2개의 클록에 대해 정상적인 본래의 주파수보다 높은 상태, 낮은 상태 및 정지한 상태의 검출을 종래의 클록이상 검출기와 비교해서 복잡한 회로를 필요로 하지 않고 시프트 레지스터와 논리게이트를 포함한 클록비교기 및 분극회로만으로 달성할수가 있다.
또, 실시의 형태 1에서의 클록비교기는 클록의 "H" 레벨 또는 "L" 레벨의 각각의 유지기간에 따라 클록이상을 검출하고 있으므로 정상적인 본래의 듀티비를 갖지 않는 클록에 대해서도 이상한 클록으로 판정 가능하다.
도 14는 본 발명에 관한 실시의 형태 2에서의 클록이상 검출장치의 블록도이다. 도 14에 표시되는 실시의 형태 2에 관한 클록이상 검출장치는 전술한 실시의형태 1에 관한 클록이상 검출기를 적어도 3개 이상 사용해서 3개 이상의 클록에 대해 어느 클록이 이상인가를 정확하게 판정하는 것이다. 여기서 전술한 실시의 형태 1에 관한 클록이상 검출기를 클록이상 검출부라 칭한다.
도 14는, 특히 m개의 클록에 대해 이상검출을 하는 경우의 클록이상 검출장치를 표시하고 있다. 우선, 클록 CLK1 및 CLK2가 클록이상 검출부(301)에 입력된다. 클록이상 검출부(301)에 입력된 클록 CLK1 및 CLK2는, 실시의 형태 1에서 설명한 바와 같이 이상검출이 실시되고 클록이상 검출부(301)로부터 에러신호 ERR0 및 ERR1이 출력된다.
마찬가지로, 클록 CLK1 및 CLK3가 클록이상 검출부(302)에 입력되고 또, 클록 CLK2 및 CLK3가 클록이상 검출부(303)에 입력되어서 클록이상 검출부(302)및(303)에서 각각 에러신호 ERR2, ERR3 및 에러신호 ERR4, ERR5가 출력된다. 따라서 이상의 3개의 클록 CLK1, CLK2및 CLK3에 대해 상호 비교되는 모든 조합인(CLK1, CLK2), (CLK1, CLK3), (CLK2, CLK3)의 각각에서 2개씩의 에러신호가 얻어진다.
여기서 네번째의 클록 CLK4(도시않음)를 이상검출의 대상으로 가하는 경우는, 상기한 3가지의 조합에 더해 다시 클록 CLK4자신과, 클록 CLK1~CLK3의 각각에 대해 합계 6개의 클록이상 검출부를 준비할 필요가 있다. 따라서, m개의 클록에 대해 상호 비교되는 모든 조합을 고려하면 m!/2ㆍ(m-2)!개의 클록이상 검출부가 필요하게 된다.
m번재 이 클록(CLKm)에 해서는, (m-1)개의 클록 CLK1~CLK(m-1)과 각각 비교할 필요가 있으나, 도 14에서는 그 중의 제 i번째의 클록 CLKi 및 제 j번째의 클록 CLKj와 클록 CLKm와의 이상검출을 각각 실시하는 클록이상 검출부(304)및 (305)만을 표시하고 있다. 여기서 단, m는 3이상의 자연수 i, j는 {ij 또 1i<m 또 1j<m}를 만족시키는 자연수이다.
따라서, 도 14에서 클록이상 검출부(304)에 입력된 클록 CLKm및 CLKi는 클록이상 검출부(304)로부터 에러신호 ERR(n-3)및 ERR(n-2)가 출력되고, 클록이상 검출부(305)에 입력된 클록 CLKm 및 CLKj는 클록이상 검출부(305)로부터 에러신호 ERR(n-1)및 ERR(n)가 출력된다. 여기서, n는 2ㆍ(2m-3)이상의 자연수이다.
각 클록이상 검출부에서 출력된 에러신호 ERR0~ERR(n)는 이상클록 판정회로(306)에 입력된다. 이상클록 판정회로(306)에서는 입력된 에러신호 ERR0~ERR(n)에 따라, 어느 클록이 이상인가를 판정한다. 또, 에러신호 ERR0~ERR(n)를 송신하는 신호선을 간략해서 하나의 신호선으로서 이상클록 판정회로(306)에 접속되어 있으나 실제는 에러신호 ERR0~ERR(n)마다의 신호선이 이상클록 판정회로( 306)에 접속된다.
도 15는 이상클록 판정회로(306)의 내부구성을 표시한 도면이다. 도 15에서 에러신호 ERR0는 실시의 형태 1에서 설명한 바와 같이 클록 CLKi이 정상적인 본래의 주파수보다도 높은 주파수인가 또는 클록 CLK2가 정상적인 본래의 주파수보다도 낮은 주파수인것을 표시하는 신호이다. 이하 마찬가지로 에러신호 ERR1은 클록 CLK2가 정상적인 본래의 주파수보다도 높은 주파수이나, 클록 CLK1이 정상적인 본래의 주파수보다도 낮은 주파수인 것을 표시하는 신호이고, 에러신호 ERR2는, 클록 CLK3가 정상적인 본래의 주파수보다도 높은 주파수인가, 클록 CLK1이 정상인 본래의 주파수보다 낮으므로 주파수인 것을 표시하는 신호이다.
또, 에러신호 ERR3는 클록 CLK1이 정상적인 본래의 주파수보다도 높은 주파수인가 클록 CLK3가 정상적인 본래의 주파수보다도 낮은 주파수인 것을 표시하는 신호이고, 에러신호 ERR4는 클록 CLK2가 정상적인 본래의 주파수보다 높은 주파수인가 클록 CLK3가 정상적인 본래의 주파수보다 낮은 주파수인 것을 표시하는 신호이다.
또, 에러신호 ERR5는, 클록 CLK(3)가 정상적인 본래의 주파수보다도 높은 주파수인가, 클록 CLK2가 정상적인 본래의 주파수보다 낮은 주파수인 것을 표시하는 신호이고 에러신호 ERR(n-3)은, 클록 CLKm가 정상적인 본래의 주파수보다도 높은 주파수인가, 클록 CLKi가 정상적인 본래의 주파수보다도 낮은 주파수인 것을 표시하는 신호이다.
또, 에러신호 ERR(n-2)는 클록 CLKi가 정상적인 본래의 주파수보다도 높은 주파수인가, 클록 CLKm가 정상적인 본래의 주파수보다도 낮은 주파수인 것을 표시하는 신호이고, 에러신호 ERR(n-1)은 클록 CLKj가 정상적인 본래의 주파수보다 높은 주파수인가, 클록 CLKm가 본래의 주파수보다 낮은 주파수인 것으로 표시하는 신호이다. 에러신호 ERR(n)는 클록 CLKm가 정상적인 본래의 주파수보다 높은 주파수인가, 클록 CLKj가 정상적인 본래의 주파수보다 낮은 주파수인 것을 표시하는 신호이다.
우선, AND게이트(401)에서 에러신호 ERR0및 ERR3가 입력되어서 논리적이 실시되고, 게이트신호 CLK1UP이 출력된다. 게이트신호 CLK1UP은 클록 CLK1이 정상적인 본래의 주파수보다도 높은 주파수인가를 표시하는 신호이다. 즉, 에러신호 ERR0 및 ERR3는 공히 클록 CLK1이 정상적인 본래의 주파수보다 높은 경우에 "H" 레벨을 표시하므로 게이트신호 CLK1UP이 "H" 레벨을 표시하는 경우는, 클록 CLK1이 정상적인 본래의 주파수보다도 높은 주파수인 것을 표시한다.
또, AND게이트(402)에서 에러신호 ERR1및 ERR2가 입력되어 논리적이 실시되고 게이트신호 CLK1 DOWN이 출력된다. 게이트 신호 CLK1DOWN은, 클록 CLK1이 정상적인 본래의 주파수보다도 낮은 주파수인가를 표시하는 신호이다. 즉 에러신호 ERR1및 ERR2는 공히 클록 CLK1이 정상적인 본래의 주파수보다도 낮은 경우에 "H" 레벨을 표시하므로 게이트 신호 CLK1 DOWN이 "H" 레벨을 표시하는 경우는, 클록 CLK1이 정상적인 본래의 주파수보다 낮은 주파수인 것을 표시한다.
AND게이트(403)에서는 에러신호 ERR1 및 ERR4가 입력되어서 논리적이 실시되고 게이트신호 CLK2UP이 출력된다.
게이트 신호 CLK2UP는 클록 CLK2가 정상적인 본래의 주파수보다 높은 주파수인가를 표시하는 신호이다. 즉, 에러신호 ERR1 및 ERR4는 모두 클록 CLK2가 정상적인 본래의 주파수보다 높은 경우에 "H" 레벨을 표시하므로 게이트신호 CLK2UP이 "H" 레벨을 표시하는 경우는 클록 CLK2가 정상적인 본래의 주파수보다도 높은 주파수인 것을 표시한다.
또, AND게이트(404)에서는 에러신호 ERR0 및 ERR5가 입력되어서 논리적이 실시되고 게이트 신호 CLK2DOWN이 출력된다. 게이트신호 CLK2DOWN은, 클록 CLK2가 정상적인 본래의 주파수보다 낮은 주파수인가를 표시하는 신호이다. 즉, 에러신호 ERR0 및 ERR5는 모두 클록 CLK2가 정상적인 본래의 주파수보다 낮은 경우에 "H" 레벨을 표시하므로, 게이트신호 CLK2DOWN이 "H" 레벨을 표시하는 경우는, 클록 CLK2가 정상적인 본래의 주파수보다 낮은 주파수인 것을 표시한다.
AND 게이트(405)에서는 에러신호 ERR2 및 ERR5가 입력되어서 논리적이 실시되고, 게이트 신호 CLK3UP이 출력된다. 게이트 신호 CLK3UP은, 클록 CLK3가 정상적인 본래의 주파수보다도 높은 주파수인가를 표시하는 신호이다. 즉, 에러신호 ERR2 및 ERR5는 모두 클록 CLK3가 정상적인 본래의 주파수보다 높은 경우에 "H" 레벨을 표시하므로 게이트신호 CLK3UP이 "H" 레벨을 표시하는 경우는 클록 CLK3가 정상적인 본래의 주파수보다 높은 주파수인 것을 알 수 있다.
또, AND게이트(406)에서는, 에러신호 ERR3및 ERR4가 입력되어서 논리적이 실시되고 게이트신호 CLK3DOWN이 출력된다. 게이트신호 CLK3DOWN은, 클록 CLK3가 정상적인 본래의 주파수보다 낮은 주파수인가를 표시하는 신호이다. 즉, 에러신호 ERR3 및 ERR4는 공히 클록 CLK3가 정상적인 본래의 주파수보다 낮은 경우에 "H" 레벨을 표시하므로 게이트 신호 CLK3DOWN이 "H" 레벨을 표시하는 경우는, 클록 CLK3이 정상적인 본래의 주파수보다 낮은 주파수인것을 표시한다.
AND게이트(407)에서는 에러신호 ERR(n-3)및 ERR(n)가 입력되어서 논리적이 실시되고 게이트 신호 CLKmUP이 출력된다. 게이트 신호 CLKmUP은, 클록 CLKm가 정상적인 본래의 주파수보다도 높은 주파수인가를 표시한 신호이다. 즉, 에러신호 ERR(n-3)및 ERR(n)는 공히 클록 CLKm가 정상적인 본래의 주파수보다 높은 경우에 "H" 레벨을 표시하므로 게이트 신호 CLKmUP이 "H" 레벨을 표시하는 경우는, 클록 CLK3m의 정상적인 본래의 주파수보다 놓은 주파수인 것을 표시한다.
또, AND게이트(408)에서는 에러신호 ERR(n-2)및 ERR(n-1)이 입력되어서, 논리적으로 실시되고, 게이트 신호 CLKmDOWN이 출력된다. 게이트 신호 CLKmDOWN은 클록 CLKm가 정상적인 본래의 주파수보다 낮은 주파수인가를 표시하는 신호이다. 즉 에러신호 ERR(n-2)및 EPR(n-1)은 공히 클록 CLKm가 정상적인 본래의 주파수보다도 낮은 경우에 "H" 레벨을 표시하므로 게이트신호 CLKmDOWN이 "H" 레벨을 표시하는 경우는 클록 CLKm이 정상적인 본래의 주파수보다도 낮은 주파수일 것을 표시한다.
계속해서, OR게이트(409)에서 게이트신호 CLK1 및 CLK1DOWN이 입력되어서 논리화가 실시되고, 클록 판정신호 CLKERR1은 클록 CLK1이 이상인가를 표시하는 신호이다. 즉, 게이트 신호 CLK1UP 및 CLK1DOWN의 어느쪽인가가 "H" 레벨을 표시하는경우에 클록판정신호 CLK ERR1은 "H" 레벨을 표시하고 클록 CLK1이 이상인 것을 표시한다.
OR게이트(411)에서 게이트신호 CLK3UP 및 CLK3DOWN이 입력되어서 논리화가 실시되고 클록판정신호 CLKERR3가 출력된다. 클록판정신호 CLKERR3는 클록 CLK3가 이상인가를 표시하는 신호이다. 즉, 게이트신호 CLK3UP및 CLK3DOWN의 어느쪽이 "H" 레벨을 표시하는 경우에 클록판정신호 CLKERR3는 "H" 레벨을 표시하고, 클록 CLK3가 이상인 것을 표시한다.
또, OR게이트(412)에서는 게이트신호 CLKmUP 및 CLKmDOWN이 입력되어서 논리화가 실시되고 클록판정신호 CLKERRm가 출력된다. 클록판정신호 CLKERRm는 클록 CLKm가 이상인 것을 나타내는 신호이다. 즉, 게이트신호 CLKmUP 및 CLKmDOWN의 어느 한쪽이 "H" 레벨을 표시하는 경우에, 클록판정신호 CLKERRm는 "H" 레벨을 표시하고 클록 CLKm가 이상인 것을 표시한다.
이상과 같이, 이상클록 판정회로(306)은 클록검출부에서 출력된 에러신호 ERRO~ERR(n)에 따라, 각 클록 CLK1~CLKm마다의 이상을 표시하는 클록판정신호 CLKERR1~CLKERRm을 출력하고, 출력된 클록판정신호 CLKERR1~CLKERRm의 레벨을 조사함으로써 이상한 클록을 특정할수가 있다.
따라서, 실시의 형태 2에 관한 클록이상 검출장치에 의하면 이상검출의 대상이 되는 3개 이상의 클록에 대해 정상적인 본래의 주파수보다 높은 상태, 낮은 상태 및 정지한 상태의 검출을 달성할 수가 있고, 또, 상기 3개 이상의 클록중에서 이상을 표시하는 클록을 특정할수가 있다.
또, 실시의 형태 2에서의 클록비교기는 실시의 형태 1의 클록비교기와 같이, 클록의 "H" 레벨 또는 "L" 레벨의 각각의 유지기간에 따라 클록이상을 검출하고 있으므로 정상적인 듀티비를 갖지 않은 클록에 대해서도, 이상한 클록으로 판정가능하게 된다.
이상 설명한 바와 같이, 본 발명에 관한 클록이상 검출기에 의하면 이상검출의 대상이 되는 2개의 클록에 대해, 정상적인 본래의 주파수보다도 높은 상태, 낮은 상태 및 정지한 상태의 검출을 종래의 클록이상 검출기와 비교해서 복잡한 회로를 필요로 하지 않고 분산회로 및 클록비교기만으로 달성할수가 있다.
다음의 발명에 관한 클록이상 검출기에 의하면 클록비교기는 시프트 레지스터, 인버터 게이트 및 OR게이트만으로 구성하고 있고 시프트 레지스터에서의 데이터의 시프트를 이용해서 클록의 이상판단을 하고 있으므로, 특별한 비교연산회로를 사용하지 않고 간단한 구성으로 클록의 이상검출을 달성할 수가 있다.
다음의 발명에 관한 록크이상 검출기에 의하면, 시프트 레지스터에 사용되는 데이터 입력을 "H" 레벨로 고정해서 데이터의 시프트를 이용한 클록의 이상판단을 하고 있으므로 시프트 레지스터에 필요한 특별한 데이터 신호를 필요로 하지 않고 간단한 구성으로 클록의 이상검출을 달성할수가 있다.
다음의 발명에 관한 클록이상 검출장치에 의하면, 시프트 레지스터에 사용되는 데이터 입력을 "H" 레벨로 고정해서 데이터의 시프트를 이용한 클록의 이상판단을 하고 있으므로 시프트 레지스터에 필요한 특별한 데이터 신호를 필요로 하지 않고 간단한 구성으로 클록의 이상검출을 달성할수가 있다.
다음의 발명에 관한 클록이상 검출장치에 의하면 이상검출의 대상이 되는 3개 이상의 클록에 대해 정상적인 본래의 주파수보다 높은 상태, 낮은 상태 및 정지한 상태의 검출을 달성할 수 있고 나아가서는 상기 3개 이상의 클록중에서 이상을 표시하는 클록을 달성할 수가 있다.
이상과 같이 본 발명에 관한 클록이상 검출기 및 클록이상 검출장치는 각종의 정보처리장치에서, 클록의 정지 및 이상발진을 검출하는데 적합하다.

Claims (2)

  1. 제 1의 클록신호 및 제 2의 클록신호를 입력신호로 하고, 상기 제 1 및 제 2의 클록신호의 주파수의 이상을 검출하는 클록이상 검출기에서,
    상기 제 1의 클록신호를 분주해서 제 1의 분주클록신호를 출력하는 제 1의 분주회로와, 상기 제 1의 클록신호를 분주해서 제 1의 리세트신호를 출력하는 제 2의 분주회로와, 상기 제 2의 클록신호를 분주해서 제 2의 분주클록 신호를 출력하는 제 3의 분주회로와, 상기 제 2의 클록신호를 분주해서 제 2의 리세트 신호를 출력하는 제 4의 분주회로와, 상기 제 1의 분주클록신호 및 상기 제 2의 리세트 신호를 입력하고, 상기 제 2의 리세트신호의 상태에 따라 상기 제 1의 분주클록신호의 펄스수를 계수하고, 계수된 펄스수 가 소정치를 초과했을때에 클록이상상태를 표시하는 제 1의 에러신호를 출력하는 제 1의 클록비교회로와, 상기 제 2의 분주클록신호 및 상기 제 1의 리세트신호를 입력하고 상기 제 1의 리세트신호의 상태에 따라 상기 제 2의 분주클록신호의 펄스 수를 계수하고, 계수된 펄스 수가 소정치를 초과한 경우에 클록이상상태를 표시하는 제 2의 에러신호를 출력하는 제 2의 클록비교회로를 구비하고,
    상기 제 1및 제 2의 클록비교회로는,
    상기 제 1및 제 2의 리세트 신호의 상태를 반전시키는 인버터 게이트와, 상기 제 1 또는 제 2의 분주클록신호를 클록입력으로 입력하고, 상기 제 1 또는 제 2의 리세트 신호를 리세트 입력으로서 입력하고, 제 1의 출력신호를 출력하는 적어도 2단의 플립프롭으로 된 제 1의 시프트 레지스터와, 상기 제 1 또는 제 2의 분주클록신호를 클록입력으로서 입력하고, 상기 인버터 게이트에 의해 반전된 상기 제 1 또는 제 2의 리세트 신호를 리세트 입력으로서 입력하고, 제 2의 출력신호를 출력하는 제 2의 시프트 레지스터와, 상기 제 1의 출력신호와 상기 제 2의 출력신호와의 논리합 연산을 하고, 상기 제 1 또는 제 2의 에러신호를 출력하는 OR게이트를 구비하는 것을 특징으로 하는 클록이상 검출기.
  2. 제 1의 클록신호 및 제 2의 클록신호를 입력신호로 하고, 상기 제 1및 제 2의 클록신호의 주파수의 이상을 검출하는 클록이상 검출기에서,
    상기 제 1의 클록신호를 분주해서 제 1의 분주클록신호를 출력하는 제 1의 분주회로와,
    상기 제 1의 클록신호를 분주해서 제 1의 리세트신호를 출력하는 제 2의 분주회로와,
    상기 제 2의 클록신호를 분주해서 제 2의 분주클록신호를 출력하는 제 3의 분주회로와,
    상기 제 2의 클록신호를 분주해서 제 2의 리세트 신호를 출력하는 제 4의 분주회로와,
    상기 제 1의 분주클록신호 및 상기 제 2의 리세트 신호를 입력하고, 상기 제 2의 리세트 신호의 상태에 따라 상기 제 1의 분주클록신호의 펄스 수를 계수하고,계수된 펄스 수가 소정치를 초과했을때의 클록이상상태를 표시하는 제 1의 에러신호를 출력하는 제 1의 클록비교회로와, 상기 제 2의 분주클록신호 및 상기 제 1의 리세트 신호를 입력하고, 상기 제 1의 리세트 신호의 상태에 따라 상기 제 2의 분주클록신호의 펄스 수를 계수하고 계수된 펄스수가 소정치를 초과했을때의 클록이상상태를 표시하는 제 2의 에러신호를 출력하는 제 2의 클록비교회로를 구비하고,
    상기 제 1및 제 2의 클록비교회로는,
    상기 제 1 또는 제 2의 리세트 신호의 상태를 반전시키는 인버터 게이트와, 상기 제 1 또는 제 2의 분주클록신호를 클록입력으로 입력하고 상기 제 1 또는 제 2의 리세트 신호를 리세트 입력으로 입력하고 제 1의 출력신호를 출력하는 적어도 2단의 플립프롭으로 된 제 1의 시프트 레지스터와, 상기 제 1 또는 제 2의 분주클록신호를 클록입력으로 입력하고 상기 인버터 게이트에 의해 반전된 상기 제 1 또는 제 2의 리세트 신호를 리세트입력으로 입력하고,
    제 2의 출력신호를 출력하는 제 2의 시프트 레지스터와, 상기 제 1의 출력신호와 상기 제 2의 출력신호와의 논리화 연산을 하고 상기 제 1 또는 제 2의 에러신호를 출력하는 OR게이트를 구비하고,
    적어도 3개의 클록신호와,
    상기 적어도 3개의 클록신호를 상호 비교할 수 있는 조합의 수의 클록이상 검출기와,
    상기 클록이상 검출기의 각각에서 출력되는 에러신호에 따라, 각 클록신호가 이상일때는 클록이상 상태를 표시하는 클록판정신호를 상기 적어도 3개의 클록신호의각각에 대응해서 출력하는 이상클록 판정회로를 구비하는 것을 특징으로 하는 클록이상 검출장치.
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Families Citing this family (20)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP3489560B2 (ja) * 2000-11-10 2004-01-19 日本電気株式会社 クロック断検出回路
US6563346B2 (en) * 2000-12-13 2003-05-13 International Business Machines Corporation Phase independent frequency comparator
EP1333579B1 (de) * 2002-01-30 2013-03-13 Infineon Technologies AG Einrichtung zur Erkennung eines Taktsignalausfalls
US6593801B1 (en) 2002-06-07 2003-07-15 Pericom Semiconductor Corp. Power down mode signaled by differential transmitter's high-Z state detected by receiver sensing same voltage on differential lines
JP3838972B2 (ja) * 2002-12-25 2006-10-25 Ｎｅｃエレクトロニクス株式会社 周波数検出回路及びデータ処理装置
US7107393B1 (en) * 2003-03-28 2006-09-12 Xilinx, Inc. Systems and method for transferring data asynchronously between clock domains
US7310396B1 (en) * 2003-03-28 2007-12-18 Xilinx, Inc. Asynchronous FIFO buffer for synchronizing data transfers between clock domains
WO2010067495A1 (ja) * 2008-12-08 2010-06-17 パナソニック株式会社 システムクロック監視装置およびモータ制御システム
WO2011052112A1 (ja) * 2009-10-29 2011-05-05 パナソニック株式会社 システムクロック監視装置およびモータ制御システム
JP5616138B2 (ja) 2010-06-17 2014-10-29 パナソニック株式会社 ステッピングモータ駆動装置
US8643410B1 (en) * 2012-09-02 2014-02-04 Freescale Semiconductor, Inc. System for compensating for variations in clock signal frequency
JP6101648B2 (ja) * 2014-02-20 2017-03-22 株式会社日立製作所 異常発信検知装置及び方法
US9645602B2 (en) * 2015-09-23 2017-05-09 Qualcomm Incorporated Frequency sensor for side-channel attack
JP2017199104A (ja) 2016-04-26 2017-11-02 ソニー株式会社 半導体装置および半導体装置の制御方法
US10379927B2 (en) * 2016-11-01 2019-08-13 Xilinx, Inc. Programmable clock monitor
KR101876356B1 (ko) * 2017-05-08 2018-07-09 현대오트론 주식회사 에러 검출 회로, 그것을 포함하는 차량 전자제어 시스템 및 그것의 동작 방법
JP2020010208A (ja) 2018-07-10 2020-01-16 セイコーエプソン株式会社 発振器、電子機器及び移動体
JP2020010207A (ja) 2018-07-10 2020-01-16 セイコーエプソン株式会社 発振器、電子機器及び移動体
CN109799870B (zh) * 2018-12-29 2021-03-05 深圳云天励飞技术有限公司 一种时钟控制电路及控制方法
CN114338463B (zh) * 2021-12-31 2023-05-16 武汉为德股权投资合伙企业(有限合伙) 基于脉冲收缩延时链的安全检测电路、设备及检测方法

Family Cites Families (13)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPS6235930A (ja) * 1985-08-09 1987-02-16 Fujitsu Ltd クロツク診断方式
JPS63191411A (ja) 1987-02-04 1988-08-08 Fujitsu Ltd クロツク断検出回路
JPH01319325A (ja) * 1988-06-21 1989-12-25 Hitachi Commun Syst Inc クロック断監視回路
JPH04130508A (ja) * 1990-09-20 1992-05-01 Fujitsu Ltd クロック断監視回路
JPH04306930A (ja) * 1991-04-04 1992-10-29 Seiko Epson Corp クロック異常検出器
JPH05324118A (ja) * 1992-05-21 1993-12-07 Fujitsu Ltd 自動クロック切り替え方式およびその回路
JPH05336095A (ja) 1992-06-03 1993-12-17 Fujitsu Ltd 網同期装置のクロック周波数監視方法
JP2538762B2 (ja) 1994-05-23 1996-10-02 福島日本電気株式会社 クロック断検出回路
JP3302513B2 (ja) 1994-08-22 2002-07-15 沖電気工業株式会社 位相同期回路の異常検出方式
JPH08223071A (ja) * 1995-02-08 1996-08-30 Sony Corp 送信機及び送受信機
JPH09244761A (ja) 1996-03-11 1997-09-19 Oki Electric Ind Co Ltd クロック異常検出回路
JPH09292928A (ja) * 1996-04-26 1997-11-11 Toyo Commun Equip Co Ltd クロック信号源の監視装置
JP3033520B2 (ja) * 1997-05-13 2000-04-17 日本電気株式会社 クロック抽出回路

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Publication number Publication date
WO1999059051A1 (fr) 1999-11-18
DE19983213T1 (de) 2001-05-31
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