JPS63191411A - クロツク断検出回路 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 〔概要〕 所定周期で論理“０”′および論理“１゛を繰返すクロ
ック信号をシフトするシフ１−レジスタと、該シフトレ
ジスタに蓄積される論理値を監視してクロック信号の有
無を検出するり１′１ツク監視回路と、該クロック監視
回路の監視結果を所定円１！Ｊ１でシフトするシフトレ
ジスタと、該シフトレジスタに蓄積される監視結果を監
視し°ζりｌコック信月の停止期間を判定するクロック
停止判定回路とでクロック断検出回路を構成するごとに
より、集積化を容易とする。

〔産業上の利用分野〕

本発明は、クロック信号の停止を検出するりｔｒｉツク
断検出回路の改良に関する。

所定円］υｊで論理“０パおよび論理“１゛°を繰返す
クロック信号は、ディジタル回路等に不可欠である。

かかるディジタル回路等の小形化、高密度実装化の一環
として、クロック信号の供給停止を検出するクロック断
検出回路の集積化が強く要望されている。

〔従来の技術〕

第４図は従来あるクロック断検出回路の一例を示す図で
あり、第５図は第４図における動作過程を例示する図で
ある。

第４図において、単安定マルチバイブレーク（ＭＶ）１
は公知の如く、入力端子Ｉに単一パルスが入力されると
、出力端子Ｑｎから出力される検出信号ＤＣＴを論理“
０”に設定した後、抵抗２およびコンデンサ３により定
まる持続時間Ｔ１の後、再び論理“１”に復帰させる。

金車安定マルチバイブレーク（ＭＶ）１の持続時間Ｔ１
を、第５図に示す如きクロック信号ＣＬＸの周期Ｔｘよ
り長く設定し、入力端子Ｉにクロック信号ＣＬｘを入力
すると、検出信号ＤＣＴは論理“１”に復帰する以前に
クロック信号ＣＬｘの各パルスで繰返し論理“０゛に設
定され、検出信号ＤＣＴは論理“０パを維持する。

時点ｔ１にクロック信号ＣＬｘが停止すると、単安定マ
ルチバイブレーク１は持続時間ＴＩ後に検出信号ＤＣＴ
を論理“′１”に設定し、クロック信号ＣＬｘが停止し
たことを表示する。

また時点ｔ２にクロック信号ＣＬｘが再び到着開始する
と、単安定マルチハイブレーク１は時点ｔ３に生ずるク
ロック信号ＣＬｘのパルスで起動され、検出信号ＤＣＴ
を再び論理“１°゛に復帰させてクロック信号ＣＬｘの
再開を表示する。

〔発明が解決しようとする問題点３ 以上の説明から明らかな如く、従来あるクロック断検出
回路においては、単安定マルチハイブレーク１に付加し
た抵抗２およびコンデンサ３により持続時間ＴＩをクロ
ック信号ＣＬｘの周期Ｔｘより長く設定し、クロック信
号ＣＬｘの停止を検出していた。

かかるクロック断検出回路を集積化する場合には、抵抗
２およびコンデンサ３が大形となるのみならず、抵抗値
および静電容量値を高精度に実現することが困難であり
、所要の持続時間Ｔ１を設定し難い問題点があった。

〔問題点を解決するための手段〕

第１図は本発明の原理を示す図である。

第１図において、１００は、論理“０″および論理“１
”を周期的に繰返すクロック信号ＣＬｘを所定周期でシ
フトする第一のシフトレジスタである。

２００は、第一のシフトレジスタ１００を構成する各段
のレジスタに蓄積される論理値を監視してクロック信号
ＣＬｘの有無を検出するクロック監視回路である。

３００は、クロック監視回路２００の監視結果を所定周
期で所定段シフトする第二のシフトレジスタである。

４００は、第二のシフトレジスタ３００を構成する各段
のレジスタに蓄積される監視結果を監視してクロック信
号ＣＬｘの停止期間を判定するクロック停止判定回路で
ある。

〔作用〕

即ち本発明によれば、第一および第二のシフトレジスタ
、クロック監視回路、およびクロック停止判定回路は何
れもディジタル回路で構成される為、集積化に適してお
り、当該クロック断検出回路の小形化を促進可能となる
。

〔実施例〕

以下、本発明の一実施例を図面により説明する。

第２図は本発明の一実施例によるクロック断検出回路を
示す図であり、第３図は第２図における動作過程を例示
する図である。なお、全図を通じて同一符号は同一対象
物を示す。

第２図においては、フリップフロップ１０１および１０
２が第一のシフトレジスタ１００を構成し、排他論理和
回路２０１がクロック監視回路２００を構成し、フリッ
プフロップ３０１乃至３０３が第二のシフトレジスタを
構成し、否定論理積回路４０１乃至４０４がクロック停
止判定回路４００を構成しζいる。

第２図および第３図において、フリップフロップ１０１
および１０２の端子ＣＫには、クロック信号ＣＬ　ｘの
１／２の周期Ｔｃを有する基準クロック信号ＣＬ　ｃが
入力されており、またフリップフロップ３０１乃至３０
３の端子ＣＫには、基準クロック信号ＣＬｃを否定回路
１０３により論理値を反転した基準クロック信号ＣＬ　
ｎが人力されている。

かかる状態で、フリップフロップ１０】の端子りに検査
の対象となるクロック信号ＣＬ　ｘが到着すると、フリ
ップフロップ１０１および１０２は二段のシフトレジス
タとして動作し、クロック信号ＣＬ　ｘの論理値を基準
クロック信号ＣＬ　ｃに同！Ｕ１シてシフＩ・する。

排他論理和回路２０１は、フリップフロップ１０１およ
び１０２の各端子Ｑから出力される出力信号ド１および
Ｆ２に対して排他論理和処理を実行し、処理結果を出力
信号Ｅとして出力し、否定回路２０２に入力する。

クロック信号ＣＬ　ｘが正常に到着している間は、フリ
ップフロップ１０１および］０２にはクロック信号ＣＬ
ｘの相反する論理値が交互に蓄積され、出力信号Ｆ１お
よびＦ２ば丁度論理値が相反する関係となる為、出力信
号Ｅば論理ビ′を維持する。

かかる状態で、時点ｔｌｌにクロック信号ＣＬＸが停止
すると、フリップフロップ１０１には時点ｔ１２以降、
論理°“１゛が蓄積されて出力信号Ｆ１が論理“１゛に
保持され、フリソプフ１：Ｉツブ１０２には更に周期Ｔ
ｃ後の時点ｔ１３以降、論理“１”が蓄積されて出力信
号Ｆ２も論理“Ｉ”に保持される為、排他論理和回路２
０１の出力信号Ｅは時点ｔ　］、　３以降、論理“０”
に設定される。

更に時点ｔ１４に、クロック信号ＣＬｘが再び到着し始
めると、出カ信号ド１は時点ｔ　１．５がら再び論理“
Ｏ”および論理“１°゛を周期１゛ｃ毎に繰返し、また
出力信号Ｆ２も、周１ｕｌＴｃ後の時点ｔ１６に再び論
理“ｏ′および論理”　１　”を周ＪすｊＴｃ毎に繰返
す為、出力信号Ｅは時点ｔ１５以降、埋植を反転させた
出力信号Ｅｎを出力し、フリップフロップ３０１に入力
する。

フリップフロップ３０１乃至３０３ば三段シフＩ・レジ
スタを構成し、否定回路枠手４から入力される出力信号
Ｅｎを基準クロック信号ＣＬｎに同１υ１してシフトす
る。

否定論理積回路４０１は、フリップフロップ３０１乃至
３０３の各端子Ｑがら出力される出力信号Ｆ３乃至Ｆ５
に対して否定論理積処理を実行し、処理結果を出力信号
Ｇ１として出力し、また否定論理積回路４０２は、フリ
ップフロップ３０１乃至３０３の各端子Ｑｎがら出力さ
れる出力信号Ｆｎ３乃至Ｆｎ５に対して否定論理積処理
を実行し、処理結果を出力信号Ｇ２として出力する。

時点ｔ］３以前においては、出力信号Ｅｎは論理“′０
”に設定されている為、フリップフロップ３０１乃至３
０３には論理″０”が蓄積され、各端子Ｑから出力され
る出力信号Ｆ３乃至Ｆ５は論理“０゛′に設定され、ま
た各端子Ｑ　ｎから出力される出力信号Ｆｎ３乃至Ｆ　
ｎ、　５は論理“ｌ”に設定されている為、否定論理積
回路４０１の出力信号Ｇ１は論理“１”に設定されて否
定論理積回路４０３に入力され、また否定論理積回路４
０２の出力信号Ｇ２は論理“１゛°に設定されて否定論
理積回路４０４に入ツノされる。

更に否定論理積回路３０３が出力する検出信号ＤＣＴ、
および否定論理積回路４０４の出力信号Ｇ４は、それぞ
れ否定論理積回路４０４および４０３に入力されている
為、否定論理積回路４０４の出力信号Ｇ４は論理゛１”
に設定され、否定論理積回路４０３の出力する検出信号
ＤＣＴは論理“０”に設定され、クロック信号ＣＬ　ｘ
の到着を表示している。

クロック信号ＣＬ　ｘが停止し、出力信号Ｅｎが時点ｔ
１３に論理“１”に設定されると、フリップフロップ３
０１には時点ｔ２１以降に、ソリツブフロツブ３０２に
は周期Ｔｃ後の時点ｔ２２以降に、フリップフロップ３
０３には更に周ｉ１［ｐｃ後の時点ｔ２３以隆に論理“
１”が蓄積され、出力信号Ｆ３乃至Ｆ５はそれぞれ時点
ｔ２１乃至ｔ２３に論理“１゛に設定され、また出力信
号Ｆｎ３乃至Ｆｎ５はそれぞれ時点ｔ２１乃至ｔ２３に
論理“０゛に設定される。

その結果、否定論理積回路４０２の出力信号Ｇ２が時点
ｔ２１に論理“１°゛に設定され、更に否定論理積回路
４０１の出力信号Ｇ１が時点ｔ２３に論理“０”に設定
されると、否定論理積回路４０３が出力する検出信号Ｄ
ＣＴは論理“１”に設定され、また否定論理積回路４０
４の出力信号Ｇ４は論理“０”に設定される。

以上により、クロック信号ＣＬ　ｘが停止した時点ｔｌ
ｌから約４周期Ｔｃ経過した時点ｔ２３に、検出信号Ｄ
ＣＴが論理”１”に設定され、クロック信号ＣＬ　ｘの
停止を表示する。

次にクロック信号ＣＬｘが再開し、出力信号Ｅｎが時点
１１４に論理″Ｏ”に設定されると、フリップフロップ
３０１には時点ｔ２４以降に、フリップフロップ３０２
には周！ＵＩ　Ｔ　ｃ後の時点ｔ２５以降に、フリップ
フロップ３０３には更に周期Ｔｃ後の時点ｔ２６以降に
論理“０”が蓄積され、出力信号Ｆ３乃至Ｆ５はそれぞ
れ時点ｔ２４乃至ｔ２６に論理“０゛に設定され、また
出力信号Ｆｎ３乃至Ｆｎ５はそれぞれ時点１２４乃至ｔ
２６に論理“１”に設定される。

その結果、否定論理積回路４０１の出力信号Ｇ１が時点
ｔ２４に論理“１”に設定され、更に否定論理積回路４
０２の出力信号Ｇ２が時点ｔ２６に論理“０”に設定さ
れると、否定論理積回路４０４の出力信号Ｇ４は論理“
１”に設定され、また否定論理積回路４０３が出力する
検出信号ＤＣＴは論理“０”に設定される。

以上により、クロック信号ＣＬ　ｘが再開した時点ｔ１
４から約３周期Ｔ　ｃ経過した時点ｔ２６に、検出信号
Ｄ　ＣＴが論理“０”に設定され、クロック信号ＣＬｘ
の到着を表示する。

以上の説明から明らかな如く、本実施例によれば、クロ
ック検出回路は、フリップフロップ１゜１工 １．１０２．３０１乃至３０３、否定回路１０３および
２０２、排他論理和回路２０１、否定論理積回路４０１
乃至４０４等のディジタル論理回路のみで構成されてい
る為、集積化も容易であり、またクロック信号ＣＬｘ停
止または到着から、検出信号ＤＣＴを表示する迄の時間
が正確に設定可能となる。

なお、第２図はあく迄本発明の一実施例に過ぎず、例え
ば第二のシフトレジスタ３００は三段構成とするものに
限定されることは無く、他に幾多の変形が考慮されるが
、何れの場合にも本発明の効果は変わらない。

〔発明の効果〕

以−１−２本発明によれば、クロック断検出回路はディ
ジクル回路で構成される為、集積化に適しており、当該
クロック断検出回路の小形化が促進可能となる。

【図面の簡単な説明】

第１図は本発明の原理を示す図、第２図は本発明の一実
施例によるクロック断検出回路を示す図、第３図は第２
図における動作過程を例示する図、第４図は従来あるク
ロック断検出回路の一例を示す図、第５図は第４図にお
ける動作過程を例示する図である。 図において、■は単安定マルチハイブレーク（ＭＶ）　
、２は抵抗、３はコンデンサ、１００は第一のシフトレ
ジスタ、１０１．１０２および３０１乃至３０３はフリ
ップフロップ（ＦＦ）、１０３および２０２は否定回路
、２００はクロック監視回路、２０１は排他論理和回路
、３００は第二のシフトレジスタ、４００はクロック停
止判定回路、４０１乃至４０４は否定論理積回路、を示
Ｆ７２３ Ｆｎ４ １χ釆５うろ　２０　・ソ２　ｍγＹ枝月己　［弓θエ
デト第４図 ＄２ｆｇｔ：ｈｔｙ５動ｒｐ４程 第　３　団 ％４５／１４１プう重カブｒ爾九才幕 第５　図

Claims (1)

1. 【特許請求の範囲】 論理“０”および論理“１”を周期的に繰返すクロック
   信号（ＣＬｘ）を所定周期でシフトする第一のシフトレ
   ジスタ（１００）と、 該第一のシフトレジスタ（１００）を構成する各段のレ
   ジスタに蓄積される論理値を監視して前記クロック信号
   （ＣＬｘ）の有無を検出するクロック監視回路（２００
   ）と、 該クロック監視回路（２００）の監視結果を所定周期で
   所定段シフトする第二のシフトレジスタ（３００）と、 該第二のシフトレジスタ（３００）を構成する各段のレ
   ジスタに蓄積される前記監視結果を監視して前記クロッ
   ク信号（ＣＬｘ）の停止期間を判定するクロック停止判
   定回路（４００）とを有することを特徴とするクロック
   断検出回路。