JPH03216076A - 同期分離回路 - Google Patents
同期分離回路Info
- Publication number
- JPH03216076A JPH03216076A JP2010818A JP1081890A JPH03216076A JP H03216076 A JPH03216076 A JP H03216076A JP 2010818 A JP2010818 A JP 2010818A JP 1081890 A JP1081890 A JP 1081890A JP H03216076 A JPH03216076 A JP H03216076A
- Authority
- JP
- Japan
- Prior art keywords
- signal
- circuit
- level
- period
- counter
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
Links
- 238000000926 separation method Methods 0.000 claims description 18
- 238000001514 detection method Methods 0.000 claims 1
- 230000001360 synchronised effect Effects 0.000 description 13
- 238000010586 diagram Methods 0.000 description 7
- 239000003990 capacitor Substances 0.000 description 5
- 244000025254 Cannabis sativa Species 0.000 description 1
- 244000309456 Decussocarpus nagi Species 0.000 description 1
- 235000008375 Decussocarpus nagi Nutrition 0.000 description 1
- 230000008034 disappearance Effects 0.000 description 1
- 230000000694 effects Effects 0.000 description 1
Landscapes
- Synchronizing For Television (AREA)
- Studio Circuits (AREA)
- Controls And Circuits For Display Device (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔産業上の利用分野〕
この発明はＴＶ等の画面にキャラクタを表示させる画面
表示回路内蔵のＩＣに必要な同期分離回路に関するもの
で、特に同期分離をデジタＩレで行う同期分離回路に関
するものである。
表示回路内蔵のＩＣに必要な同期分離回路に関するもの
で、特に同期分離をデジタＩレで行う同期分離回路に関
するものである。
第３図は、従来の同期分離回路を示す、図において１７
は第４のインバータ回路、１８は第５のインバータ回路
、１９は抵抗、２０けコンデンサ、である。
は第４のインバータ回路、１８は第５のインバータ回路
、１９は抵抗、２０けコンデンサ、である。
第４図は、従来の同期分離回路の各タ４ｉングを示した
タイ′ミング図である。
タイ′ミング図である。
第３図、および第４図のタイミングを説明するために信
号Ｊ１および信号Ｋを図の通りに設定する．次に動作に
ついて説明する．第４図１こ示すデジタルの水平同期信
号（以下Ｈ信号という）を、第３図に示す抵抗１９、お
よびコンデンサ２０でつくられたローバスフィＩレター
を通すことで第４図の信号Ｊを得る。この場合抵抗１９
、およびコンデンサ２０は特定の定数を持つ必要がある
。信号Ｊは、第４のインバータ回路１７を通して信号Ｋ
を出力し、信号Ｋは第５のインバータ回路凪を通して垂
直同期信号（以下Ｖ信号という）を出力する。
号Ｊ１および信号Ｋを図の通りに設定する．次に動作に
ついて説明する．第４図１こ示すデジタルの水平同期信
号（以下Ｈ信号という）を、第３図に示す抵抗１９、お
よびコンデンサ２０でつくられたローバスフィＩレター
を通すことで第４図の信号Ｊを得る。この場合抵抗１９
、およびコンデンサ２０は特定の定数を持つ必要がある
。信号Ｊは、第４のインバータ回路１７を通して信号Ｋ
を出力し、信号Ｋは第５のインバータ回路凪を通して垂
直同期信号（以下Ｖ信号という）を出力する。
ただし抵抗１９、およびコンデンサ２０の定数によって
第４図の信号Ｊのなまり方が異なるため第４のインバー
タ回路１７より出力する信号Ｋ，および第５のインバー
タ回路１８より出力するＶ信号と元のＨ信号中の垂直同
期期間のずれが一定でなくなる。またこの同期分離回路
を使って画面表示回路内蔵のＩＣを動作させる場合Ｈ信
号、およびＶ信号の２本のインターフェースが必要とな
る。
第４図の信号Ｊのなまり方が異なるため第４のインバー
タ回路１７より出力する信号Ｋ，および第５のインバー
タ回路１８より出力するＶ信号と元のＨ信号中の垂直同
期期間のずれが一定でなくなる。またこの同期分離回路
を使って画面表示回路内蔵のＩＣを動作させる場合Ｈ信
号、およびＶ信号の２本のインターフェースが必要とな
る。
従来の同期分離回路は以上のように構成されてい九ので
、抵抗と、コンデンサの定数によって発生するＶ信号の
元のＨ信号中の垂直向期期間でずれが出来てしまいその
上、■信号と元のＨ信号中の垂直同期期間でのずれが一
道にならず、ノイズが入った場合ノイズの成分によって
は、誤ってＶ信号を検出し、また、画面表示回路内蔵の
ＩＣを動作させる場合Ｈ信号、およびＶ信号の２本のイ
ンターフェースが必要となる等の問題点があった。
、抵抗と、コンデンサの定数によって発生するＶ信号の
元のＨ信号中の垂直向期期間でずれが出来てしまいその
上、■信号と元のＨ信号中の垂直同期期間でのずれが一
道にならず、ノイズが入った場合ノイズの成分によって
は、誤ってＶ信号を検出し、また、画面表示回路内蔵の
ＩＣを動作させる場合Ｈ信号、およびＶ信号の２本のイ
ンターフェースが必要となる等の問題点があった。
この発明はｔ記のような問題点を解決するため１こなさ
れたもので、ノイズに強く、また画面表示回路内蔵のＩ
ＣにＨ信号のみの入力で動作させるためにデジタル回路
を用いて、さらにＶ信号と元のＨ信号中の垂直同期期間
のずれが一定の同期分船回路を得ることを目的とする。
れたもので、ノイズに強く、また画面表示回路内蔵のＩ
ＣにＨ信号のみの入力で動作させるためにデジタル回路
を用いて、さらにＶ信号と元のＨ信号中の垂直同期期間
のずれが一定の同期分船回路を得ることを目的とする。
Ｈ信号の垂直同期期間中は、第１の電踪レベル（以下Ｌ
レベルという）が時間的に長いところを利用して、更に
それが２回連続であることを検出しＶ信号のはじまりと
判定し、その上次のＶ信号までのＨｉ号のパルス数が一
定であることを利用して次のＶ信号までカウンタでカウ
ントしＶ信号をＨ信号の垂直同期期間と同時になるよう
に発生する．■信号の終わりは、Ｈ信号のパルスの数で
検出してＶ信号を構成するようにしたものである。
レベルという）が時間的に長いところを利用して、更に
それが２回連続であることを検出しＶ信号のはじまりと
判定し、その上次のＶ信号までのＨｉ号のパルス数が一
定であることを利用して次のＶ信号までカウンタでカウ
ントしＶ信号をＨ信号の垂直同期期間と同時になるよう
に発生する．■信号の終わりは、Ｈ信号のパルスの数で
検出してＶ信号を構成するようにしたものである。
この発明における同期分離回路は、デジタル回路で構成
されているので画面表示回路内蔵のＩＣに内蔵すること
が町能であり、更ｆここの画面表示回路内蔵のＩＣにＨ
信号入力のみで動作させることかり能となり、発生した
Ｖ信号と元のＨ信号中の垂直同期期間のずれがなく、ま
た、２回のＬレベルの検出により、突発的なノイズに強
い。
されているので画面表示回路内蔵のＩＣに内蔵すること
が町能であり、更ｆここの画面表示回路内蔵のＩＣにＨ
信号入力のみで動作させることかり能となり、発生した
Ｖ信号と元のＨ信号中の垂直同期期間のずれがなく、ま
た、２回のＬレベルの検出により、突発的なノイズに強
い。
以下、この発明の一実施例を図について説明する。
第１図はこの発明の一実施例による同期分離回路で、図
において、１は垂直同期期間のＬレベル期間のＬレベル
期間よりも短く水平同期期間のしレベ一レ期間よりも長
い時間を得る第１のカウンタ、２は第１のカウンタ１で
Ｌレベルを検出して続けて２回判定するための第２のカ
ウンタ、３は現在の垂直同期期間の終わりまでの時間を
得る第３のカウンタ、４〜８はそれぞれ第１〜第５のＮ
ＡＮＤ回路、９はＮＯＲ回路、１０は第１のインバータ
回路、１１は第２のインバータ回路、１２は第６のＮＡ
Ｎ Ｄ回路、１３は第７のＮＡＮＤ回路、１４は第３の
インバータ回路、１５は次のＶ信号までのＨ信号のパル
スをカウントする第４のカウンタ、第５は次のＶ信号の
里直同期期間の終わりまでの時間を得る第５のカウンタ
である。
において、１は垂直同期期間のＬレベル期間のＬレベル
期間よりも短く水平同期期間のしレベ一レ期間よりも長
い時間を得る第１のカウンタ、２は第１のカウンタ１で
Ｌレベルを検出して続けて２回判定するための第２のカ
ウンタ、３は現在の垂直同期期間の終わりまでの時間を
得る第３のカウンタ、４〜８はそれぞれ第１〜第５のＮ
ＡＮＤ回路、９はＮＯＲ回路、１０は第１のインバータ
回路、１１は第２のインバータ回路、１２は第６のＮＡ
Ｎ Ｄ回路、１３は第７のＮＡＮＤ回路、１４は第３の
インバータ回路、１５は次のＶ信号までのＨ信号のパル
スをカウントする第４のカウンタ、第５は次のＶ信号の
里直同期期間の終わりまでの時間を得る第５のカウンタ
である。
第２図は、この発明の一実施例の各タイミングを示した
タイミング図である。更に第１図、および第２図のタイ
ミングを説明するために信号Ａ〜Ｇを図の通りに設定す
る。
タイミング図である。更に第１図、および第２図のタイ
ミングを説明するために信号Ａ〜Ｇを図の通りに設定す
る。
次に動作｛こついて説明する。まず通常の水平同期期間
でのＬレベルの期間つまりＨ信号のＬレベルの期間はＮ
ＯＲ回路９を通して第１のカウンタ１のリセット信号を
解除する。そこで第１のカウンタ１はカウントを開始す
るが信号Ａ１および信号Ｂの信号が出力する前にＨ信号
が、第２の電源レベル（以下Ｈレベルとする）になり、
ＮＯＲ回略９を通して第１のカウンタ１をリセットする
．これを繰返すうちに垂直同期期間（こなる。この垂直
同期期間はＬレベルの期間が長いため、第１のカウンタ
１はカウントを開始してリセットされるｌ＋こ信号Ａ１
および信号Ｂ１こそれぞれＨレベル、およびＬレベルを
出力する。信号Ａは、信号Ｂよりも少し早く出力する信
号で同時（こは出力せず、このときは第３のＮＡＮＤ回
路６に入力している信号Ｃ、および信号ＤがともｌこＬ
レベルのため信号Ａは意味を持たない。一方、信号Ｂは
第１のＮＡＮＤ回路４と第２のＮＡＮＤ回路５で構成し
ているＬレベルアクティブのＲＳフリップフａツブのセ
ット側に入力して第２のカウンタ２のリセット信号であ
る信号ＣをＨレベル（こセットしリセット信号を解除す
る。第２のカウンタ２は次のＨ信号の立ち下がりを待っ
て信号ＤをＨレベルにする。この時第１のカウンタ１は
Ｈ信号のＨレベルによりリセットされている．Ｈ信号の
立ち下がりにより第１のカウンタ１は再びカウントを開
始し、リセットされるｇｉｌｌζ信号ＡｌこＨレベルを
出力する．この時償号Ａ，Ｃ，およびＤはＨレベルとな
るので第３のＮＡＮＤ 回Ｍ ６の出力はＬレベルとな
り、第４のＮＡＮＤ回略７と第５のＮＡＮＤ回路８で構
成しているＬレベルアクティブのＲＳフリップフロツプ
のセット側に入力して第４のＮＡＮＤ回路７の出力をＨ
レベルにセットし、第１のインバータ回路１０の出力で
ある信号ＦをＬレベＩレに設定する．信号ＦがＬレベル
の期間第１のカウンタ１、および第２のカウンタ２はリ
セットされる。またＨ信号にノイズが入ってＬレベルの
期間が長くなっても２回続くことはほとんどなくノイズ
に強い。信号Ｆの終わりの捩出は、信号ＦがＬレベルに
設定してから第２のインバータ回路１１を介して第３の
カウンタ３のリセット信号を解除する．第３のカウンタ
３は、Ｈ信号の立ち下がりをカウントして（本実施例で
は５発）信号Ｅを第４のＮＡＮＯ回路７と第５のＮＡＮ
Ｄ回路８で構成しているＬレベルアクティブのＲＳフリ
ップフロフブのリセット側に入力して第４のＮＡＮＤ回
路の出力をＬレベルとし第１のインバータ回＠１０の出
力である信号ＦをＨレベルに設芝する。信号Ｆは第４の
カウンタ１５をＬレベルでリセットしていて信号ＦがＨ
レベルになってからＨ｛Ｈ号をカウントする。第４のカ
ウンタ１５は次のＶ信号までの固有の数をカウントし信
号ＧをＬアクティブで出力する。信号Ｇは第６のＮＡＮ
Ｄ回路ｌ２と第７のＮＡＮＤ回略１３で構成しているＬ
レベルアクティブのＲＳフリップフロップのセット側１
こ入力して第６のＮＡＮＤ回路１２の出力をＨレベルｌ
こセットし、第３のインバータ回路１４の出力であるＶ
信号をＬレベルに設疋する。同時に第６のＮＡＮＤ回路
１２の出力のＨレベルは第５のカウンタ１６のリセット
を解除しＨ信号のパルスをカウントする．第５のカウン
タ１６は、Ｈ信号の立ち下がりをカウントして（本実施
例では５発）信＠ｌを第６のＮＡＮＤ回路１２と第７の
ＮＡＮＤ回路１３で構成しているＬレベルアクティブの
ＲＳフリップフロップのリセット側に入力して第６のＮ
ＡＮＤ回路１２の１１］ｔＬレベｌレとし第３のインバ
ータ回ｗ！Ｉ１４の出力であるＶ信号をＨレベルに設定
する。
でのＬレベルの期間つまりＨ信号のＬレベルの期間はＮ
ＯＲ回路９を通して第１のカウンタ１のリセット信号を
解除する。そこで第１のカウンタ１はカウントを開始す
るが信号Ａ１および信号Ｂの信号が出力する前にＨ信号
が、第２の電源レベル（以下Ｈレベルとする）になり、
ＮＯＲ回略９を通して第１のカウンタ１をリセットする
．これを繰返すうちに垂直同期期間（こなる。この垂直
同期期間はＬレベルの期間が長いため、第１のカウンタ
１はカウントを開始してリセットされるｌ＋こ信号Ａ１
および信号Ｂ１こそれぞれＨレベル、およびＬレベルを
出力する。信号Ａは、信号Ｂよりも少し早く出力する信
号で同時（こは出力せず、このときは第３のＮＡＮＤ回
路６に入力している信号Ｃ、および信号ＤがともｌこＬ
レベルのため信号Ａは意味を持たない。一方、信号Ｂは
第１のＮＡＮＤ回路４と第２のＮＡＮＤ回路５で構成し
ているＬレベルアクティブのＲＳフリップフａツブのセ
ット側に入力して第２のカウンタ２のリセット信号であ
る信号ＣをＨレベル（こセットしリセット信号を解除す
る。第２のカウンタ２は次のＨ信号の立ち下がりを待っ
て信号ＤをＨレベルにする。この時第１のカウンタ１は
Ｈ信号のＨレベルによりリセットされている．Ｈ信号の
立ち下がりにより第１のカウンタ１は再びカウントを開
始し、リセットされるｇｉｌｌζ信号ＡｌこＨレベルを
出力する．この時償号Ａ，Ｃ，およびＤはＨレベルとな
るので第３のＮＡＮＤ 回Ｍ ６の出力はＬレベルとな
り、第４のＮＡＮＤ回略７と第５のＮＡＮＤ回路８で構
成しているＬレベルアクティブのＲＳフリップフロツプ
のセット側に入力して第４のＮＡＮＤ回路７の出力をＨ
レベルにセットし、第１のインバータ回路１０の出力で
ある信号ＦをＬレベＩレに設定する．信号ＦがＬレベル
の期間第１のカウンタ１、および第２のカウンタ２はリ
セットされる。またＨ信号にノイズが入ってＬレベルの
期間が長くなっても２回続くことはほとんどなくノイズ
に強い。信号Ｆの終わりの捩出は、信号ＦがＬレベルに
設定してから第２のインバータ回路１１を介して第３の
カウンタ３のリセット信号を解除する．第３のカウンタ
３は、Ｈ信号の立ち下がりをカウントして（本実施例で
は５発）信号Ｅを第４のＮＡＮＯ回路７と第５のＮＡＮ
Ｄ回路８で構成しているＬレベルアクティブのＲＳフリ
ップフロフブのリセット側に入力して第４のＮＡＮＤ回
路の出力をＬレベルとし第１のインバータ回＠１０の出
力である信号ＦをＨレベルに設芝する。信号Ｆは第４の
カウンタ１５をＬレベルでリセットしていて信号ＦがＨ
レベルになってからＨ｛Ｈ号をカウントする。第４のカ
ウンタ１５は次のＶ信号までの固有の数をカウントし信
号ＧをＬアクティブで出力する。信号Ｇは第６のＮＡＮ
Ｄ回路ｌ２と第７のＮＡＮＤ回略１３で構成しているＬ
レベルアクティブのＲＳフリップフロップのセット側１
こ入力して第６のＮＡＮＤ回路１２の出力をＨレベルｌ
こセットし、第３のインバータ回路１４の出力であるＶ
信号をＬレベルに設疋する。同時に第６のＮＡＮＤ回路
１２の出力のＨレベルは第５のカウンタ１６のリセット
を解除しＨ信号のパルスをカウントする．第５のカウン
タ１６は、Ｈ信号の立ち下がりをカウントして（本実施
例では５発）信＠ｌを第６のＮＡＮＤ回路１２と第７の
ＮＡＮＤ回路１３で構成しているＬレベルアクティブの
ＲＳフリップフロップのリセット側に入力して第６のＮ
ＡＮＤ回路１２の１１］ｔＬレベｌレとし第３のインバ
ータ回ｗ！Ｉ１４の出力であるＶ信号をＨレベルに設定
する。
なお、上記の説明ではＨ信号、およびＶ信号をＬアクテ
ィブとして説明したが、Ｈアクティブの信号であっても
極性をかえるのみでよい。また、Ｌレベルの期間を２回
検出するためノイズに強いと説明したが、２回に限定す
る必要はなく数回であってもよい、ただし、Ｌレベルの
長い期間の数より多くなってはならない。更にＮＡＮＤ
回路を用いてＲＳフリップフａツプを構成したがＨレベ
ルか、あるいはＬレベルかを記憶可能なものであればど
のようなものでもよい． 〔発明の効果〕 以上のように、この発明に係る同期分離回路によれば、
Ｈ信号のＬレベルの期間が長いものを２回続けて判定し
てＶ信号を発生する同期分離回路をデジタル回路で構成
したので、画面表示回路内蔵のＩＣに内蔵酊能であり、
更ＩこＨ信号のみの入力で動作させることが司能となり
、ＩＣのピンの節約Ｉこなる．また発生したＶ信号と元
のＨ信号の垂直同期期間のずれはなくなり、２回のＬレ
ベル期間の模出１こより、突発的なノイズに強い同期分
離回路を得ることができ、ＩＣｌｉ！ｉｉ１辺回路の省
略できる効果がある．
ィブとして説明したが、Ｈアクティブの信号であっても
極性をかえるのみでよい。また、Ｌレベルの期間を２回
検出するためノイズに強いと説明したが、２回に限定す
る必要はなく数回であってもよい、ただし、Ｌレベルの
長い期間の数より多くなってはならない。更にＮＡＮＤ
回路を用いてＲＳフリップフａツプを構成したがＨレベ
ルか、あるいはＬレベルかを記憶可能なものであればど
のようなものでもよい． 〔発明の効果〕 以上のように、この発明に係る同期分離回路によれば、
Ｈ信号のＬレベルの期間が長いものを２回続けて判定し
てＶ信号を発生する同期分離回路をデジタル回路で構成
したので、画面表示回路内蔵のＩＣに内蔵酊能であり、
更ＩこＨ信号のみの入力で動作させることが司能となり
、ＩＣのピンの節約Ｉこなる．また発生したＶ信号と元
のＨ信号の垂直同期期間のずれはなくなり、２回のＬレ
ベル期間の模出１こより、突発的なノイズに強い同期分
離回路を得ることができ、ＩＣｌｉ！ｉｉ１辺回路の省
略できる効果がある．
第１図はこの発明の一実施例による同期分離回路を示す
ブロック図、第２図はこの発明の一実施例による同期分
離回略のタイミング図、第３図は従来の同期分離回路を
示すブロック図、第４図は従来の同期分離回路のタイミ
ング図である．図において、１〜３は第１〜第３のカウ
ンタ、４〜８は第１〜第５のＮＡＮＤ回路、９はＮＯＲ
回路、１０〜１１は第１〜第２のインバータ回路、１２
〜１３は第６〜第７のＮＡＮＤ回路、１４は第３のイン
バータ回路、１５〜１６は＠４〜第５のカウンタ、１７
〜１８は第４〜第５のインバータ回路、１９は抵抗、２
０はコンデンサ、信号Ａ−Ｋは第１図及び第３図の回路
を説明する信号である。 なお、図中同一符号は同一又は相当部分を示す。
ブロック図、第２図はこの発明の一実施例による同期分
離回略のタイミング図、第３図は従来の同期分離回路を
示すブロック図、第４図は従来の同期分離回路のタイミ
ング図である．図において、１〜３は第１〜第３のカウ
ンタ、４〜８は第１〜第５のＮＡＮＤ回路、９はＮＯＲ
回路、１０〜１１は第１〜第２のインバータ回路、１２
〜１３は第６〜第７のＮＡＮＤ回路、１４は第３のイン
バータ回路、１５〜１６は＠４〜第５のカウンタ、１７
〜１８は第４〜第５のインバータ回路、１９は抵抗、２
０はコンデンサ、信号Ａ−Ｋは第１図及び第３図の回路
を説明する信号である。 なお、図中同一符号は同一又は相当部分を示す。
Claims (1)
- ＴＶ信号等で用いている同期信号つまり水平同期信号よ
り、垂直同期信号を分離する同期分離回路において、水
平同期信号中の垂直同期期間の第１の電源レベル期間よ
りも短く水平同期期間の第１の電源レベル期間よりも長
い一定の時間をカウントする手段と、水平同期信号中に
立ち下がりから、上記一定の時間をカウントする手段を
用いて時間をずらした時の水平同期信号の状態を検出し
第１の電源レベル期間が短いか、あるいは長いかを判定
する手段と、上記第１の電源レベル期間の長さを判定す
る手段を用いて水平同期信号中の第１の電源レベルが長
いと判定した時に次の水平同期信号の第１の電源レベル
期間を上記第１の電源レベル期間の長さを判定する手段
を用いて検出し２回連続判定する手段と、上記２回連続
判定する手段を用いて垂直同期信号を検出してから水平
同期信号の数をカウントする手段と、上記水平同期信号
をカウントする手段を用いて垂直同期信号検出から次の
垂直同期信号までを水平同期信号をカウントし、垂直同
期信号を発生する手段と、垂直同期信号の垂直同期期間
の時間を得る手段とを備えたことを特徴とする同期分離
回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2010818A JPH03216076A (ja) | 1990-01-20 | 1990-01-20 | 同期分離回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2010818A JPH03216076A (ja) | 1990-01-20 | 1990-01-20 | 同期分離回路 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH03216076A true JPH03216076A (ja) | 1991-09-24 |
Family
ID=11760935
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP2010818A Pending JPH03216076A (ja) | 1990-01-20 | 1990-01-20 | 同期分離回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH03216076A (ja) |
-
1990
- 1990-01-20 JP JP2010818A patent/JPH03216076A/ja active Pending
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| KR950005054B1 (ko) | 기수/우수의 필드 검출장치 | |
| US4763341A (en) | Digital timing using a state machine | |
| CA2039309A1 (en) | Odd/even field detector for video signals | |
| EP0327228A2 (en) | Sync pulse separation circuitry | |
| JPH03216076A (ja) | 同期分離回路 | |
| KR940008492B1 (ko) | 문자발생회로의 오동작 방지회로 | |
| KR920007430A (ko) | 동기회로 | |
| JPH03132164A (ja) | 同期分離回路 | |
| KR0139790B1 (ko) | 피일드 인식 신호 발생회로 | |
| KR960002554Y1 (ko) | 수평동기신호의 극성 검출회로 | |
| JPS594333Y2 (ja) | ライトペンの視野位置検出装置 | |
| JPH03263976A (ja) | 同期分離回路 | |
| JPH0357967A (ja) | 水平同期周波数判別回路 | |
| KR0136468B1 (ko) | 수직 동기신호 분리 회로 | |
| KR0180617B1 (ko) | 필드판별회로 | |
| KR0167226B1 (ko) | 우수/기수 판별회로 | |
| JPS63133766A (ja) | 複合映像信号のフイ−ルド判別装置 | |
| JPS62207078A (ja) | ミユ−テイング回路 | |
| JPH04290383A (ja) | 同期信号検出回路 | |
| JPH0327144B2 (ja) | ||
| JPH0416990B2 (ja) | ||
| JPS62213488A (ja) | ミユ−テイング回路 | |
| JPS594046B2 (ja) | ライトペンの視野位置検出装置 | |
| JPS63290077A (ja) | フィ−ルド判別回路 | |
| JPS62110367A (ja) | テレビジヨン信号のフイ−ルド判定回路 |