KR960002554Y1 - 수평동기신호의 극성 검출회로 - Google Patents

Abstract

내용 없음.

Description

수평동기신호의 극성 검출회로

제1도는 종래의 수평동기신호의 극성 검출회로를 나타낸 회로도

제2도는 상기 제1도의 각부의 동작 파형도

제3도는 이 고안에 따른 수평동기신호의 극성 검출회로의 일실시예를 나타낸 회로도

제4도는 상기 제3도의 각부의 동작 파형도이다

* 도면의 주요부분에 대한 부호의 설명

CNT1 , CNT2 , CNT3 : 카운터 A1 , A2 , A3 : 앤드 게이트

I1, I2, I3 , I4 : 인버터

이 고안은 수평동기신호의 극성 검출회로에 관한 것으로서, 더욱 상세하게는 각종 비데오 카드에서 출력되는다양한 동기신호의 극성을 디지탈적으로 검출해 내는 수평동기신호의 극성 검출회로에 관한 것이다.

일반적으로, 각종 비데오 카드에서 출력되는 동기신호에는, 수직동기신호 및 수평동기신호가 서로 분리되어 출력되는 세퍼레이트(Separate) 방식과 수평동기신호 및 수직동기신호가 서로 혼합되어 출력되는 콤포지트(composite) 방식이 있으며, 이러한 양방식은 또한 포지티브 타입과 네가티브 타입으로 구별할 수 있다

이를 정리하면

으로 이루어진다

이때, 모니트는 다양한 종류의 비데오 카드에서 동기신호를 받아들이므로, 비데오 카드의 종류를 추출하고 각 모드에 맞는 데이타를 발생시키기 위해서는 동기신호의 극성을 검출하여야 한다.

제1도는 종래의 수평동기신호의 극성 검출회로에 관한 것으로서, 수평동기신호가 인가되는 수평동기신호 단자(H-Sync)에 결합된 로우 패스 필터(Low Pass Filter ; LPF)와, 상기 로우 패스 필터의 출력을 반전시키는 인버터(I1)로 이루어진다.

이때, 상기 로우 패스 필터는 저항(R1)과 콘덴서(C1)로 구성되며, 인버터(I1)의 출력단은 검출된 동기신호의 극성을 출력하는 출력 단자(Pol out)와 결합되어 있다.

그리고, 제2도는 상기 제1도의 수평동기신호 단자(H-Sync)를 통하여 세퍼래이트 방식 또는 콤포지트 방식의 동시신호가 포지티브/네가티브 타입으로 인가될 때 나타나는 각부의 동작 파형도이다.

이렇게 이루어진 종래의 수평동기신호의 극성 검출회로는 수평동기신호 단자(H-Sync)를 통하여 제2도 ①과 같이 세퍼레이트 방식 또는 콤포지트 방식의 동기신호가 포지티브/네가티브 타입으로 로우 패스 필터(Rl, C1)에 인가된다.

이때. 로우 패스 필터의 저항(R1)과 콘덴서(C1) 값을 크게 하면 로우 패스 필터의 특성으로 인해 세퍼레이트 방식의 포지티브 타입과 콤포지트 방식의 포지티브 타입은 제2도 ②와 같이 리플이 있는 로우신호가 되고, 세퍼레이트 방식의 네가티브 타입과 콤포지트 방식의 네가티브 타입은 리플이 있는 하이 신호가 된다

그리고, 상기 로우 패스 필터(R1, C1)의 출력이 인버터(I1)를 통과하면 제2도 ③과 같이 포지티브 타입의 동기신호는 하이 레벨의 로직신호로 되고, 네가티브 타입의 동기신호는 로우 레벨의 로직신호로 되어 출력 단자(Pol out)를 통해 출력된다.

한편, 고객의 주문에 의하여 설계된 특정 회로를 반도체 IC로 응용 설계. 제조하여 주문자에게 독점 공급하는 유저 전용 규격의 주문형 IC인 아식(ASIC; Application Specific Integrated Circuit) 기술이 발달하면서 아식 산업이 점차 장치산업화되고, 그 중요성이 증대하고 있다.

이때, 상기된 종래의 수평동기신호의 극성 검출회로는 아날로그적으로 간단하게 동기신호의 극성을 검출할수 있으나, 반도체 특성상 대용량의 콘덴서는 IC 내부에 구현하는 것이 불가능하고, 따라서, 상기 저항과 콘덴서로 된 로우 패스 필터를 그대로 사용하게 되면 IC 패키지의 괸이 늘어나는 문제점이 있었다.

이 고안은 상기와 같은 문제점을 해결하기 위한 것으로서, 이 고안의 목적은 다수의 앤드 게이트, 인버터 및카운터를 구성시켜 저항과 콘덴서를 제거합으로써 디지탈적으로 동기신호의 극성을 검출할 수 있고 또한, 동기신호의 극성을 검출하는 회로를 IC 내부에 구성시킬 수 있어 IC 패키지의 괸수가 줄어들고 회로 설계가 간단해지는 수평동기신호의 극성 검출회로를 제공함에 있다.

상기와 같은 목적을 달성하기 위한 이 고안에 따른 수평동기신호의 극성 검출회로의 특징은, 크럭단에는 앤드 게이트를 통해 메인 클럭이 제공되고, 클리어단에는 수평동기신호가 제공되는 제1카운터와, 상기 제1카운터의 출력을 반전시켜 상기 앤드 게이트의 한 입력으로 제공하는 인버터와, 인버터에 의해 반전된 수평동기신호를 한 입력으로 제공받는 앤드 게이트와, 큘럭단에는 상기 앤드 게이트의 출력이 제공되고, 클리어단에는 상기 인버터의 출력이 제공되는 제2카운터와, 상기 제2카운터의 출력을 반전시켜 상기 앤드 게이트의 다른 입력으로 제공하는 인버터와, 상기 제1카운터의 출력을 한 입력으로 제공받는 앤드 게이트와, 클럭단에는 상기 앤드 게이트의 출력이 제공되고, 클리어단에는 상기 인버터의 출력이 제공되는 제3카운터와, 상기 제3카운터의 출력을반전시켜 상기 앤드 게이트의 다른 입력으로 제공함에 동시에 출력단을 통해 검출된 동기신호의 극성을 출력하는 인버터로 구성되는데 있다.

이하, 이 고안에 따른 수평동기신호의 극성 검출회로의 바람직한 실시예에 대하여 첨부 도면을 참조하여 상세히 설명한다.

제3도는 이 고안에 따른 수평동기신호의 극성 검출회로도로서. 한 입력단에 메인 콜럭단(CLK)이 연결되는앤드 게이트(A1)의 출력단에는 제1카운터(CNT1)의 클럭단(CLK)이 연결되고, 수평동기신호 단자(H-Sync)에는 상기 제1카운터(CNT1)의 클리어단(CLR)과 수평동기신호를 반전시키는 인버터(I1)가 동시에 연결되며, 상기 인버터(I1)의 출력단에는 앤드 게이트(A2)의 한 입력단이 연결된다 그리고, 상기 제1카운터(CNT1)의 출력단에는 상기 제1카운터(CNT1)의 출력을 반전시키는 인버터(I2)가 연결되고 동시에 앤드 게이트(A3)의한 입력단이 연결된다.

그리고, 상기 앤드 게이트(A2)의 출력단에는 제2카운트(CNT2)의 클럭단(CLK)이 연결되고 상기 제2카운트(CNT2)의 출력단에는 상기 제2카운터(CNT2)의 출력을 반전시키는 인버터(I3)가 연결되며, 상기 인버터(I3)의 출력단에는 상기 앤드 게이트(A2)의 다른 입력단과 제3카운터(CNT3)의 클리어단(CLR)이 동시에 연결된다.

한편, 상기 앤드 게이트(A3)의 출력단에는 제3카운터(CNT3)의 클럭단(CLK)이 연결되고, 상기 제3카운터(CNT3)의 출력단에는 상기 제3카운터(CNT3)의 출력을 반전시키는 인버터(I4)가 연결되며, 상기 인버터(I4)의 출력단에는 상기 앤드 게이트(A3)의 다른 입력단이 연결되고 동시에 검출된 동기신호의 극성이 출력되는 출력단(Pol out)이 결합된다.

그리고, 상기 인버터(I2)의 출력단에는 상기 앤드 게이트(A1)의 다른 입력단이 연결되고 동시에 상기 제2카운터(CNT2)의 클리어단(CLR)이 연결된다.

제4도(a)는 각종 비데오 카드에서 출력되는 동기신호에 대하여, 포지티브 타입의 동기신호의 스펙을 나타낸것으로 하이펄스의 기간(td)이 0보다는 크고 10μs 보다는 작다는 가정을 하였다.

제4도(b)는 각종 비데오 카드에서 출력되는 동기신호에 대하여, 네가티브 타입의 동기신호의 스펙을 나타낸것으로 하이 펄스의 기간(td)이 10μs 보다 크다는 가정을 하였다. 제4도(c)는 수평동기신호 단자(H-Sync)로 입력되는 네가티브 타입의 동기신호의 예를 나타낸 것이고, 제4도(d)는 상기 제4도(c)와 같은 동기신호가 인가될때 제1카운터(CNT1)의 출력을 나타낸 것이다.

이와 같이 구성된 이 고안은 제1 내지 제3카운터(CNT1, CNT2, CNT3)에서 클럭에 대한 카운터 타이밍이 10μs로 셋팅되어 있다고 가정한다.

먼저, 제4도(a)와 같이 포지티브 타입의 수평동기신호가 수평동기신호 단자(H-Sync)로 인가되는 경우를 살펴본다.

이때, 입력되는 수평동기신호의 td가 10μs를 넘지 못하므로 제1카운터(CNT1)의 출력은 항상 로우 상태(OV)를 유지한다

상기 제1카운터(CNT1)의 출력이 로우 상태를 유지하고 있으면 제3카운터(CNT3)에 대한 입력 클럭이 발생하지 않아 제3카운터(CNT3)는 카운트 동작을 수행하지 않는다.

한편, 제2카운트(CNT2)의 클리어단에는 상기 제1카운터(CNT1)의 로우 출력이 인버터(I2)에 의해 반전되어 인가되므로 제2카운트(CNT2)는 카운트할 수 있는 조건이 되어 앤드 게이트(A2)의 출력에 따라 소정시간 카운트 동작을 수행한 후 하이신호를 출력한다.

이때, 상기 제2카운트(CNT2)의 하이 출력은 인버터(I3)에 의해 반전되어 앤드 게이트(A2)로 출력되고 동시에 제3카운터(CNT3)의 클리어단(CLR)으로 출력되어 제3카운터(CNT3)를 클리어시킨다.

따라서, 상기 제3카운터(CNT3)는 로우 상태를 유지하고, 제3카운터(CNT3)의 출력은 인버터(I4)에 의해 반전되므로 하이 신호가 되어 출력단(Pol out)을 통해 출력된다.

한편, 제4도(b) 또는 (c)와 같이 네가티브 타입의 수평동기신호가 수평동기신호 단자(H-Sync)로 인가되는 경우를 살펴본다.

이때, 입력되는 수평동기신호의 td가 10μs 이상이므로 제1카운터(CNT1)는 메인 클럭에 따라 카운트 동작이 수행되어 제4도 (d)와 같이 출력된다. 즉, 수평동기신호가 로우이면 제1카운터(CNT1)의 출력은 무조건 로우신호가 출력되고 수평동기신호가 하이일때 메인 클럭에 따라 카운트를 수행한다.

그리고, 상기 제1카운터(CNT1)의 출력은 앤드 게이트(A3)를 통해 제3카운터(CNT3)의 클럭단으로 제공되는 한편, 인버터(I2)에 의해 반전되어 앤드 게이트(A1)의 입력단과 제2카운트(CNT2)의 클리어단(CLR)으로 제공된다.

상기 인버터(I2)에 의해 반전된 제1카운터(CNT1)의 출력은 제2카운트(CNT2)의 클리어단(CLR)을 계속 액티브 상태로 만들어 제2카운트(CNT2)의 출력을 루우 상태(OV)로 만든다.

이때, 상기 제2카운트(CNT2)의 로우 출력은 인버터(I3)에 의해 반전되어 앤드 게이트(A2)의 입력단과 제3카운터(CNT3)의 클리어단(CLR)으로 제공된다. 따라서, 상기 제3카운터(CNT3)는 카운트할 수 있는 조건이 되어 앤드 게이트(A3)의 출력에 따라 소정시간 카운트한 후 하이신호를 출력한다.

상기 제3카운터(CNT3)의 하이 출력은 인버터(I4)에 의해 반전되어 로우신호로서 출력단(Pol out)을 통해 출력된다.

이상에서와 같이 이 고안에 따른 수평동기신호의 극성 검출회로에 의하면, 다수의 앤드 게이트, 인버터 및카운터를 구성시켜 각종 비데오 카드에서 출력되는 동기신호의 타입이 포지티브이면 하이신호를, 네가티브이면 로우신호를 출력하도록 함으로써 저항과 콘덴서를 제거하고 수평동기신호의 극성을 검출하는 회로를 IC 내부에 구성시킬 수 있게 되어 IC 패키지의 핀수가 줄어들고, 회로의 구성이 단순해지는 효과가 있다.

Claims (1)

1. 클럭단에는 앤드 게이트(A1)를 통해 메인 클럭이 제공되고, 클리어단에는 수평동기신호가 제공되는 제1카운터(CNT1)와;

   상기 제1카운터(CNT1)의 출력을 반전시켜 상기 앤드 게이트(A1)의 한 입력으로 제공하는 인버터(I2)와;

   인버터(I1)에 의해 반전된 수평동기신호를 한 입력으로 제공받는 앤드 게이트(A2)와; 클럭단에는 상기 앤드 게이트(A2)의 출력이 제공되고, 클리어단에는 상기 인버터(I2)의 출력이 제공되는 제2카운트(CNT2)와;

   상기 제2카운트(CNT2)의 출력을 반전시켜 상기 앤드 게이트(A2)의 다른 입력으로 제공하는 인버터(I3)와;

   상기 제1카운터(CNT1)의 출력을 한 입력으로 제공받는 앤드 게이트(A3)와; 클럭단에는 상기 앤드 게이트(A3)의 출력이 제공되고, 클리어단에는 상기 인버터(I3)의 출력이 제공되는 제3카운터(CNT3)와;

   상기 제3카운터(CNT3)의 출력을 반전시켜 상기 앤드 게이트(A3)의 다른 입력으로 제공함에 동시에 출력단(Pol out)을 통해 검출된 동기신호의 극성을 출력하는 인버터(I4)로 이루어지는 수평동기신호의 극성 검출회로