KR910006694B1 - 클럭펄스 주기감시회로 - Google Patents

Abstract

내용 없음.

Description

클럭펄스 주기감시회로

제1도는 본 발명의 개략적 구성을 나타낸 블록 다이아 그램.

제2도는 본 발명의 일실시예에 대한 회로도.

제3도는 클럭펄스 주기감시회로의 타이밍도.

* 도면의 주요부분에 대한 부호의 설명

1 : 동상 및 역상 클럭펄스 발생회로 2 : 펄스천이 검출회로

3 : 내부클럭 발생회로 4 : 클럭펄스 주기 상태표시회로

U₁a,U₁b : 버퍼 U₂, U₃, U₄: D형 플립플롭

U₅: OR논리회로 CP : 클럭펄스단자

CD : 클리어단자 CPS : 감시되는 클럭펄스

CPM : 내부클럭펄스 Q : 플립플롭의 출력단자

본 발명은 클럭펄스 주기감시회로에 관한 것으로 특히 디지탈 회로에서 필수적으로 사용하게 되는 클럭펄스의 주기변화를 감시하는데 사용할 수 있는 클럭펄스 주기감시회로에 관한 것이다.

클럭펄스는 디지탈 회로에서 필수적으로 사용하게 되며, 이 클럭펄스는 이를 사용하는 다지탈 회로에서 카운팅(counting), 래칭(Latching), 쉬프트(Shift)등 중요한 기능을 하기 때문에, 이 클럭펄스에 이상이 생기면 이를 사용하는 디지탈 회로는 오동작을 하게 된다.

종래에는 디지탈 회로에서 클럭펄스주기를 감시할 때 멀티바이브레이터를 사용해서 클럭펄스를 감시했는데, 이 방법을 사용했을 경우에 온도 등의 환경적인 요소에 민감한 RC 시정수 값으로 클럭펄스의 주기를 감시하기 때문에 세밀하게 클럭펄스의 주기를 감시할 수 없을 뿐만아니라 감시할 클럭펄스의 주기가 매우 길거나 매우 짧으면 감시하기가 어려워지는 결점이 있다.

본 발명은 종래의 이러한 문제점을 해결하기 위하여 발명된 것으로, 온도 등의 환경적인 요소에 영향을 받지않고 클럭펄스의 주기를 감시할 뿐아니라, 감시할 클럭펄스의 주기가 매우 길거나 짧아도 감시하기가 용이하게 되어, 고도의 클럭펄스 주기 감시장치, 비동기 시스템에서의 데이터 전송장치, 프레임 정보 등을 삽입한 클럭펄스 분해 장치 등에 널리 사용하게 하는데 본 발명의 목적이 있는 것이다.

따라서 본 발명은 상기 목적을 달성하기 위해 감시되는 클럭펄스를 동상 및 역상 클럭펄스로 변환시키는 동상 및 역상 클럭펄스 발생수단, 상기 감시되는 클럭펄스 주기의 2배 이상의 주기를 가진 펄스를 발생시키는 내부클럭펄스 발생수단, 상기 동상 및 역상 클럭펄스 발생수단과 내부클럭펄스 발생수단에 연결되어, 상기 감시되는 클럭펄스의 천이상태를 상기 내부클럭펄스로 감시하기 위해 상기 동상 및 역상 클럭펄스와 상기 내부클럭펄스를 이용하여 상기 감시되는 클럭펄스에서 천이가 발생하지 않으면 그 클럭펄스 주기에 이상이 있음을 검출하고, 상기 감시되는 클럭펄스에서 천이가 다시 발생하면 그 클럭펄스 주기가 정상으로 복구되었음을 검출하기 위한 펄스천이 검출수단, 상기 펄스천이 검출수단과 상기 내부클럭발생수단에 연결되어, 상기 펄스천이 검출수단의 출력펄스와 상기 내부클럭펄스를 받아들여 감시되는 클럭펄스주기의 이상 및 복구상태를 표시하기 위한 클럭펄스주기 상태표시 수단으로 구성되어 있다.

이하 첨부된 도면을 사용하여 본 발명을 상세히 설명한다.

제1도는 본 발명의 대략적 구성을 나타낸 블록 다이아 그램이며, 제2도는 세부적 회로도이고, 제3도는 클럭펄스주기 감시회로의 타이밍도를 나타냈다.

본 발명은 동상 및 역상 클럭펄스 발생회로(1)를 통과해서 동상과 역상으로 된 입력펄스에 대해서 내부클럭펄스 주기마다 펄스천이를 검출하는 펄스천이 검출회로부(2), 내부클럭발생부(3), 클럭펄스 주기상태의 이상 여부를 나타내는 클럭펄스 주기 상태표시부(4)로 구성되어 있다.

제2도는 본 발명의 일실시예를 나타내는 회로도이다. 제2도에서 감시될 클럭펄스는 버퍼(U1_a, U1_b)에 의해서 각각 동상, 역상이 되며 버퍼(U1_a, U1_b)의 출력은 D 플립플롭(U2, U3)의 클럭펄스단자(CP)에 각각 연결된다. 내부클럭펄스는 D 플립플롭(U2, U3)의 클리어단자(CD)에 각각 가해지게 되며 D 플립플롭(U4)의 클럭펄스단자(CP)에도 가해진다. D 플립플롭(U2, U3)의 출력(Q)은 각각 OR 게이트 입력에 연결되며 OR 게이트 출력은 D 플립플롭(U4)의 클리어단자(CD)에 연결된다. D 플립플롭(U4)의 출력(Q)은 감시되는 클럭펄스 주기상태를 나타내는데 1이면 고장이고 0이면 정상을 나타낸다.

클럭펄스 주시 감시회로 동작원리를 제3도의 타이밍도를 사용하여 설명하면 감시되는 클럭펄스가 0에서 1로 또는 1에서 0으로 천이가 발생하면 D 플립플롭(U2 또는 U3)의 출력(Q)은, 내부클럭펄스가 0이면 1로되며 OR 게이트 U5를 거쳐서 D 플립플롭(U4)의 클리어 단자(CD)에 입력되어 D 플립플롭(U4)을 클리어 시키는데 이때 D 플립플롭 OR 게이트의 전달 지연 시간 때문에 D 플립플롭(U4)의 클럭펄스 단자(CP)에 가해지는 내부클럭펄스와 D 플립플롭(U4)의 클리어 단자(CD)에 가해지는 펄스와 중첩되어 내부클럭펄스는 마스킹된다.

만일 감시되는 클럭펄스에서 내부클럭펄스 두 주기 동안에 천이가 발생하지 않으면, 제3도에서와 같이 OR 게이트 출력은 0이 되면서 내부클럭펄스가 0에서 1로 변하게 되어 D 플립플롭(U4)의 출력(Q)는 1로되어 감시되는 클럭펄스 주기의 변동을 검출하게 된다.

상기와 같이 구성된 본 발명은 다음과 같은 효과가 있다.

첫째, 감시될 클럭펄스와 동기가 맞지 않아도 되는 내부클럭펄스를 사용하여 입력되는 클럭펄스를 감시하고, 이때 사용되는 내부클럭펄스의 주기는 감시될 클럭펄스 주기의 2배 이상이면 되어 클럭펄스의 이상상태와 복구상태를 검출해 내므로, 감시할 클럭펄스의 주기가 매우 길거나 짧아도 세밀한 클럭펄스주기 감시가 가능하다.

둘째, 논리소자로만 구성되어 있기 때문에 회로의 집적화가 가능하며, 또한 비교적 논리가 간단한 D 플립플롭, OR 게이트, 버퍼로 구성되어 있어 ECL(Emitter Coupled Logic) 논리회로를 사용하면 수백 MHz의 클럭펄스 주기 감시도 가능하여 그 사용범위가 넓고 경제적이다.

셋째, 클럭펄스를 외부에서 공급받아 시스템 클럭펄스로 사용하는 시스템에서 이 시스템 클럭펄스를 감시하는데 사용되며, 여러 가지 펄스를 합해서 보내는 합성클럭펄스를 사용하는 시스템에서 합성클럭펄스를 분해하는 장치에 이용될 수 있고, 고도의 클럭펄스 주기감시장치, 비동기 시스템에서의 데이터 전송장치 등에 널리 이용 가능하다.

Claims (2)

1. 감시되는 클럭펄스를 동상 및 역상 클럭펄스로 변환시키는 동상 및 역상 클럭펄스 발생수단, 상기 감시되는 클럭펄스 주기의 2배 이상의 주기를 가진 펄스를 발생시키는 내부클럭펄수 발생수단, 상기 동상 및 역상 클럭펄스 발생수단과 내부클럭펄스 발생수단에 연결되어 감시되는 클럭펄스의 천이상태를 상기 내부클럭펄스로 감시하기 위해 상기 동상 및 역상 클럭펄스와 상기 내부클럭펄스를 이용하여 상기 감시되는 클럭펄스에서 천이가 발생하지 않으면 그 클럭펄스 주기에 이상이 있음을 검출하고, 상기 감시되는 클럭펄스에서 천이가 다시 발생하면 그 클럭펄스주기가 정상으로 복구되었음을 검출하기 위한 펄스천이 검출수단, 상기 펄스천이 검출수단과 상기 내부클럭 발생수단에 연결되어, 상기 펄스천이 검출수단의 출력펄스와 상기 내부클럭펄스를 받아들여 감시되는 클럭펄스주기의 이상 및 복구상태를 표시하기 위한 클럭펄스 주기 상태표시 수단으로 구성된 것을 특징으로 하는 클럭펄스 주기 감시회로.
2. 제1항에 있어서, 상기 펄스천이 검출수단은 동상의 클럭펄스를 그 클럭단자에 입력시키고, 내부클럭펄스를 그 플리어 단자에 입력시키는 제1D 플립플롭, 역상의 클럭펄스를 그 클럭단자에 입력시키고, 내부 클럭펄스를 그 클리어 단자에 입력시키는 제2D 플립플롭, 및 상기 제1 및 제2D 플립플롭의 출력을 조합하는 OR 논리수단으로 구성되고, 상기 클럭펄스 주기 상태표시 수단은 상기 OR 논리수단의 출력을 그 클리어 단자에 입력시키고 내부클럭펄스를 그 클럭단자에 입력시키는 제3D 플립플롭으로 구성된 것을 특징으로 하는 클럭펄스 주기 감시회로.

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