KR960010757B1 - 클럭 감시 장치 - Google Patents

Abstract

내용 없음.

Description

클럭 감시 장치

제1도는 본 발명에 의한 클럭 감시 장치의 전체의 구성도.

제2도는 제1도의 글리치 제거부의 세부 구성도.

제3도는 제2도의 각 부분의 신호 파형도.

제4도는 제1도의 하이상태 감시부의 세부 구성도.

제5도는 제4도의 각 부분의 신호 파형도.

제6도는 제1도의 로우상태 감시부의 세부 구성도.

제7도는 제6도의 각 부분의 신호 파형도.

제8도는 제1도의 장애 판단부(4)의 세부 구성도.

*도면의 주요부분에 대한 부호의 설명

1 : 글리치 제거부 2 : 하이상태 감시부

3 : 로우상태 감시부 4 : 장애 판단부

11, 12 ,211, 212, 213 21n, 311, 312, 313, 31n : D플립플롭

13, 32 : 인버터 21, 31 : 쉬프트 레지스터

41 : 오아게이트

본 발명은 디지틀 회로에서 사용되는 여러 종류의 클럭에 대한 정상 공급상태를 판단하기 위한 클럭 감시장치에 관한 것으로, 특히 PLD(Programmable Logic Device) 소자를 이용하여 클럭에 대한 정상 공급상태를 판단하기 위한 클럭 감시 장치에 관한 것이다.

일반적으로 디지틀 회로에서 주기적인 신호, 즉 클럭을 감시하는 경우 먼저 정확한 시간의 설정이 이루어지고, 클럭의 하이(High)나 로우(Low) 상태에 대한 고려가 이루어져야 한다.

그러나 종래에는 하이와 로우 상태의 장애를 고려하지 않으므로서 주기적인 신호의 감시가 어려운 문제점이 있었다.

상기 문제점을 개선하기 위해서 본 발명은 PLD소자를 이용하여 클럭이 하이상태 또는 로우 상태로 단락되어 이상상태에 있는 경우에도 클럭의 정상 공급상태를 판단하기 위한 클럭 감시장치를 제공함에 그 목적이 있다.

상기 목적을 달성하기 위해 본 발명은 주기적으로 상태가 변화하는 클럭 신호를 감시하기 위한 감시용 클럭을 이용하여 상기 클럭 신호의 글리치(Glitch)를 제거하는 글리치 제거수단, 상기 감시용 클럭을 이용하여 상기 글리치 제거수단으로 부터 출력되는 신호가 하이(High)상태로 단락되어서 토글이 일어나지 않는 상태인지 감시하는 하이상태 감시수단, 상기 감시용 클럭을 이용하여 상기 글리치 제거수단(1)으로 부터 출력되는 신호가 로우(Low)상태로 단락되어서 토글이 일어나지 않는 상태인지 감시하는 로우상태 감시수단, 및 상기 하이상태 감시수단과 로우상태 감시수단으로 부터 출력되는 신호를 이용하여 상기 주기적으로 상태가 변화하는 클럭 신호의 장애여부를 판단하는 장애 판단수단으로 구성되는 것을 특징으로 하는 클럭감시장치를 제공한다.

이하 첨부한 도면을 참조하여 본 발명의 일실시예를 상세히 설명한다.

제1도는 본 발명에 의한 클럭 감시 장치의 전체 구성도로서, 본 발명에 의한 클럭 감시 장치는 제1도에 도시한 바와 같이 글리치 제거부(1), 하이상태 감시부(2), 로우상태 감시부(3), 및 장애 판단부(4)로 구성된다.

글리치 제거부(1)는 주기적으로 상태가 변화되는(하이, 또는 로우상태) 클럭 신호를(Φ) 감시하기 위한 감시용 클럭(RCLK)을 이용하여 입력되는 클럭신호(Φ)로 부터 글리치(Glitch)를 제거한 클럭(Φ')을 출력하고, 하이상태 감시부(2)는 감시용 클럭(RCLK)을 이용하여 글리치 제거부(1)에 의해 글리치가 제거된 클럭신호(Φ')가 하이(High) 상태로 단락된 상태인지 감시하여 하이상태로 단락되어 있을 경우 장애신호(1FAIL)를 출력한다.

또한 로우상태 감시부(3)는 감시용 클럭(RCLK)을 이용하여 글리치 제거부(1)로 부터 출력되는 신호인 클럭신호(Φ')가 로우(Low) 상태로 단락된 상태인지 감시하여 로우상태로 단락되어 있을 경우 장애신호(0FAIL)를 출력한다.

장애 판단부(4)는 하이상태 감시부(2)와 로우상태 감시부(3)로 부터 출력되는 장애신호(1FAIL, 0FAIL)를 이용하여 주기적으로 상태가 변화되는 클럭신호(Φ)의 장애여부를 판단하여 장애상태를 나타내는 장애 검출신호를 출력한다.

이때, 상기 감시용 클럭(RCLK)은 주기적으로 상태가 변화되는 입력 클럭신호(Φ)의 장애 상태를 감시하기 위한 기준 클럭으로서, 상기 입력 클럭신호(Φ)의 주파수의 2배의 주파수를 갖는 클럭신호로 이루어진다. 이는 2배 이상의 주파수로 샘플링해야만 정확하게 감시하는 클럭을 감시할 수 있기 때문이다.

일반적으로 디지틀 회로에서는 클럭 신호가 일정주파수를 갖고서 주기적으로 하이, 로우상태로 변화되므로 클럭의 장애상태는 주로 하이 또는 로우 상태로 단락, 즉 고정되어 나타나게 된다.

따라서, 주기적으로 상태가 변화하는 입력 클럭신호(Φ)는 글리치 제거부(1)를 통해 감시용 클럭(RCLK)에 따라 글리치가 제거되어 상기 하이 상태 감지부(2)에 입력(Φ')되고, 하이상태 감시부(2)는 감시용 클럭(RCLK)을 이용하여 입력되는 클럭신호(Φ')가 하이상태로 단락되어 주기적인 변화가 없으면 장애상태를 나타내는 장애신호(1FAIL)를 출력시키며, 로우상태 감시부(3)는 감시용 클럭(RCLK)을 이용하여 입력되는 클럭 신호(Φ')가 로우상태로 단락되어 주기적인 변화가 없으면 장애상태를 나타내는 장애신호(0FAIL)를 출력시킨다.

또한 하이상태 감시부(2)와 로우상태 감시부(3)에서 출력되는 장애신호(1FAIL,0FAIL)는 장애 판단부(4)에 입력되고 클럭신호(Φ')가 단락되어 있으면 장애 판단부(4)에 장애검출 신호를 출력한다.

제2도는 제1도의 글리치 제거부(1)의 세부 구성도이고 제3도는 제2도의 각 부분의 신호 파형도이다.

글리치 제거부(1)는 제2도에 도시한 바와 같이 감시용 클럭(RCLK)을 반전시키는 인버터(13), 감시용 클럭(RCLK)을 클럭입력으로 하고 주기적으로 상태가 변화하는 클럭신호(Φ)를 데이타입력으로 하는 제1D플립플롭(11), 및 상기 인버터(13)에 의해 반전된 감시용 클럭(RCLK) 신호를 클럭입력으로 하고 앤드게이트(14)의 출력을 데이타입력으로 하는 제2D플립플롭(12)으로 구성된다.

상기와 같이 구성되는 글리치 제거부(1)의 세부 동작을 제3도를 참조하여 설명하면 다음과 같다.

주기적으로 상태가 변화하는 클럭신호(Φ)는 제1D플립플롭(11)에 의해 감시용 클럭(RCLK)이 하이상태인 구간에서 글리치가 제거되고, 제2D플립플롭(12)에 의해 인버터(13)에서 출력되는 반전된 감시용 클럭(RCLK)이 하이상태인 구간, 즉 감시용 클럭(RCLK)이 로우상태인 구간에서 글리치가 제거된다. 또한 이 글리치 제거부(1)는, 주기적으로 상태가 변화하는 클럭 신호(Φ)와 감시용 클럭(RCLK)이 서로 동기가 맞지 않는 비동기 신호이므로 안정된 신호(Φ')가 출력될 수 있도록 신호 동기 기능도 수행한다.

제4도는 제 도의 하이상태 감시부(2)의 세부 구성도이고, 제5도는 제4도의 각 부분의 신호 파형도이다.

하이상태 감시부(2)는 제4도에 도시한 바와 같이 감시용 클럭(RCLK)을 클럭입력으로 하고 전원(Vcc)을 데이타 입력으로 하며 글리치 제거부(1)로 부터 출력되는 클럭신호(Φ')에 따라 장애신호(1FAIL)를 출력하는 직렬 연결된 다수의 D플립플롭(211,212,213,···21n)으로 이루어진 쉬프트 레지스터(21)로 구성되며, 쉬프트 레지스터(21)는 주기적으로 상태가 변화하는 클럭신호(Φ)를 모니터링하는 장애 검출시간에 따라 감시용 클럭(RCLK)에 의해 쉬프트된 장애신호(1FAIL)를 출력한다.

즉, 하이상태 감시부(2)는 전원(Vcc)을 데이타 입력으로 하고 감시용 클럭(RCLK)을 클럭입력으로 하고 글리치 제거부(1)로 부터 출력되는 클럭신호(Φ')를 리셋입력(R)으로 하여 장애신호(1FAIL1)를 출력하는 D플립플롭(211), D플립플롭(211)의 출력을 데이타 입력으로 하고 감시용 클럭(RCLK)을 클럭입력으로 하고 글리치 제거부(1)로 부터 출력되는 클럭신호(Φ')를 리셋입력(R)으로 하여 장애신호(1FAIL2)를 출력하는 D플립플롭(212), D플립플롭(212)의 출력을 데이타 입력으로 하고 감시용 클럭(RCLK)을 클럭입력으로 하고 글리치 제거부(1)로 부터 출력되는 클럭신호(Φ')를 리셋입력(R)으로 하여 장애신호(1FAIL3)를 출력하는 D플립플롭(213), 및 앞단의 D플립플롭(21(n-1))의 출력을 데이타 입력으로 하고 감시용 클럭(RCLK)을 클럭입력으로 하고 글리치 제거부(1)로 부터 출력되는 클럭신호(Φ')를 리셋입력(R)으로 하여 장애신호(1FAILn)를 출력하는 다수의 D플립플롭(21n)으로 구성되며, 각 D플립플롭(211,212,213,···,21n)은 주기적으로 상태가 변화하는 클럭신호(Φ)를 모니터링하는 장애 검출시간에 따라 감시용 클럭(RCLK)에 의해 쉬프트된 장애신호, 즉 각 D플립플롭(211,212,213,···,21n)의 출력 신호(Q)인 장애신호(1FAIL1, 1FAIL2, 1FAIL3,···,1FAILn)를 출력한다.

상기와 같이 구성되는 하이상태 감시부(2)의 세부동작을 모니터링하는 장애 검출시간을 감시용 클럭(RCLK)의 3주기로 하는 경우를 나타내는 제5도를 참조하여 설명하면 다음과 같다.

하이상태 감시부(2)로 부터 출력되는 장애신호(1FAIL)는 모니터하는 장애 검출시간에 따라서 D플립플롭(211,212,213,···,21n)의 출력신호인 장애신호(1FAIL1, 1FAIL2, 1FAIL3,···,1FAILn)중에서 선택된다.

글리치 제거부(1)로 부터 출력되는 클럭신호(Φ')가 주기적으로 천이되면서 정상동작을 하고 있는 경우 D플립플롭(211,212,213,···,21n)의 리셋입력이 로우상태로 있게되므로 장애신호(1FAIL3)는 로우상태로 되어 클럭으로 부터 하이상태의 장애가 발생하지 않았음을 나타낸다.

또한 글리치 제거부(1)로 부터 출력되는 클럭신호(Φ')가 입력되는 감시용 클럭(RCLK)에 따라 하이상태로 단락되어 주기적인 변화가 없는 경우 모니터하는 주기에 따라 감시용 클럭(RCLK)의 3주기 경과 후에 장애신호(1FAIL3)는 로우상태에서 하이상태로 천이하여 클럭으로 부터 하이상태의 장애가 발생하였음을 나타낸다.

제6도의 제1도의 로우상태 감시부(3)의 세부 구성도이고, 제7도는 제6도의 각 부분의 신호 파형도이다.

로우상태 감시부(3)는 제6도에 도시한 바와 같이 글리치 제거부(1)로 부터 출력되는 클럭 신호(Φ')를 반전시키는 인버터(32), 및 감시용 클럭(RCLK)을 클럽입력으로 하고 전원(Vcc)을 데이타 입력으로 하며 인버터(32)의 출력신호인 반전된 클럭(Φ')에 따라 장애신호(0FAIL)를 출력하는 직력 연결된 다수의 D플립플롭(311,312,313,···,31n)으로 이루어진 쉬프트 레지스터(31)로 구성되며, 상기 쉬프트 레지스터(31)는 주기적으로 상태가 변화하는 클럭신호(Φ)를 모니터링하는 장애 검출시간에 따라 감시용 클럭(RCLK)에 의해 쉬프팅된 장애신호(0FAIL)를 출력한다.

(Φ')즉, 쉬프트 레지스터(31)는 전원(Vcc)을 데이타 입력으로 하고 감시용 클럭(RCLK)을 클럭입력으로 하고 인버터(32)로출력되는 반전된 클럭신호(Φ')를 리셋입력(R)으로 하여 장애신호(0FAIL1)를 출력하는 D플립플롭(311), D플립플롭(311)의 출력을 데이타 입력으로 하고 감시용 클럭(RCLK)을 클럭입력으로 하고 인버터(32)로 부터 출력되는 반전된 클럭신호(Φ')를 리셋입력(R)으로 하여 장애신호(0FAIL2)를 출력하는 D플립플롭(312), D플립플롭(312)의 출력을 데이타 입력으로 하고 감시용 클럭(RCLK)을 클럭입력으로 하고 인버터(32)로 부터 출력되는 반전된 클럭신호(Φ')를 리셋입력(R)으로 하여 장애신호(0FAIL3)를 출력하는 D플립플롭(313), 및 앞단의 D플립플롭(31(n-1))의 출력을 데이타 입력으로 하고 감시용 클럭(RCLK)을 클럭입력으로 하고 인버터(32)로 부터 출력되는 반전된 클럭신호(Φ')를 리셋입력(R)으로 하여 장애신호(0FAILn)를 출력하는 다수의 D플립플롭(31n)으로 구성되며, 상기 각 D플립플롭(311,312,313,···,31n)은 주기적으로 상태가 변화하는 클릭(Φ)을 모니터링하는 장애 검출시간에 따라 감시용 클럭(RCLK)에 의해 쉬프팅된 장애신호, 즉 각 D플립플롭(311,312,313,···,31n)의 출력신호인 장애신호(0FAIL1, 0FAIL2, 0FAIL3,···,0FAILn)를 출력한다.

상기와 같이 구성되는 로우상태 감시부(3)의 세부 동작을 모니터링하는 장애 검출시간을 감시용 클럭(RCLK)의 3주기로 하는 경우를 나타내는 제7도를 참조하여 설명하면 다음과 같다.

로우상태 감시부(3)로 부터 출력되는 장애신호(0FAIL)는 모니터링하는 장애 검출시간에 따라서 D플립플롭(311,312,313,···,31n)의 출력신호(Q)인 장애신호(0FAIL1, 0FAIL2, 0FAIL3,···,0FAILn)중에서 선택된다.

글리치 제거부(1)로 부터 출력되는 클럭신호(Φ')가 주기적으로 천이되면서 정상동작을 하고 있는 경우 D플립플롭(311,312,313,···,31n)의 리셋입력이 로우상태로 있게 되므로 장애신호(0FAIL3)는 로우상태로 되어 클럭으로 부터 로우상태의 장애가 발생하지 않았음을 나타낸다.

또한 글리치 제거부(1)로 부터 출력되는 클럭신호(Φ')가 입력되는 감시용 클럭(RCLK)에 따라 로우상태로 단락되어 주기적인 변화가 없는 경우 모니터링하는 장애 검출시간에 따라 감시용 클럭(RCLK)의 3주기 경과 후 장애신호(0FAIL3)는 로우상태에서 하이상태로 천이하여 클럭으로 부터 로우상태의 장애가 발생하였음을 나타낸다.

제8도는 제1도의 장애 판단부(4)의 세부 구성도이다.

장애 판단부(4)는 하이상태 감시부(2)와 로우상태 감시부(3)로 부터 출력되는 장애신호(1FAIL,0FAIL)를 논리합하여 장애상태를 나타내는 신호를 출력하는 오아게이트(41)로 구성되어, 하이 또는 로우상태의 장애 중에서 하나라도 장애가 검출되는 경우가 발생되면 하이상태의 장애검출 신호를 출력시킨다.

따라서 본 발명은 간단한 PLD소자를 이용하여 감시용 클럭의 주기에 따라 입력되는 클럭을 감시하므로 정확한 시간 동안에 장애 검출이 가능하고, 하이 및 로우의 두 상태에 대해 비정상적인 상태로 나타나는 장애를 검출할 수 있는 효과가 있다.

Claims (6)

1. 주기적으로 상태가 변화하는(하이, 또는 로우) 클럭신호(Φ)를 감시하기 위한 감시용 클럭(RCLK)을 이용하여 입력되는 상기 클럭신호(Φ)의 글리치를 제거하는 글리치 제거수단(1), 상기 감시용 클릭(RCLK)을 이용하여 상기 글리치 제거수단(1)으로 부터 출력되는 신호(Φ')가 하이(High) 상태로 단락된 상태인지 감시하는 하이상태 감시수단(2), 상기 감시용 클럭(RCLK)을 이용하여 상기 글리치 제거수단(1)으로 부터 출력되는 신호(Φ')가 로우(Low)상태로 단락된 상태인지 감시하는 로우상태 감시수단(3), 및 상기 하이상태 감시수단(2)과 로우상태 감시수단(3)으로 부터 출력되는 신호(1FAIL, 0FAIL)를 이용하여 상기 주기적으로 상태가 변화하는 클럭신호(Φ)의 장애여부를 판단하는 장애 판단수단(4)으로 구성되는 것을 특징으로 하는 클럭감시장치.
2. 제1항에 있어서, 상기 감시용 클럭(RCLK)은 상기 주기적으로 상태가 변화하는 입력 클럭신호(Φ)의 주파수의 2배의 주파수를 갖는 클럭으로 이루어지는 것을 특징으로 하는 클럭감시장치.
3. 제1항에 있어서, 상기 글리치 제거수단(1)은 상기 감시용 클럭(RCLK)을 반전시키는 반전수단(13), 상기 감시용 클럭(RCLK)을 클럭입력으로 하고 상기 주기적으로 상태가 변화하는 클럭신호(Φ)를 데이타 입력으로 하는 제1D플립플롭(11), 및 상기 반전수단(13)으로 부터 출력되는 신호를 클럭입력으로 하고 상기 제1D플립플롭(11)의 출력을 데이타입력으로 하는 제2D플립플롭(12)으로 구성되는 것을 특징으로 하는 클럭감시장치.
4. 제1항에 있어서, 상기 하이상태 감시수단(2)은 상기 감시용 클럭(RCLK)을 클럭입력으로 하고 전원(Vcc)을 데이타 입력으로 하며 상기 글리치 제거수단(1)으로 부터 출력되는 신호(Φ')가 기설정된 주기동안 하이 상태로 단락되면 장애신호(1FAIL)를 출력하는 쉬프트 레지스터(21)로 구성되는 것을 특징으로 하는 클럭감시장치.
5. 제1항에 있어서, 상기 로우상태 감시수단(3)은 상기 글리치 제거수단(1)으로 부터 출력되는 신호(Φ')를 반전시키는 반전수단(32)과 상기 감시용 클럭(RCLK)을 클럭입력으로 하고 전원(Vcc)을 데이타 입력으로 하여 상기 반전수단(32)으로 부터 출력되는 신호가 기설정된 동안 로우상태로 단락되면 장애신호(0FAIL)를 출력하는 쉬프트 레지스터(31)로 구성되는 것을 특징으로 하는 클럭감시장치.
6. 제1항에 있어서, 상기 장애 판단수단(4)은 상기 하이상태 감시수단(2)과 로우상태 감시수단(3)으로 부터 출력되는 신호(1FAIL, 0FAIL)를 논리합하여 장애상태를 나타내는 신호를 출력하는 논리합 수단(41)으로 구성되는 것을 특징으로 하는 클럭감시장치.