KR20020017017A - 교환 시스템의 클럭 모니터링 장치 - Google Patents

Abstract

본 발명은 교환 시스템의 클럭 모니터링 장치에 관한 것으로, 특히 소정 보드의 동작을 위하여 입력되는 입력클럭의 정상 여부를 확인하기 위하여 입력클럭과 모니터링 클럭을 두개의 카운터에 각각 입력하여 캐리 발생여부를 체크함으로써 입력 클럭에 대한 정확한 모니터링을 수행할 수 있도록 한 교환 시스템의 클럭 모니터링 장치에 관한 것이다.

Description

교환 시스템의 클럭 모니터링 장치{Monitering Apparatus of Clock of Switching System}

본 발명은 교환 시스템의 클럭 모니터링 장치에 관한 것으로, 특히 소정 보드의 동작을 위하여 입력되는 입력클럭의 정상 여부를 확인하기 위하여 입력클럭과 모니터링 클럭을 두개의 카운터에 각각 입력하여 캐리 발생여부를 체크함으로써 입력 클럭에 대한 정확한 모니터링을 수행할 수 있도록 한 교환 시스템의 클럭 모니터링 장치에 관한 것이다.

일반적으로 교환 시스템에는 다수의 보드가 장착되고, 각 보드는 상위 블록과의 통신시 소정의 입력클록을 제공받아 해당되는 동작을 수행하게 되는데, 이때 해당 입력 클럭에 장애가 발생하게 되면 정확한 동작을 수행하지 못한다.

따라서 종래의 교환 시스템은 클럭 오류유무를 판단하기 위한 별도의 칩을 사용하거나 타이머를 사용하여 클럭 유무를 판별하였다.

도 1에 의하여 종래의 입력클럭 모니터링 방법을 설명한다.

클럭 모니터부(10)가 입력클럭을 입력 받아서, 입력클럭에 오류가 발생하는 경우 경고 신호를 발생시킨다.

상기 클럭 모니터부(10)는 입력클럭 오류 유무 감시용 칩 또는 타이머로써 구성된다. 클럭 모니터부(10)가 입력클럭 오류 유무 감시용 칩을 사용하여 클럭을 모니터링하는 경우, 입력 클럭에 오류가 발생되면 바로 경고 신호를 발생시킨다. 또한, 클럭 모니터부(10)가 타이머를 사용하여 클럭을 모니터링 하는 경우, 타이머에 입력클럭을 입력 시키되, 세팅된 시간이 초과 될 때까지 입력클럭이 타이머에 입력되지 않으면 경고 신호를 발생시킨다.

전술한 바와 같은 종래의 클럭 감시 방법은 클럭 감시만을 위한 부품이 추가로 요구되므로 제품의 단가가 올라가는 문제점이 있었다.

본 발명은 전술한 바와 같은 문제점을 해결하기 위한 것으로 그 목적은, 상기 입력클럭과 모니터링 신호를 두개의 카운터에 각각 입력시키고 카운터에서 캐리비트가 발생하는 경우 입력클럭에 오류가 발생했음을 알리는 경고신호를 발생함으로써 클럭 모니터링을 위하여 별도의 부품을 사용하지 않고 보드에 구비되어 있는 PLD(Progamable Logic Device)나 FPGA(Field Programable Gate Array)를 활용하여 클럭을 모니터링할 수 있게 해서 제품의 제조 단가를 낮출 수 있도록 하는 데 있다.

도 1은 종래의 클럭 모니터링 장치를 도시한 도면.

도 2는 본 발명에 따른 클럭 모니터링 장치를 도시한 도면.

도 3은 본 발명에 따른 클럭 모니터링 장치에 대한 타이밍 도.

*도면의 주요 부분에 대한 부호의 설명

20 : 제1카운터 22 : 제2카운터

24 : 인버터 26 : OR 게이트

상술한 바와 같은 목적을 해결하기 위한 본 발명의 특징은, 제1카운터와 제2카운터가 모니터링 신호를 각각 입력받는 과정과; 상기 제1카운터가 입력클럭을 입력 받는 과정과; 반전된 상기 입력클럭을 상기 제2카운터가 입력받는 과정과; 상기 제1카운터와 제2카운터가 상기 모니터링 신호에 따라 카운트 하는 과정과; 상기 제1카운터 또는 제2카운터가 캐리 비트를 발생시키는 경우 경고 신호를 발생시키는 과정과; 상기 제1카운터 또는 제2카운터가 캐리 비트를 발생시키기 전에 상기 카운터에 입력되는 입력클록의 레벨의 천이가 있는 경우 상기 제1카운터 또는 제2카운터를 리셋시키는 과정을 포함하는 데 있다.

이하, 본 발명에 따른 실시예를 첨부한 도면을 참조하여 상세하게 설명하면 다음과 같다.

도 2에 의하여 본 발명에 따른 클럭 모니터링 장치의 구성을 설명한다.

본 발명에 따른 클럭 모니터링 장치는 제1카운터(20)와 제2카운터(22)와 인버터(24)와 OR 게이트(26)를 구비하여 이루어진다. 상기 제1카운터(20)와 제2카운터(22)는 각각 입력 클럭의 오류 유무을 판단하기 위한 모니터링 클럭을 입력 받으며, 모니터링 대상이 되는 입력 클럭 또한 제1카운터(20)에 입력되는 한편 인버터(24)에 의하여 반전되어 제2카운터(22)에도 입력된다. 그리고 제1카운터(20)와 제2카운터(22)의 출력은 OR 게이트(26)의 입력으로 들어간다.

상기 모니터링 클럭은 제1카운터(20)와 제2카운터(22)가 카운팅하기 위한 입력 신호로 사용되며, 상기 입력 클럭은 제1카운터(20)와 제2카운터(22)를 리셋시키는 리셋 신호로서 사용된다. 제1카운터(20)는 입력클럭이 로우레벨일 때 리셋되며, 제2카운터(22)는 인버터(24)를 통하여 입력을 받으므로 입력클럭이 하이레벨일 때 리셋된다.

상기 제1카운터(20)와 제2카운터(22)는 각각 상기 모니터링 클럭을 입력받아서 카운트를 시작한다. 즉 2비트 카운터를 예로 들면, 모니터링 클럭의 한 주기가 입력될 때마다, 00→01→10→11 순으로 카운트가 증가하다가 다시 00이 되면서 캐리 비트를 출력하게 된다.

따라서, 입력 클럭이 오류 발생으로 말미암아 로우레벨로 고정되어 있는 경우, 제1카운터(20)는 리셋되어 캐리 비트를 출력하지 않지만, 제2카운터(22)에는 하이레벨의 입력클럭이 입력되므로 제2카운터(22)는 리셋되지 않고 카운트를 계속하다가 캐리 비트를 출력하게 된다.

상기 제1카운터(20)와 제2카운터(22)의 출력은 OR 게이트(26)의 입력으로 들어간다. 그러므로 제1카운터(20) 또는 제2카운터(22)가 캐리 비트를 출력하는 경우, 이를 입력으로 받은 OR 게이트(26)는 입력클럭에 오류가 발생했음을 알리는 경고신호가 출력한다.

그러나 제1카운터(20)와 제2카운터(22)의 카운트가 캐리 비트를 출력하고 다시 00으로 되기 전에 상기 입력클럭이 입력되면 캐리 비트가 생성되지 않는다. 예컨대, 로우레벨의 입력클럭이 입력되고 있는 동안에는 제1카운터(20)가 리셋 상태이므로 카운트가 00을 유지하는 반면, 제2카운터(22)는 리셋되지 않으므로 상기 모니터링 클럭이 입력됨에 따라 카운트가 증가한다. 제2카운터(22)의 카운트가 증가하다가 다시 00으로 넘어가기 전에 상기 입력클럭이 로우레벨에서 하이레벨로 천이 되어 입력되면, 제2카운터(22)는 리셋되므로 캐리 비트를 출력하지 않고 카운트가 다시 00으로 되며 제1카운터(20)는 리셋 상태에서 벗어나서 다음 로우레벨의 입력클럭이 입력될 때까지 카운트를 계속한다.

그러나, 상기 입력 클럭의 반 사이클이 상기 모니터링 클럭의 3주기 보다 크면, 입력클럭에 오류가 없음에도 불구하고 제1카운터(20) 또는 제2카운터(22)에서 캐리 비트를 출력하여 경고 신호를 발생시킬 수 있는데 이러한 문제가 발생되지 않게 하기 위해서는 n 비트의 카운터를 사용하는 경우에 입력클럭의 주파수와 모니터링 클럭의 주파수와의 관계를 다음과 같이 설정해야 한다.

(입력클럭의 주파수)/(모니터링 클럭의 주파수) ≥ 1/ {2*(2ⁿ- 1)}

상기한 클럭 모니터링 장치는 보드에 구비된 PLD나 FPGA를 이용하여 구현할수 있다. 즉 보드 내에 구비되는 PLD나 FPGA 중에서사용하고 남는 잉여자원을 이용하여 별도의 추가 부품 없이도 상기한 클럭 모니터링 장치를 구현할 수 있다.

도 3의 타이밍도를 이용하여 본 발명에 따른 동작관계를 설명한다.

제1카운터(20)와 제2카운터(22)에 각각 모니터링 클럭이 입력된다. 그리고 제1카운터(20)에는 입력클럭이 그대로 입력되고 제2카운터(22)에는 상기 입력클럭이 반전되어 입력된다.

입력클럭이 로우레벨인 구간(구간 A)에서 제1카운터(20)는 리셋 상태를 유지하므로 카운트가 00을 유지하며, 제2카운터(22)는 00→01→10 순으로 카운트를 한다. 로우레벨이던 입력클럭이 하이레벨로 천이되면(구간 B), 제2카운터(22)는 리셋되면서 카운트 값이 00으로 되며, 제1카운터(20)는 리셋이 해제되어 카운트를 하게 된다.

마찬가지로 하이레벨이던 입력클럭이 로우레벨로 천이되면(구간 C), 제1카운터(20)는 리셋되어 카운트가 00으로 유지되는 반면 제2카운터(22)는 다시 리셋이 풀리면서 카운트를 시작한다.

그러나 입력클럭에 오류가 발생하여 입력클럭이 로우레벨에서 하이레벨로 천이하지 않고 로우레벨이 지속되는 경우(구간 C´) 제1카운터(20)는 여전히 리셋 상태를 유지하므로 카운트가 00으로 고정되어 있으나, 제2카운터(22)는 리셋이 되지 않으므로 카운트를 계속진행하여 결국은 캐리 비트를 출력하게 된다. 그리하여 시점 P_t이후로 입력클럭에 오류가 발생했음을 알리는 경고신호가 출력되게 된다.

이상과 같이, 본 발명은 두 개의 카운터에 각각 입력 클럭과 모니터링 클럭을 입력 시키고 카운터가 캐리 비트를 발생시키는 경우 입력클럭에 오류가 발생했음을 알리는 경고 신호를 발생케 하므로, 보드에 구비되는 PLD나 FPGA 중에서 사용하고 남는 잉여자원을 이용하여 별로의 부품을 추가하지 않고서도 클럭 모니터링 장치를 구현할 수 있어서 경제성을 향상시키게 된다.

Claims (3)

1. 모니터링 클럭을 입력받아 카운트하고, 입력클럭을 입력받아 리셋하는 제1카운터와;

   상기 입력클럭을 반전시키는 인버터와;

   상기 모니터링 클럭을 입력받아 카운트하고, 상기 인버터에 의해 반전된 입력클럭을 입력받아 리셋하는 제2카운터와;

   상기 제1카운터와 상기 제2카운터의 출력을 논리합하여 경고신호를 출력하는 OR 게이트를 포함하여 이루어진 것을 특징으로 하는 교환 시스템의 클럭 모니터링 장치.
2. 제1항에 있어서,

   상기 모니터링 클럭과 입력클럭의 주파수는 상기 제1카운터와 상기 제2카운터가 n비트의 카운터인 경우에 (입력클럭의 주파수)/(모니터링 클럭의 주파수) ≥ 1/{2*(2ⁿ-1)} 의 관계를 만족시키는 것을 특징으로 하는 교환 시스템의 클럭 모니터링 장치.
3. 제1항에 있어서,

   상기 OR 게이트는 상기 제1카운터 또는 상기 제2카운터로부터 캐리 비트가 입력되는 경우에 상기 경고 신호를 출력하는 것을 특

   징으로 하는 교환 시스템의 클럭 모니터링 장치.